CN110557120B - 一种快速锁定的延迟链锁相环 - Google Patents

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Abstract

本发明公开了一种快速锁定的延迟链锁相环，包括压控延迟链、加速锁定控制模块、鉴相器、电荷泵以及环路滤波器；其中，所述压控延迟链连接时钟输入端；所述加速锁定控制模块连接所述压控延迟链；所述鉴相器连接所述压控延迟链的输出端和所述加速锁定控制模块的输出端；所述电荷泵连接所述鉴相器的输出端和所述加速锁定控制模块的输出端；所述环路滤波器连接所述电荷泵的输出端和所述压控延迟链的输入端。本发明提供的延迟链锁相环可以使系统快速、稳定、准确的进入锁定状态。

Description

一种快速锁定的延迟链锁相环
技术领域
本发明属于激光雷达光信号接收机系统技术领域，具体涉及一种快速锁定的延迟链锁相环。
背景技术
激光雷达，是以发射激光束探测目标的位置、速度等特征量的雷达系统。随着科技的发展，激光雷达的应用范围越来越广泛，譬如汽车或航天器的导航与防撞、三维空间概貌扫描、气象侦测、地质检测等等。激光雷达利用激光发射器发出激光照射在被探测的物体上，由目标物反射回的激光回波被工作在线性模式的雪崩光电二极管接收并转换为电流信号，再由前端模拟接收器将雪崩光电二极管产生的脉冲电流线性地转换为电压信号，然后利用时间数字转化电路得出脉冲的飞行时间信息，或者由模数转换器采集回波脉冲的幅值，最后提供给后续的数字信号处理器做进一步处理。在时间数字转化电路中，延迟链锁相环具有广泛的应用前景。
在时间数字转化电路中，延迟链锁相环具有广泛的应用前景。同时对于其锁定的速度和稳定性提出了更高的要求。请参见图1，图1为传统的延迟链锁相环结构示意图；传统的延迟链锁相环的锁定速度比较慢，且由于其延迟链的延迟时间完全由压控电压决定，而延迟时间对于压控电压的变化非常敏感，即极小的压控电压变化，会造成延迟时间的大幅度增加或者减少，这使得传统的延迟链锁相环，容易因为控制电压的变化而进入到错误的锁定状态。
发明内容
为了解决现有技术中存在的上述问题，本发明提供了一种快速锁定的延迟链锁相环。本发明要解决的技术问题通过以下技术方案实现：
一种快速锁定的延迟链锁相环，包括：
压控延迟链，连接时钟输入端，用于延迟输入信号并输出时钟信号；
加速锁定控制模块，连接所述压控延迟链，用于根据所述时钟信号产生控制信号QCL；
鉴相器，连接所述压控延迟链的输出端和所述加速锁定控制模块的输出端，用于根据所述控制信号QCL控制所述鉴相器的开启和关断并产生相位差信号；
电荷泵，连接所述鉴相器的输出端和所述加速锁定控制模块的输出端，用于根据所述控制信号QCL控制所述电荷泵的开启和关断并输出电流信号；
环路滤波器，连接所述电荷泵的输出端和所述压控延迟链的输入端，用于接收处理所述电流信号并向所述压控延迟链输出延迟控制信号VCTR。
在本发明的一个实施例中，所述时钟信号包括第一时钟信号、第二时钟信号以及第三时钟信号。
在本发明的一个实施例中，所述加速锁定控制模块包括逻辑单元，延迟单元，信号采集单元以及信号输出单元；其中，
所述逻辑单元连接至所述信号采集单元，用于对所述第一时钟信号和所述第二时钟信号做逻辑运算，并将运算结果输出至所述信号采集单元；
所述延迟单元连接至所述信号采集单元，用于对所述用第三时钟信号进行延迟，并将运算结果输出至所述信号采集单元；
所述信号采集单元连接所述信号输出单元。
在本发明的一个实施例中，所述逻辑单元包括与非门电路、第一非门电路、第一或非门电路、第二或非门电路以及第二非门电路；其中，
所述与非门电路的输入端连接所述压控延迟链的输出端，用于接收所述第一时钟信号和所述第二时钟信号，所述与非门电路的输出端连接所述第一非门电路的输入端；
所述第一或非门电路的输入端连接所述压控延迟链的输出端，用于接收所述第一时钟信号和所述第二时钟信号；
所述第二或非门电路的输入端连接所述第一非门电路的输出端和所述第一或非门电路的输出端，所述第二或非门电路的输出端连接所述第二非门电路的输入端；
所述第二非门电路的输出端连接所述信号采集单元。
在本发明的一个实施例中，所述延迟单元包括依次串联的第三非门电路、第四非门电路、第五非门电路和第六非门电路，所述第三非门电路的输入端连接所述压控延迟链的输出端，用于接收所述第三时钟信号，所述第六非门电路的输出端连接所述信号采集单元。
在本发明的一个实施例中，所述信号采集单元包括第一D触发器和反相器，所述第一D触发器的数据输入端连接所述第二非门电路的输出端；所述第一D触发器的时钟输入端连接所述第六非门电路的输出端；所述第一D触发器的清零端连接复位信号端；所述第一D触发器的输出Q端经过反相器连接所述信号输出单元。
在本发明的一个实施例中，所述信号输出单元包括第二D触发器，所述第二D触发器的数据输入端连接VDD电压端，所述第二D触发器的时钟输入端连接所述信号采集单元的输出端，所述第二D触发器的输出Q端作为所述加速锁定控制模块的输出端输出控制信号QCL。
本发明的有益效果：
1、本发明采用了加速锁定控制模块，大大缩短了系统进入到锁定状态的时间，提高了系统的锁定速度；
2、本发明采用的加速锁定控制模块的控制信号完全由锁相环内部产生，避免了外部控制的不确定性，增加了锁定的稳定性，避免了系统进入到错误的锁定状态；
3、本发明采用了改进的鉴相器和电荷泵，在加速锁定状态时，可控关断其部分功能，减少了动态功耗，避免了环路滤波电容不必要的充放电，避免了控制信号跳变引入的逻辑竞争风险，保证了系统稳定进入锁定状态。
以下将结合附图及实施例对本发明做进一步详细说明。
附图说明
图1是本发明实施例提供的传统的延迟链锁相环结构示意图；
图2是本发明实施例提供的一种快速锁定的延迟链锁相环结构示意图；
图3是本发明实施例提供的延迟链锁相环不同稳定点示意图；
图4是本发明实施例提供的加速锁定控制模块的一种拓扑结构示意图；
图5是本发明实施例提供的加速锁定控制模块的输入输出信号时序图；
图6是本发明实施例提供的鉴相器和电荷泵的改进结构示意图。
具体实施方式
下面结合具体实施例对本发明做进一步详细的描述，但本发明的实施方式不限于此。
实施例一
请参见图2，图2是本发明实施例提供的一种快速锁定的延迟链锁相环结构示意图，包括：
压控延迟链，连接时钟输入端，用于延迟输入信号并输出时钟信号；
加速锁定控制模块，连接所述压控延迟链，用于根据所述时钟信号产生控制信号QCL；
鉴相器，连接所述压控延迟链的输出端和所述加速锁定控制模块的输出端，用于根据所述控制信号QCL控制所述鉴相器的开启和关断并产生相位差信号；
电荷泵，连接所述鉴相器的输出端和所述加速锁定控制模块的输出端，用于根据所述控制信号QCL控制所述电荷泵的开启和关断并输出电流信号；
环路滤波器，连接所述电荷泵的输出端和所述压控延迟链的输入端，用于接收处理所述电流信号并向所述压控延迟链输出延迟控制信号VCTR。
传统的延迟链锁相环结构参见图1，其系统不具备加速模块，要求锁相环系统的初始状态满足其一倍频率稳定点的锁定条件，不但缩小了延迟链锁相环适应的频率范围，同时还增加了系统的不稳定性，部分改进的延迟链锁相环，通过改进电荷泵中的电流大小、充电时间等等能达到加速锁定的结果，但在增加功耗，控制的同时，容易使得系统错误的锁定在二倍频率、三倍频率等处，且从图1可以看出，传统延迟链的延迟时间完全由压控电压决定，同时，延迟时间对于压控电压的变化非常敏感，即极小的压控电压变化，会造成延迟时间的大幅度增加或者减少，这使得传统的延迟链锁相环，容易因为控制电压的变化而进入到错误的锁定状态。
以压控延迟链的控制电压VCTR升高，延迟链上的延迟增加的传统的延迟链锁相环为例，该系统是一个稳定系统，但存在多个可能的稳定点。请参见图3，图3是本发明实施例提供的延迟链锁相环不同稳定点示意图；当压控延迟链的VCTR不断升高，使得进入鉴相器的时钟边沿渡越不同的锁定范围边界时，会使得锁相环的稳定状态处于不同的稳定点上。
在本实施例中，增加了加速锁定控制模块，保证了锁相环系统可以稳定进入锁定状态，避免系统进入错误锁定状态。使得系统进入稳定锁定状态的时间缩短，大大提高了系统的锁定速度。
在本实施例中，加速锁定控制模块根据压控延迟链的部分输出时钟信号产生控制信号QCL，部分输出时钟信号包括第一时钟信号、第二时钟信号以及第三时钟信号。
请参见图4，图4是本发明实施例提供的加速锁定控制模块的一种拓扑结构示意图；在本实施例中，所述加速锁定控制模块包括逻辑单元21，延迟单元22，信号采集单元23以及信号输出单元24；其中，
所述逻辑单元21连接至所述信号采集单元23，用于对所述第一时钟信号和所述第二时钟信号做逻辑运算，并将运算结果输出至所述信号采集单元23；
所述延迟单元22连接至所述信号采集单元23，用于对所述用第三时钟信号进行延迟，并将运算结果输出至所述信号采集单元23；
所述信号采集单元23连接所述信号输出单元24。
在本实施例中，所述逻辑单元21包括与非门电路、第一非门电路、第一或非门电路、第二或非门电路以及第二非门电路；其中，
所述与非门电路的输入端连接所述压控延迟链的输出端，用于接收所述第一时钟信号和所述第二时钟信号，所述与非门电路的输出端连接所述第一非门电路的输入端；
所述第一或非门电路的输入端连接所述压控延迟链的输出端，用于接收所述第一时钟信号和所述第二时钟信号；
所述第二或非门电路的输入端连接所述第一非门电路的输出端和所述第一或非门电路的输出端，所述第二或非门电路的输出端连接所述第二非门电路的输入端；
所述第二非门电路的输出端连接所述信号采集单元23。
在本实施例中，所述延迟单元22包括依次串联的第三非门电路、第四非门电路、第五非门电路和第六非门电路，所述第三非门电路的输入端连接所述压控延迟链的输出端，用于接收所述第三时钟信号，所述第六非门电路的输出端连接所述信号采集单元23。
在本实施例中，所述信号采集单元23包括第一D触发器和反相器，所述第一D触发器的数据输入端连接所述第二非门电路的输出端；所述第一D触发器的时钟输入端连接所述第六非门电路的输出端；所述第一D触发器的清零端连接复位信号端；所述第一D触发器的输出Q端经过反相器连接所述信号输出单元24。
在本实施例中，所述信号输出单元24包括第二D触发器，所述第二D触发器的数据输入端连接VDD电压端，所述第二D触发器的时钟输入端连接所述信号采集单元23的输出端，所述第二D触发器的输出Q端作为所述加速锁定控制模块的输出端输出控制信号QCL。
加速控制模块选取部分输出时钟信号用于生成控制信号QCL，包括第一时钟信号、第二时钟信号以及第三时钟信号。对于输入至加速锁定控制模块的信号，则需要根据具体仿真情况确定，只要能够满足需要的时序关系，可以有多种选择。在实际操作中，需要根据初始状态、加速时间和稳定时间来取舍。由于加速状态快于系统自身的调节速度，因而为了加速时间尽可能长，系统自身的调节时间尽可能短，可以选择OCLK<0>、OCLK<N/2>、以及OCLK<N/2+1>作为较为理想的控制信号输入。
本实施例采用的加速锁定控制模块的控制信号完全由锁相环内部产生，避免了外部控制的不确定性，增加了锁定的稳定性，避免了系统进入到错误的锁定状态。
在本实施例中，以第一时钟信号选取第1相输出时钟OCLK<1>，第二时钟信号选取第N/2相输出时钟OCLK<N/2>，第三时钟信号选取第N/2+1相输出时钟OCLK<N/2+1>来进行说明。
逻辑单元的主要作用是当OCLK<1>与OCLK<N/2>信号同为高或同为低时输出1至D触发器的D端。当OCLK<1>与OCLK<N/2>信号不同时输出0至D触发器的D端。
延迟单元将OCLK<N/2+1>信号做与逻辑单元逻辑延迟近似的延迟，以保证OCLK<N/2+1>对于上述逻辑的采集点准确。
信号采集单元的作用是实现OCLK<N/2+1>对于逻辑单元逻辑部分的采集：当系统复位阶段输出高；在OCLK<N/2+1>上升沿到达时，记录逻辑单元的输出电平状态并取反。也就是说，系统处于复位阶段时，信号采集单元整体输出为高；时钟到达，进入到加速阶段后，信号采集单元整体输出为低；而退出加速之后，信号采集单元的整体输出再为高。以此，从加速阶段至退出加速阶段这一切换过程中，信号采集单元的整体输出为由低到高，因此会产生一个上升沿。
信号输出单元利用信号采集单元输出的上升沿，将高信号传递至整个加速模块的输出QCL端，此过程进行且只可能进行一次，以此永久关断加速充电逻辑，保证加速逻辑进行，并只进行一次，保证系统不会出现反复。
在本实施例中，选取两路时钟信号作为鉴相器的输入信号，选择依据是系统最终输出时钟簇的分相比例N，如果希望最终输出的时钟簇具有N个不同相位，则要求输入至鉴相器的两路时钟为对应的OCLK<0>及OCLK<N>。
在本实施例中，D型触发器的主要作用是在其时钟上升沿到达的刹那，将D端数据传输至Q端并保持。本实施例中用到的所有D型触发器，均只对上升沿有效。
请参见图5，图5是本发明实施例提供的加速锁定控制模块的输入输出信号时序图。在初始状态时第N/2+1相时钟，采集第1相和第N/2相逻辑运算结果使得QCL信号作为控制信号为低，系统处于加速锁定状态。随着VCTR控制电压升高，延迟链延迟增加，每一相时钟之间的延迟逐渐增大，使得第N/2+1相时钟，采集第1相和第N/2相逻辑运算结果产生跳变，使得QCL信号作为控制信号拉高，系统退出加速锁定状态，进入到自动调节的锁定状态中，并最终达到稳定锁定的状态。在整个加速过程中，加速逻辑只会打开并关闭一次，避免了由于开关信号导致电容掉电时，系统工作状态紊乱。
在本实施例中，增加了加速锁定控制模块，采用锁相环的输出信号作为加速锁定控制模块的输入，同时对传统鉴相器和电荷泵做了改进，通过控制鉴相器和电荷泵的开启和关断，以及VCTR节点充电电流的大小，实现了稳定、准确、快速的锁定控制。请参见图6，图6是本发明实施例提供的鉴相器和电荷泵的改进结构示意图；加速锁定控制模块产生的控制信号QCL连接至鉴相器和电荷泵，当系统处于加速锁定状态时，QCL信号为低，鉴相器和电荷泵关断，只有和充电电流源相连的CMOS开关打开，对于控制电压VCTR充电。这样，避免了鉴相器在加速状态下工作产生功耗；避免了电荷泵放电支路导通；避免了由于VCTR电压抖动导致时钟相位变化导致的加速逻辑运算反复。
本发明提供了一种快速锁定的延迟链锁相环，增加了加速锁定控制模块，并采用锁相环的输出信号作为加速锁定控制模块的输入，同时对传统鉴相器和电荷泵做了改进，通过控制鉴相器和电荷泵的开启和关断，以及VCTR节点充电电流的大小，实现了延迟链锁相环稳定、准确、快速的锁定控制。
以上内容是结合具体的优选实施方式对本发明所作的进一步详细说明，不能认定本发明的具体实施只局限于这些说明。对于本发明所属技术领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干简单推演或替换，都应当视为属于本发明的保护范围。

Claims (5)

1.一种快速锁定的延迟链锁相环，其特征在于，包括：
压控延迟链，连接时钟输入端，用于延迟输入信号并输出时钟信号；其中，所述时钟信号包括第一时钟信号、第二时钟信号以及第三时钟信号；
加速锁定控制模块，连接所述压控延迟链，用于根据所述时钟信号产生控制信号QCL；所述加速锁定控制模块包括逻辑单元、延迟单元、信号采集单元以及信号输出单元；其中，
所述逻辑单元连接至所述信号采集单元，用于对所述第一时钟信号和所述第二时钟信号做逻辑运算，并将运算结果输出至所述信号采集单元；
所述延迟单元连接至所述信号采集单元，用于对所述第三时钟信号进行延迟，并将运算结果输出至所述信号采集单元；
所述信号采集单元连接所述信号输出单元；
鉴相器，连接所述压控延迟链的输出端和所述加速锁定控制模块的输出端，用于根据所述控制信号QCL控制所述鉴相器的开启和关断并产生相位差信号；
电荷泵，连接所述鉴相器的输出端和所述加速锁定控制模块的输出端，用于根据所述控制信号QCL控制所述电荷泵的开启和关断并输出电流信号；
环路滤波器，连接所述电荷泵的输出端和所述压控延迟链的输入端，用于接收处理所述电流信号并向所述压控延迟链输出延迟控制信号VCTR。
2.根据权利要求1所述的延迟链锁相环，其特征在于，所述逻辑单元包括与非门电路、第一非门电路、第一或非门电路、第二或非门电路以及第二非门电路；其中，
所述与非门电路的输入端连接所述压控延迟链的输出端，用于接收所述第一时钟信号和所述第二时钟信号，所述与非门电路的输出端连接所述第一非门电路的输入端；
所述第一或非门电路的输入端连接所述压控延迟链的输出端，用于接收所述第一时钟信号和所述第二时钟信号；
所述第二或非门电路的输入端连接所述第一非门电路的输出端和所述第一或非门电路的输出端，所述第二或非门电路的输出端连接所述第二非门电路的输入端；
所述第二非门电路的输出端连接所述信号采集单元。
3.根据权利要求2所述的延迟链锁相环，其特征在于，所述延迟单元包括依次串联的第三非门电路、第四非门电路、第五非门电路和第六非门电路，所述第三非门电路的输入端连接所述压控延迟链的输出端，用于接收所述第三时钟信号，所述第六非门电路的输出端连接所述信号采集单元。
4.根据权利要求3所述的延迟链锁相环，其特征在于，所述信号采集单元包括第一D触发器和反相器，所述第一D触发器的数据输入端连接所述第二非门电路的输出端；所述第一D触发器的时钟输入端连接所述第六非门电路的输出端；所述第一D触发器的清零端连接复位信号端；所述第一D触发器的输出Q端经过反相器连接所述信号输出单元。
5.根据权利要求1所述的延迟链锁相环，其特征在于，所述信号输出单元包括第二D触发器，所述第二D触发器的数据输入端连接VDD电压端，所述第二D触发器的时钟输入端连接所述信号采集单元的输出端，所述第二D触发器的输出Q端作为所述加速锁定控制模块的输出端输出控制信号QCL。
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