KR20080019147A - 온도계 코드 생성기, 온도계 코드를 이용한전압제어발진기의 출력 주파수 제어 장치, 온도계 코드생성기를 이용한 주파수 고정 루프 - Google Patents

온도계 코드 생성기, 온도계 코드를 이용한전압제어발진기의 출력 주파수 제어 장치, 온도계 코드생성기를 이용한 주파수 고정 루프 Download PDF

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Abstract

온도계 코드 생성기와 온도계 코드 생성기를 이용한 주파수 고정루프를 제공한다. 온도계 코드 생성기는 업 신호가 활성일 때 클럭 신호에 동기하여 상기 비트 저장 스테이지들에 저장된 상기 온도계 코드가 1씩 증가되고, 다운 신호가 활성일 때 상기 클럭 신호에 동기하여 상기 비트 저장 스테이지들에 저장된 상기 온도계 코드가 1씩 감소되며, 상기 업 신호 및 상기 다운 신호가 모두 비활성일 때, 상기 클럭 신호에 동기하여 상기 비트 저장 스테이지들에 저장된 상기 온도계 코드가 유지되도록 서로 연결된 비트 저장 스테이지들을 포함한다.
Figure P1020060081395
온도계 코드, 주파수 고정 루프, 듀티비 교정, 락 검출

Description

온도계 코드 생성기, 온도계 코드를 이용한 전압제어발진기의 출력 주파수 제어 장치, 온도계 코드 생성기를 이용한 주파수 고정 루프{THERMOMETER CODE GENERATOR, CONTROLLER FOR OUTPUT FREQUENCY OF VCO USING THERMOMETER CODE, FREQUENCY LOCK LOOP USING THERMOMETER CODE GENERATOR}
도 1 종전의 주파수 고정 루프가 사용되는 CDR 회로의 구성을 보여주는 블록도이다.
도 2는 두 개의 제어 전압에 따라 동작되는 VCO의 주파수 특성 곡선을 보여주는 그래프이다.
도 3은 종전의 주파수 고정 루프의 구성을 보여주는 블록도이다.
도 4는 본 발명의 일 실시예에 따른 주파수 고정 루프의 구성을 보여주는 블록도이다.
도 5는 도 4의 주파수 락 검출기를 구현한 예를 보여주는 도면이다.
도 6은 도 5의 락 결정부를 구현한 예를 보여주는 도면이다.
도 7은 도 5의 락 결정부를 구현한 다른 예를 보여주는 도면이다.
도 8은 도 4의 VCO 주파수 제어기를 구현한 예를 보여주는 도면이다.
도 9는 본 발명의 일 실시예에 따른 3 비트 온도계 코드 생성기의 구성을 보여주는 도면이다.
도 10은 본 발명의 일 실시예에 따른 유지 신호 생성기를 보여주는 도면이다.
도 11은 본 발명의 다른 실시예에 따른 유지 신호 생성기를 보여주는 도면이다.
도 12는 본 발명의 일 실시예에 따른 전압제어발진기의 구성을 보여주는 도면이다.
도 13은 도 12의 지연소자를 구현한 예를 보여주는 도면이다.
도 14는 도 12의 전압제어발진기가 출력하는 VCO 클럭의 듀티비를 보정하는 회로를 보여주는 도면이다.
본 발명은 고신뢰 주파수 고정 루프 및 고신뢰 주파수 고정 루프를 위한 요소 기술에 관한 것이다.
클럭 및 데이터 복원(Clock Data Recovery; CDR) 회로는 정확한 데이터 복원을 위해 안정된 주파수를 갖는 클럭을 필요로 한다. 주파수 고정 루프(Frequency Lock Loop)는 CDR 회로가 데이터를 복원하기에 앞서서 먼저 원하는 주파수에 동기되는 신호를 생성하고, 락 상태에 도달했음을 알려주는 락 검출 신호를 제공한다.
도 1 은 종전의 CDR 회로의 구성을 보여준다.
도 1의 CDR 회로는 VCO(140)가 원하는 주파수를 갖는 VCO 클럭을 발생하도록 하는 주파수 고정 루프(Loop II)와 락 상태에서 데이터를 복원하는 CDR 루프(Loop I)로 구성된다.
먼저 주파수 고정 루프의 동작을 살펴보면, VCO(140)가 발생하는 VCO 클럭은 분주기(180)에 의해 분주되어 피드백 클럭이 된다.
위상 주파수 검출기(170)는 피드백 클럭과 기준 클럭을 비교하고, 전하 펌프(160)는 위상 주파수 검출기(170)의 출력 신호에 따라 전하를 공급한다.
저역통과필터(130)는 전하 펌프(160)로부터 전하를 공급받고 VCO의 출력 주파수를 조정하는 제어 전압을 제공한다. VOC(140)는 제어 전압의 크기에 따라 변경된 주파수를 갖는 VCO 클럭을 발생한다.
이와 같은 과정은 피드백 클럭과 기준 클럭의 주파수 차이가 미리 정해진 오차 범위이내가 될 때까지 계속된다.
피드백 클럭과 기준 클럭의 주파수 차이자 미리 정해진 오차 범위이내로 들어오면, 락 검출기(150)는 활성화된 락 검출 신호를 발생하고, 주파수 고정 루프 대신에 CDR 루프가 동작된다.
CDR 루프의 동작을 살펴보면, 위상 검출기(110)는 VCO 클럭과 입력 데이터의 위상 차를 비교한다. 전하 펌프(120)는 위상 검출기(110)의 출력 신호에 따라 전하를 공급한다.
저역통과필터(130)는 전하 펌프(120)로부터 전하를 공급받고 VCO의 출력 주파수를 조정하는 제어 전압을 제공한다. VOC(140)는 제어 전압의 크기에 따라 변경된 위상을 갖는 VCO 클럭을 발생한다.
입력 데이터와 VCO 클럭의 주파수와 위상이 모두 일치하게 되면, 입력 데이터는 VCO 클럭에 동기되어 정확하게 복원될 수 있다.
도 2는 두 개의 제어 전압에 따라 동작되는 VCO의 주파수 특성 곡선을 보여주는 그래프이다.
파인 튜닝만을 이용할 경우에, 그래프(210)를 참조하면 VCO가 생성하는 VCO 클럭은 지터의 영향을 적게 받고 안정적이지만, VCO 클럭의 동적 영역이 줄어들게 된다.
코스 튜닝만을 이용할 경우에, 그래프(220)를 참조하면 VCO가 생성하는 VCO 클럭의 동적 영역은 늘어나지만 VCO 클럭은 지터의 영향을 쉽게 받고 불안정해질 수 있다.
파인 튜닝과 코스 튜닝을 모두 이용할 경우에, 그래프(230)를 참조하면 VCO가 생성하는 VCO 클럭의 동적 영역이 늘어날 뿐만 아니라 VCO 클럭은 지터의 영향을 적게 받고 안정적이 된다.
도 3은 파인 튜닝과 코스 튜닝을 모두 이용하는 종전의 주파수 고정 루프의 구성을 보여준다.
주파수 고정 루프(300)는 코스 튜닝과 파인 튜닝을 모두 사용하여 VCO(미 도시됨)가 생성하는 VCO 클럭의 주파수를 원하는 주파수에 고정한다.
위상 주파수 검출기(310)는 VCO(미 도시됨)가 생성한 VCO 클럭을 1/4로 분주한 피드백 클럭과 기준 클럭을 비교한다. 전하 펌프(320)는 위상 주파수 검출기(310)의 출력 신호에 따라 전하를 공급한다. 저역통과필터(330)는 전하를 공급 받고 파인 튜닝을 위한 제1 제어 전압을 제공한다. 제1 제어 전압은 VCO로 제공된다.
비교기(340)는 제1 제어 전압과 상한 전압(VH) 및 하한 전압(VL)을 비교하고, 샘플러(350)는 비교기(340)의 출력 신호를 샘플링하여 업 신호(UP)와 다운 신호(DN)를 생성한다.
업/다운 카운터 및 디코더(360)는 코스튜닝을 위한 코드를 VCO로 제공한다. 코스튜닝을 위한 코드는 디지털아날로그 변환기(미 도시됨)를 거쳐 제2 제어 전압으로 변환된 후에 VCO에 제공된다.
한편, 분주기(380)는 기준 클럭을 분주하여 샘플링 클럭을 생성한다. 샘플링 클럭은 샘플러(350)와 업/다운 카운터 및 디코더(360) 및 주파수 락 검출기(370)를 동작시키기 위한 클럭으로 사용된다.
주파수 락 검출기(370)는 피드백 클럭을 입력받고 락 검출 신호(LOCK)를 생성한다. 락 검출 신호(LOCK)가 활성일 때 코스 튜닝 동작은 중지되며, 락 검출 신호가(LOCK)가 비활성일 때 코스 튜닝 동작이 재개된다.
이와 같은 종전의 주파수 고정 루프(300)에서 업/다운 카운터 및 디코더(360)는 업/다운 회수를 카운팅하는 카운터와, 바이너리 코드로 표현된 카운팅 수를 온도계 코드로 변환시키는 디코더를 포함한다. 이와 같은 종전의 주파수 고정 루프(300)는 디코더를 이용하기 때문에 시간 지연이 증가하고, 카운터의 비트 수가 증가하면 디코더의 복잡성도 증가한다. 또한 디코더가 복잡해질 경우에 생성된 온도계 코드에서 에러가 발생할 확률이 증가한다. 온도계 코드에서 에러가 발 생할 경우에 따라서 VCO가 생성한 VCO 클럭이 락되지 못할 수도 있다. 한편 제1 및 제2 제어 전압에 의해 VCO에 흐르는 전류량이 변하기 때문에 VCO 클럭의 듀티비가 50%가 되지 않을 수도 있다.
본 발명은 상술한 문제점을 해결하기 위해 안출된 것으로서, 본 발명은 고신뢰 주파수 고정 루프를 위한 온도계 코드 생성기를 제공하는 것을 목적으로 한다.
본 발명은 온도계 코드 생성기를 이용한 전압제어발진기의 출력 주파수를 제어하는 출력 주파수 제어 장치를 제공하는 것을 다른 목적으로 한다.
본 발명은 온도계 코드 생성기를 이용한 고신뢰 주파수 고정루프를 제공하는 것을 또 다른 목적으로 한다.
그렇지만 이상의 목적은 예시적인 것으로서 본 발명은 목적은 이에 한정되지는 않는다.
상기와 같은 목적을 달성하기 위하여, 본 발명의 일 실시예에 따른 온도계 코드 생성기는 온도계 코드를 저장하기 위한 n개(n은 2이상의 자연수)의 비트 저장 스테이지들을 포함한다.
상기 비트 저장 스테이지들은 업 신호가 활성일 때 클럭 신호에 동기하여 상기 비트 저장 스테이지들에 저장된 상기 온도계 코드가 1씩 증가되고, 다운 신호가 활성일 때 상기 클럭 신호에 동기하여 상기 비트 저장 스테이지들에 저장된 상기 온도계 코드가 1씩 감소되며, 상기 업 신호 및 상기 다운 신호가 모두 비활성일 때, 상기 클럭 신호에 동기하여 상기 비트 저장 스테이지들에 저장된 상기 온도계 코드가 유지되도록, 서로 연결된다.
상기 온도계 코드 생성기는 상기 업 신호와 상기 다운 신호가 모두 비활성일 경우에만 활성화되는 유지 신호를 발생하는 유지 신호 생성기를 더 포함할 수 있고, 상기 유지 신호가 활성일 때 상기 활성인 유지 신호에 제어되어 상기 비트 저장 스테이지들에 저장된 상기 온도계 코드가 유지된다.
일 예로, 상기 유지 신호 생성기는 상기 업 신호를 클럭 신호에 동기하여 출력하는 제1 플립플롭과, 상기 다운 신호를 상기 클럭 신호에 동기하여 출력하는 제2 플립플롭 및 상기 출력된 업 신호 및 상기 출력된 다운 신호를 입력받고, 상기 유지 신호를 출력하는 로직 회로를 포함할 수 있다. 다른 예로, 상기 유지 신호 생성기는 상기 클럭 신호에 동기하여 상기 업 신호를 출력하는 제1 플립플롭과, 상기 클럭 신호에 동기하여 상기 다운 신호를 출력하는 제2 플립플롭과, 상기 업 신호와 상기 다운 신호가 모두 비활성일 때 활성화되는 신호를 출력하는 로직 회로 및 상기 클럭 신호에 동기하여 상기 로직 회로의 출력 신호를 상기 유지 신호로서 출력하는 제3 플립플롭을 포함할 수도 있다.
상기 비트 저장 스테이지들 각각은 3개의 입력 단자들(업 단자, 다운 단자, 유지 단자), 1개의 출력 단자, 상기 업 신호가 활성일 때 상기 업 단자에 입력된 신호를 출력하고, 상기 다운 신호가 활성일 때 상기 다운 단자에 입력된 신호를 출력하며, 상기 업 신호 및 상기 다운 신호가 모두 비활성일 때 상기 유지 단자에 입력된 신호를 출력하는 신호 선택기 및 상기 신호 선택기의 출력 신호를 상기 클럭 신호에 동기하여 상기 출력 단자로 출력하는 플립플롭을 포함할 수 있다.
이 때 제1 비트 저장 스테이지의 출력 단자는, 상기 제1 비트 저장 스테이지의 유지 단자, 제2 비트 저장 스테이지의 업 단자 및 제1 인버터를 통해 제n 비트 저장 스테이지의 다운 단자와 연결되고, 제k(1<k<n) 비트 저장 스테이지의 출력 단자는, 상기 제k 비트 저장 스테이지의 유지 단자, 제k-1 비트 저장 스테이지의 다운 단자 및 제k+1 비트 저장 스테이지의 업 단자와 연결되며, 상기 제n 비트 저장 스테이지의 출력 단자는, 상기 제n 비트 저장 스테이지의 유지 단자, 제n-1 비트 저장 스테이지의 다운 단자 및 제2 인버터를 통해 제1 비트 저장 스테이지의 업 단자와 연결된다.
상기 신호 선택기는 상기 업 단자 및 상기 출력 단자 사이에 연결되며, 상기 업 신호에 따라 제어되는 제1 스위치와, 상기 다운 단자 및 상기 출력 단자 사이에 연결되며, 상기 다운 신호에 따라 제어되는 제2 스위치 및 상기 유지 단자 및 상기 출력 단자 사이에 연결되며, 상기 업 신호 및 상기 다운 신호에 기초하여 생성된 유지 신호에 따라 제어되는 제3 스위치를 포함할 수 있다.
상기와 같은 목적을 달성하기 위하여, 본 발명의 일 실시예에 따른 전압제어발진기의 출력 주파수 제어 장치는 온도계 코드를 생성하는 온도계 코드 생성기 및 온도계 코드에 따라 전압제어발진기의 출력 주파수를 제어하는 제어 전압을 생성하는 디지털아날로그 변환기를 포함한다.
온도계 코드 생성기는 온도계 코드를 저장하기 위한 n개(n은 2이상의 자연수)의 비트 저장 스테이지들을 포함하고, 상기 비트 저장 스테이지들은 업 신호가 활성일 때 클럭 신호에 동기하여 상기 비트 저장 스테이지들에 저장된 상기 온도계 코드가 1씩 증가되고, 다운 신호가 활성일 때, 상기 클럭 신호에 동기하여 상기 비트 저장 스테이지들에 저장된 상기 온도계 코드가 1씩 감소되며, 상기 업 신호 및 상기 다운 신호가 모두 비활성일 때, 상기 클럭 신호에 동기하여 상기 비트 저장 스테이지들에 저장된 상기 온도계 코드가 유지되도록 서로 연결된다.
상기 업 신호와 상기 다운 신호가 모두 비활성일 경우에만 활성화되는 유지 신호를 발생하는 유지 신호 생성기를 더 포함할 수 있고, 상기 유지 신호가 활성일 때 상기 활성인 유지 신호에 제어되어 상기 비트 저장 스테이지들에 저장된 상기 온도계 코드가 유지된다.
일 예로, 상기 유지 신호 생성기는 상기 업 신호를 클럭 신호에 동기하여 출력하는 제1 플립플롭과, 상기 다운 신호를 상기 클럭 신호에 동기하여 출력하는 제2 플립플롭 및 상기 출력된 업 신호 및 상기 출력된 다운 신호를 입력받고, 상기 유지 신호를 출력하는 로직 회로를 포함할 수 있다. 다른 예로, 상기 유지 신호 생성기는 상기 클럭 신호에 동기하여 상기 업 신호를 출력하는 제1 플립플롭과, 상기 클럭 신호에 동기하여 상기 다운 신호를 출력하는 제2 플립플롭과, 상기 업 신호와 상기 다운 신호가 모두 비활성일 때 활성화되는 신호를 출력하는 로직 회로 및 상기 클럭 신호에 동기하여 상기 로직 회로의 출력 신호를 상기 유지 신호로서 출력하는 제3 플립플롭을 포함할 수도 있다.
상기 비트 저장 스테이지들 각각은 3개의 입력 단자들(업 단자, 다운 단자, 유지 단자), 1개의 출력 단자, 상기 업 신호가 활성일 때 상기 업 단자에 입력된 신호를 출력하고, 상기 다운 신호가 활성일 때 상기 다운 단자에 입력된 신호를 출력하며, 상기 업 신호 및 상기 다운 신호가 모두 비활성일 때 상기 유지 단자에 입력된 신호를 출력하는 신호 선택기 및 상기 신호 선택기의 출력 신호를 상기 클럭 신호에 동기하여 상기 출력 단자로 출력하는 플립플롭을 포함할 수 있다.
이 때 제1 비트 저장 스테이지의 출력 단자는, 상기 제1 비트 저장 스테이지의 유지 단자, 제2 비트 저장 스테이지의 업 단자 및 제1 인버터를 통해 제n 비트 저장 스테이지의 다운 단자와 연결되고, 제k(1<k<n) 비트 저장 스테이지의 출력 단자는, 상기 제k 비트 저장 스테이지의 유지 단자, 제k-1 비트 저장 스테이지의 다운 단자 및 제k+1 비트 저장 스테이지의 업 단자와 연결되며, 상기 제n 비트 저장 스테이지의 출력 단자는, 상기 제n 비트 저장 스테이지의 유지 단자, 제n-1 비트 저장 스테이지의 다운 단자 및 제2 인버터를 통해 제1 비트 저장 스테이지의 업 단자와 연결된다.
상기 신호 선택기는 상기 업 단자 및 상기 출력 단자 사이에 연결되며, 상기 업 신호에 따라 제어되는 제1 스위치와, 상기 다운 단자 및 상기 출력 단자 사이에 연결되며, 상기 다운 신호에 따라 제어되는 제2 스위치 및 상기 유지 단자 및 상기 출력 단자 사이에 연결되며, 상기 업 신호 및 상기 다운 신호에 기초하여 생성된 유지 신호에 따라 제어되는 제3 스위치를 포함할 수 있다.
상기 디지털아날로그 변환기는 상기 온도계 코드에 대응되는 전류를 생성하는 전류 생성부 및 상기 전류에 대응되는 상기 제어 전압을 출력하는 출력부를 포함한다.
상기 전류 생성부는 상기 온도계 코드의 각 비트 값에 따라 온오프되는 n개의 전류경로를 포함한다.
상기와 같은 목적을 달성하기 위하여, 본 발명의 일 실시예에 따른 주파수 고정 루프는 VCO 클럭을 제1 분주율로 분주하여 얻은 피드백 클럭과 기준 클럭을 비교하는 위상주파수 검출기와, 상기 위상주파수 검출기의 출력 신호에 따라 전하를 공급하는 전하펌프와, 상기 전하를 공급받고 제1 제어 전압을 제공하는 저역통과필터와, 상기 제1 제어 전압을 상한 기준 전압 및 하한 기준 전압과 비교하는 비교기와, 상기 비교기의 출력 신호를 샘플링하여 업 신호 및 다운 신호를 생성하는 샘플러와, 상기 업 신호 및 상기 다운 신호에 따라 온도계 코드를 생성하는 온도계 코드 생성기와, 상기 온도계 코드에 대응되는 제2 제어 전압을 생성하는 디지털아날로그 변환기와, 상기 피드백 클럭을 이용하여 주파수 락 여부를 검출하는 주파수 락 검출기와, 상기 제1 제어 전압 및 상기 제2 제어 전압에 따라 상기 VCO 클럭을 생성하는 전압제어발진기 및 상기 기준 클럭을 제2 분주율로 분주하여 상기 샘플러와 상기 온도계 코드 생성기 및 상기 주파수 락 검출기를 동작시키는데 사용되는 샘플링 클럭을 생성하는 분주기를 포함한다.
상기 주파수 락 검출기는 상기 주파수 락 검출기는 상기 피드백 클럭의 개수를 카운팅하는 카운터와, 상기 카운팅된 개수 입력받고, 상기 샘플링 클럭에 동기하여 출력하는 제1 플립플롭부와, 상기 제1 플립플롭부의 출력 값을 입력받고, 상기 샘플링 클럭에 동기하여 출력하는 제2 플립플롭부 및 상기 제1 플립플롭부와 상기 제2 플립플롭부의 출력 값들을 비교하여 락 검출 신호를 생성하는 락 결정부를 포함할 수 있다.
상기 주파수 락 검출기는 상기 카운팅된 개수를 바이너리 코드에서 그레이 코드로 변환하는 제1 코드 변환부 및 상기 제1 출력부의 출력 값을 바이너리 코드로 변환하고, 상기 바이너리 코드로 변환된 제1 플립플롭부의 출력 값을 상기 제2 플립플롭부 및 락 결정부로 제공하는 제2 코드 변환부를 더 포함할 수 있다. 이 때 상기 락 결정부는 상기 바이너리 코드로 변환된 제1 플립플롭부의 출력 값과 상기 제2 플립플롭부의 출력 값을 비교하여 상기 락 검출 신호를 생성한다.
일 예로, 상기 락 결정부는 상기 제1 플립플롭부의 출력 값과 상기 제2 플립플롭부의 출력 값을 비교하는 뺄셈기와, 상기 뺄셈기의 출력 값에 대한 2의 보수를 계산하는 2의 보수 계산기와, 상기 뺄셈기의 출력 값과 상기 2의 보수 계산기의 출력 값 중에서 하나의 값을 선택하여 출력하는 제1 멀티플렉서 및 상기 멀티플렉서의 출력 값과 미리 설정된 값의 차가 제1 기준 값보다 작을 경우에 상기 락 검출 신호를 활성화 상태로 생성하여 출력하는 제1 비교기를 포함할 수 있다. 또한 상기 락 결정부는 상기 멀티플렉서의 출력 값과 상기 미리 설정된 값의 차가 상기 제1 기준 값보다 큰 제2 기준 값보다 작을 경우에 상기 락 검출 신호를 활성화 상태로 생성하여 출력하는 제2 비교기 및 현재 락 상태일 경우에 상기 제2 비교기의 출력 신호를 선택하여 출력하고, 현재 락 상태가 아닐 경우에 상기 제1 비교기의 출력 신호를 선택하여 출력하는 제2 멀티플렉서를 더 포함할 수 있다.
다른 예로, 상기 락 결정부는 상기 제1 플립플롭부의 출력 값과 상기 제2 플립플롭부의 출력 값을 비교하는 부호 없는 뺄셈기와, 상기 부호 없는 뺄셈기의 출 력 값을 임시로 저장하는 제3 플립플롭부 및 상기 제3 플립플롭부의 출력 값과 미리 설정된 값의 차가 제1 기준 값보다 작을 경우에 상기 락 검출 신호를 활성화 상태로 생성하여 출력하는 제1 비교기를 포함할 수 있다. 또한 상기 락 결정부는 상기 제3 플립플롭부의 출력 값과 상기 미리 설정된 값의 차가 상기 제1 기준 값보다 큰 제2 기준 값보다 작을 경우에 상기 락 검출 신호를 활성화 상태로 생성하여 출력하는 제2 비교기 및 현재 락 상태일 경우에 상기 제2 비교기의 출력 신호를 선택하여 출력하고, 현재 락 상태가 아닐 경우에 상기 제1 비교기의 출력 신호를 선택하여 출력하는 멀티플렉서를 더 포함할 수 있다.
상기 주파수 고정 루프는 상기 전압제어발진기가 생성한 상기 VCO 클럭의 듀티비를 교정하는 듀티비 교정기를 더 포함할 수 있다.
상기 온도계 코드 생성기는 온도계 코드를 저장하기 위한 n개(n은 2이상의 자연수)의 비트 저장 스테이지들을 포함하고, 상기 비트 저장 스테이지들은 업 신호가 활성일 때 클럭 신호에 동기하여 상기 비트 저장 스테이지들에 저장된 상기 온도계 코드가 1씩 증가되고, 다운 신호가 활성일 때, 상기 클럭 신호에 동기하여 상기 비트 저장 스테이지들에 저장된 상기 온도계 코드가 1씩 감소되며, 상기 업 신호 및 상기 다운 신호가 모두 비활성일 때, 상기 클럭 신호에 동기하여 상기 비트 저장 스테이지들에 저장된 상기 온도계 코드가 유지되도록 서로 연결된다.
상기 온도계 코드 생성기는 상기 업 신호와 상기 다운 신호가 모두 비활성일 경우에만 활성화되는 유지 신호를 발생하는 유지 신호 생성기를 더 포함할 수 있고, 상기 유지 신호가 활성일 때 상기 활성인 유지 신호에 제어되어 상기 비트 저 장 스테이지들에 저장된 상기 온도계 코드가 유지된다.
일 예로, 상기 유지 신호 생성기는 상기 업 신호를 클럭 신호에 동기하여 출력하는 제1 플립플롭과, 상기 다운 신호를 상기 클럭 신호에 동기하여 출력하는 제2 플립플롭 및 상기 출력된 업 신호 및 상기 출력된 다운 신호를 입력받고, 상기 유지 신호를 출력하는 로직 회로를 포함할 수 있다. 다른 예로, 상기 유지 신호 생성기는 상기 클럭 신호에 동기하여 상기 업 신호를 출력하는 제1 플립플롭과, 상기 클럭 신호에 동기하여 상기 다운 신호를 출력하는 제2 플립플롭과, 상기 업 신호와 상기 다운 신호가 모두 비활성일 때 활성화되는 신호를 출력하는 로직 회로 및 상기 클럭 신호에 동기하여 상기 로직 회로의 출력 신호를 상기 유지 신호로서 출력하는 제3 플립플롭을 포함할 수도 있다.
상기 비트 저장 스테이지들 각각은 3개의 입력 단자들(업 단자, 다운 단자, 유지 단자), 1개의 출력 단자, 상기 업 신호가 활성일 때 상기 업 단자에 입력된 신호를 출력하고, 상기 다운 신호가 활성일 때 상기 다운 단자에 입력된 신호를 출력하며, 상기 업 신호 및 상기 다운 신호가 모두 비활성일 때 상기 유지 단자에 입력된 신호를 출력하는 신호 선택기 및 상기 신호 선택기의 출력 신호를 상기 클럭 신호에 동기하여 상기 출력 단자로 출력하는 플립플롭을 포함할 수 있다.
이 때 제1 비트 저장 스테이지의 출력 단자는, 상기 제1 비트 저장 스테이지의 유지 단자, 제2 비트 저장 스테이지의 업 단자 및 제1 인버터를 통해 제n 비트 저장 스테이지의 다운 단자와 연결되고, 제k(1<k<n) 비트 저장 스테이지의 출력 단자는, 상기 제k 비트 저장 스테이지의 유지 단자, 제k-1 비트 저장 스테이지의 다 운 단자 및 제k+1 비트 저장 스테이지의 업 단자와 연결되며, 상기 제n 비트 저장 스테이지의 출력 단자는, 상기 제n 비트 저장 스테이지의 유지 단자, 제n-1 비트 저장 스테이지의 다운 단자 및 제2 인버터를 통해 제1 비트 저장 스테이지의 업 단자와 연결된다.
상기 신호 선택기는 상기 업 단자 및 상기 출력 단자 사이에 연결되며, 상기 업 신호에 따라 제어되는 제1 스위치와, 상기 다운 단자 및 상기 출력 단자 사이에 연결되며, 상기 다운 신호에 따라 제어되는 제2 스위치 및 상기 유지 단자 및 상기 출력 단자 사이에 연결되며, 상기 업 신호 및 상기 다운 신호에 기초하여 생성된 유지 신호에 따라 제어되는 제3 스위치를 포함할 수 있다.
상기 디지털아날로그 변환기는 상기 온도계 코드에 대응되는 전류를 생성하는 전류 생성부 및 상기 전류에 대응되는 상기 제어 전압을 출력하는 출력부를 포함한다.
상기 전류 생성부는 상기 온도계 코드의 각 비트 값에 따라 온오프되는 n개의 전류경로를 포함한다.
상기 제2 분주율은 락 상태가 아닐 때에서 락 상태로 바뀔 상기 VCO 클럭의 오차 범위 조건에 따라 결정된 값을 갖는다.
상기와 같은 목적을 달성하기 위하여, 본 발명의 일 실시예에 따른 온도계 코드 생성 방법은 온도계 코드를 저장하기 위한 n개(n은 2이상의 자연수)의 비트 저장 스테이지들을 이용한다.
상기 온도계 코드 생성 방법은 업 신호, 다운 신호 및 유지 신호를 입력받는 단계와, 상기 업 신호가 활성일 때 클럭 신호에 동기하여 상기 비트 저장 스테이지들에 저장된 상기 온도계 코드를 1씩 증가시키는 단계와, 상기 다운 신호가 활성일 때 상기 클럭 신호에 동기하여 상기 비트 저장 스테이지들에 저장된 상기 온도계 코드를 1씩 감소시키는 단계 및 상기 유지 신호가 활성일 때, 상기 클럭 신호에 동기하여 상기 비트 저장 스테이지들에 저장된 상기 온도계 코드를 유지하는 단계를 포함한다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 구성요소에 대해 사용하였다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않 는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 4는 본 발명의 일 실시예에 따른 주파수 고정 루프의 구성을 보여주는 블록도이다.
주파수 고정 루프(400)는 코스 튜닝과 파인 튜닝을 모두 사용하여 VCO(미 도시됨)가 생성하는 VCO 클럭의 주파수를 원하는 주파수에 고정한다.
이를 위하여 주파수 고정 루프(400)는 위상주파수 검출기(410)와 전하 펌프(420)와 저역통과필터(430)와 비교기(440)와 샘플러(450)와 VCO 주파수 제어기(400)를 포함한다.
위상 주파수 검출기(410)는 VCO(미 도시됨)가 생성한 VCO 클럭을 1/4로 분주한 피드백 클럭과 기준 클럭을 비교한다. 전하 펌프(420)는 위상 주파수 검출기(410)의 출력 신호에 따라 전하를 공급한다. 저역통과필터(430)는 전하 펌프(420)로부터 전하를 공급받고 파인 튜닝을 위한 제1 제어 전압을 제공한다. 제1 제어 전압은 VCO로 제공된다.
전하 펌프(420)는 피드백 클럭의 주파수가 기준 클럭의 주파수보다 작을 경우에 제1 제어 전압이 증가하도록 전하를 공급한다. 전하 펌프(420)는 피드백 클럭의 주파수가 기준 클럭의 주파수보다 비해 클 경우에 제1 제어 전압이 감소하도록 전하를 공급한다.
피드백 클럭의 주파수가 기준 주파수 주파수보다 작을 경우에 제1 제어 전압은 점점 증가한다. 제1 제어 전압이 어느 한계점에 다다르면 주파수 고정 루프(400)는 파인 튜닝을 통해 피드백 클럭의 주파수(혹은 VCO 클럭의 주파수)를 증가시킬 수 없게 된다.
피드백 클럭의 주파수가 기준 주파수 주파수보다 클 경우에 제1 제어 전압은 점점 감소한다. 제1 제어 전압이 어느 한계점에 다다르면 주파수 고정 루프(400)는 파인 튜닝을 통해 피드백 클럭의 주파수(혹은 VCO 클럭의 주파수)를 감소시킬 수 없게 된다. 이 경우에 코스 튜닝 과정이 시작된다.
비교기(440)는 제1 제어 전압과 상한 전압(VH)을 비교하여 제1 비교 신호를 출력하고, 제1 제어 전압과 하한 전압(VL)을 비교하여 제2 비교 신호를 출력한다.
샘플러(450)는 제1 비교 신호를 샘플링하여 업 신호(UP)를 생성하고 제2 비교 신호를 샘플링하여 다운 신호(DN)를 생성한다. 제1 제어 전압이 상한 전압(VH)을 초과할 때 업 신호(UP)는 활성화되고(ACTIVE), 제1 제어 전압이 하한 전압(VL) 미만일 때 다운 신호(DN)는 활성화된다. 제1 제어 전압이 상한 전압(VH)과 하한 전압(VL) 사이에 있을 때 업 신호(UP)와 다운 신호(DN)는 모두 비활성화된다.
VCO 주파수 제어기(460)는 업 신호 및 다운 신호에 기초해서 코스 튜닝을 위한 제2 제어 전압을 생성한다.
또한 주파수 고정 루프(400)는 VCO 클록이 락 상태에 있는지 여부를 판단하 기 위한 주파수 락 검출기(470)와 샘플러(450)와 VCO 주파수 제어기(460) 및 주파수 락 검출기(470)의 동작을 위한 클록을 제공하기 위해 기준 클럭을 분주하는 분주기(480)를 포함한다.
분주기(480)는 기준 클럭을 분주하여 샘플링 클럭을 생성한다. 샘플링 클럭은 샘플러(450)와 VCO 주파수 제어기(460) 및 주파수 락 검출기(470)를 동작시키기 위한 클럭으로 사용된다. 분주율은 락 상태가 아닐 때에서 락 상태로 바뀌기 위한 VCO 클럭의 오차 범위 조건에 따라 결정된다.
주파수 락 검출기(470)는 피드백 클럭을 입력받고 락 검출 신호(LOCK)를 생성한다. 락 검출 신호(LOCK)가 활성일 때 코스 튜닝 동작은 중지되며, 락 검출 신호가(LOCK)가 비활성일 때 코스 튜닝 동작이 재개된다.
도 5는 도 4의 주파수 락 검출기를 구현한 예를 보여주는 도면이다.
주파수 락 검출기(470)는 카운터(510)와, 제1 플립플롭부(540)와, 제2 플립플롭부(560) 및 락 결정부(570)를 포함한다. 버퍼부(580)와 제1 코드 변환부(520)와 제3 플립플롭부(530) 및 제2 코드 변환부(550)는 주파수 락 검출기(470)의 성능을 개선하기 위한 구성 요소로서 필수적인 구성 요소는 아니다. 따라서 제1 코드 변환부(520)와 제3 플립플롭부(530) 및 제2 코드 변환부(550)가 없는 것을 기준으로 먼저 설명한다.
카운터(510)는 피드백 클럭의 개수를 카운팅한다. 제1 플립플롭부(540)는 카운팅된 개수를 입력받고, 샘플링 클럭에 동기하여 출력한다. 제2 플립플롭부(560)는 제1 플립플롭부(540)의 출력 값을 입력받고, 샘플링 클럭에 동기하여 출 력한다. 제2 플립플롭부(560)에 저장된 카운팅의 개수는 제1 플립플롭부(540)에 저장된 카운팅의 개수보다 1 샘플링 클럭 동안 피드백 클럭의 개수만큼 크다.
피드백 클럭이 기준 클럭에 고정된 경우에 제1 플립플롭부(540)와 제2 플립플롭부(560)의 개수는 특정 값에 수렴된다. 락 결정부(570)는 제1 플립플롭부(540)와 제2 플립플롭부(560)의 개수를 비교하여 락 여부를 결정한다.
노이즈나 기타 영향에 의해 피드백 클럭의 개수를 저장하는 제1 플립플롭부(540)에서 에러가 발생될 수 있다. 실제로 바이너리 코드보다는 그레이 코드에서 에러 발생 확률이 적은 것이 알려져 있다. 따라서 에러를 줄이기 위하여 도 5의 실시예에서 주파수 락 검출기(470)는 카운팅된 개수를 그레이 코드로 변환하는 제1 코드 변환부(520)와, 제1 코드 변환부(520)의 출력 값을 피드백 클럭에 동기하여 출력하는 제3 플립플롭부(530), 및 제1 플립플롭부의 출력 값을 그레이 코드에서 바이너리 코드로 변환하는 제2 변환부(550)를 더 포함할 수 있다.
락 결정부(570)는 제1 플립플롭부(540)의 출력 값을 바이너리 코드로 변환시켜 얻은 제2 변환부(550)의 출력 값과 제2 플립플롭부(560)의 출력 값을 비교하여 락 검출 신호를 생성한다.
버퍼 스테이지부(580)는 샘플링 클럭 및 피드백 클럭을 많은 플립플롭들에 공급할 때 발생될 수 있는 팬아웃 문제를 해결하기 사용된다.
도 6은 도 5의 락 결정부를 구현한 예를 보여주는 도면이다.
락 결정부(600)는 이전 카운터 값과 업데이트된 카운터 값을 비교하는 뺄셈기(610)와, 뺄셈기(610)의 출력 값에 대한 2의 보수 연산을 하는 2의 보수 계산 기(630)와 뺄셈기(610)의 출력 값과 2의 보수 계산기(630)의 출력 값 중에서 하나를 선택하여 출력하는 멀티플렉서(620)와 멀티플렉서(620)의 출력 값과 미리 설정된 값의 차와 제1 기준 값을 비교하는 비교기(640)와, 멀티플렉서(620)의 출력 값과 미리 설정된 값의 차와 상기 제1 기준 값보다 큰 제2 기준 값을 비교하는 비교기(650), 및 비교기들(640, 650)의 출력 값들 중에서 어느 하나를 선택하여 출력하는 멀티플렉서(660)를 포함한다.
예를 들어, 기준 클럭의 주파수가 229일 경우에 피드백 클럭의 주파수가 기준 클럭과 완전히 동일한 경우를 가정하면, 1 샘플링 클럭구간 동안 카운팅된 수는 229/214 = 215(=32768)가 될 것이다. 즉, 뺄셈기(610)에서 출력되는 수는 32768이 된다. 만일 피드백 클럭의 주파수가 기준 클럭의 주파수와 다를 경우에 1 샘플링 클럭구간 동안 카운팅된 수는 32768과는 차이가 날 것이다. 락 조건이 주파수 오차가 0.02%이내이어야 한다면 뺄셈기의 출력과 32768의 차이는 32768*0.02%=6.6이내이어야 한다. 멀티플렉서(620)의 출력이 32762에서 32774 이내에 존재한다면 락 상태로 판단할 수 있다.
통상 락이 아닌 상태에서 락인 상태로 바뀌었는지를 판단할 때 락인 상태에서 락이 아닌 상태로 바뀌었는지를 판단할 때 보다 조건이 까다롭다.
즉 비교기(640)는 락이 아닌 상태에서 락인 상태로 바뀌었는지를 판단하고, 비교기(650)는 락인 상태에서 락이 아닌 상태로 바뀌었는지를 판단한다.
멀티플렉서(660)는 현재 락인 상태라면 비교기(650)의 출력을 선택하고, 현 재 락이 아닌 상태라면 비교기(640)의 출력을 선택한다.
도 6의 락 결정부(600)가 2의 보수 계산기(630)와 멀티플렉서(620)를 필요로 하는 이유는 도 5의 제2 플립플롭부(560)의 수가 최대 수를 넘어서 다시 처음부터 카운팅하는 경우를 고려한 것이다.
도 7은 도 5의 락 결정부를 구현한 다른 예를 보여주는 도면이다.
락 결정부(700)는 이전 카운터 값과 업데이트된 카운터 값을 비교하는 부호 없는 뺄셈기(710)와, 부호 없는 뺄셈기(710)의 출력 값을 임시로 저장하는 플립플롭부(720)와 플립플롭부(720)의 출력 값과 미리 설정된 값의 차와 제1 기준 값을 비교하는 비교기(730)와, 플립플롭부(720)의 출력 값과 미리 설정된 값의 차와 상기 제1 기준 값보다 큰 제2 기준 값을 비교하는 비교기(740), 및 비교기들(730, 740)의 출력 값들 중에서 어느 하나를 선택하여 출력하는 멀티플렉서(750)를 포함한다. 비교기들(730, 740)과 멀티플렉서(750)의 동작은 도 6의 락 결정부(600)의 비교기들(640, 650)과 멀티플렉서(660)와 동일하므로 이에 대한 설명을 생략한다.
도 8은 도 4의 VCO 주파수 제어기를 구현한 예를 보여주는 도면이다.
VCO 주파수 제어기(460)는 업 신호 및 다운 신호에 기초하여 온도계 코드를 생성하는 온도계 코드 생성기(810)와 온도계 코드에 따라 전압제어발진기의 출력 주파수를 제어하기 위한 제2 제어 전압을 생성하는 디지털아날로그 변환기(820)를 포함한다.
온도계 코드 생성기(810)의 동작 원리에 대해서는 도 9를 참조하여 설명한다.
도 9는 3 비트 온도계 코드 생성기의 구성을 보여준다.
온도계 코드 생성기(900)는 3개의 비트 저장 스테이지들을 포함한다. 제1 비트 저장 스테이지는 제1 플립플롭(910)과 제1 멀티플렉서(911)를 포함하고, 제2 비트 저장 스테이지는 제2 플립플롭(920)과 제2 멀티플렉서(921)를 포함하며, 제3 비트 저장 스테이지는 제3 플립플롭(930)과 제3 멀티플렉서(931)를 포함한다.
각 비트 저장 스테이지는 3개의 입력 단자들(업 단자, 다운 단자, 유지 단자)로 구성된 입력 단자와 1개의 출력 단자를 포함한다.
멀티플렉서들(911, 921, 931)은 업 신호가 활성일 때 업 단자로 입력되는 신호를 선택하여 출력하고, 다운 신호가 활성일 때 다운 단자로 입력되는 신호를 선택하여 출력하며, 유지 신호가 활성일 때 유지 단자로 입력되는 신호를 선택하여 출력한다.
각 비트 저장 스테이지들간의 연결관계는 다음과 같다.
제1 비트 저장 스테이지의 출력 단자는 제1 비트 저장 스테이지의 유지 단자, 제2 비트 저장 스테이지의 업 단자와 연결되고, 제1 인버터(940)를 통해 제3 비트 저장 스테이지의 다운 단자와 연결된다.
제2 비트 저장 스테이지의 출력 단자는 제2 비트 저장 스테이지의 유지 단자, 제3 비트 저장 스테이지의 업 단자 및 제1 비트 저장 스테이지의 다운 단자와 연결된다.
제3 비트 저장 스테이지의 출력 단자는 제3 비트 저장 스테이지의 유지 단자, 제2 비트 저장 스테이지의 다운 단자와 연결되고, 제2 인버터(950)를 통해 제1 비트 저장 스테이지의 업 단자와 연결된다.
업 신호가 입력될 경우를 살펴본다. 온도계 코드(Q1Q2Q3)가 초기에 000일 경우에 제2 플립플롭(920)의 값은 클럭에 동기하여 Q1 값으로 대치되고, 제3 플립플롭(930)의 값은 클럭의 상승 에지에 동기하여 Q2 값으로 대치되며, 제1 플립플롭(910)의 값은 Q3 값의 인버팅된 값으로 대치된다. 그 결과 온도계 코드는 100이 된다. 클럭의 상승 에지가 다시 입력되면 온도계 코드는 110이 된다. 클럭의 상승 에지가 또 다시 입력되면 온도계 코드는 111이 된다. 온도계 코드가 111일 경우에 업 신호는 입력될 수 없다.
다운 신호가 입력될 경우를 살펴본다. 온도계 코드(Q1Q2Q3)가 초기에 111일 경우에 제1 플립플롭(910)의 값은 클럭에 동기하여 Q2 값으로 대치되고, 제2 플립플롭(920)의 값은 클럭의 상승 에지에 동기하여 Q3 값으로 대치되며, 제3 플립플롭(930)의 값은 Q1 값의 인버팅된 값으로 대치된다. 그 결과 온도계 코드는 110이 된다. 클럭의 상승 에지가 다시 입력되면 온도계 코드는 100이 된다. 클럭의 상승 에지가 또 다시 입력되면 온도계 코드는 000이 된다. 온도계 코드가 000일 경우에 다운 신호는 입력될 수 없다.
유지 신호가 입력될 경우에 온도계 코드는 초기 값을 그대로 유지한다.
온도계 코드의 사이즈가 n비트일 경우를 살펴본다.
온도계 코드 생성기는 제1 내지 제n 비트 저장 스테이지들을 포함한다. 이들 간의 연결관계는 다음과 같다.
제1 비트 저장 스테이지의 출력 단자는, 제1 비트 저장 스테이지의 유지 단 자, 제2 비트 저장 스테이지의 업 단자 및 제1 인버터를 통해 제n 비트 저장 스테이지의 다운 단자와 연결된다.
제k(1<k<n) 비트 저장 스테이지의 출력 단자는, 제k 비트 저장 스테이지의 유지 단자, 제k-1 비트 저장 스테이지의 다운 단자 및 제k+1 비트 저장 스테이지의 업 단자와 연결된다.
제n 비트 저장 스테이지의 출력 단자는, 제n 비트 저장 스테이지의 유지 단자, 제n-1 비트 저장 스테이지의 다운 단자 및 제2 인버터를 통해 제1 비트 저장 스테이지의 업 단자와 연결된다.
도 8 및 도 9의 온도계 코드 생성기에는 업 신호, 다운 신호, 유지 신호가 제어 신호로 입력된다. 그렇지만 도 4의 주파수 고정 루프(400)에서 VCO 주파수 제어기(460)로 입력되는 제어 신호는 업 신호와 다운 신호만 있다. 따라서 온도계 코드 생성기의 외부에서 유지 신호를 생성하거나 온도계 코드 생성기 내부에서 유지 신호를 생성해야 한다. 유지 신호를 생성하는 유지 신호 생성기에 대해서는 도 10 및 도 11을 참조하여 설명한다. 유지 신호 생성기는 온도계 코드 생성기 내부에 구현될 수도 있고, 온도계 코드 생성기 외부에 구현될 수도 있다.
도 10을 참조하면, 유지 신호 생성기(1000)는 업 신호(UP)를 입력받고 클럭에 동기하여 출력하는 제1 플립플롭(1010)과 다운 신호(DN)를 입력받고 클럭에 동기하여 출력하는 제2 플립플롭(1020)과 제1 및 제2 플립플롭들(1010, 1020)로부터 출력된 업 신호(UP)와 다운 신호(DN) 신호를 이용하여 유지 신호를 생성하여 출력하는 NOR 게이트(1030)를 포함한다. 유지 신호(D)는 업 신호(UP)와 다운 신호(DN) 가 모두 비활성일때만 활성인 특징을 갖는다. 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 NOR 게이트(1030)를 대체한 다른 로직 회로를 이용하여 용이하게 NOR 게이트(1030)의 기능을 수행하도록 할 수 있을 것이다. 예를 들어, OR 게이트와 인버터를 직렬로 연결하여 NOR 게이트(1030)를 구현할 수 있음은 자명하다.
도 11을 참조하면, 유지 신호 생성기(1100)는 업 신호(UP)를 입력받고 클럭에 동기하여 출력하는 제1 플립플롭(1010)과 다운 신호(DN)를 입력받고 클럭에 동기하여 출력하는 제2 플립플롭(1020)과 업 신호(UP)와 다운 신호(DN)를 입력받고 유지 신호를 생성하는 NOR 게이트(1130) 및 NOR 게이트(1130)의 출력 신호를 클럭에 동기하여 출력하는 제3 플립플롭(1040)을 포함한다.
도 12는 본 발명의 일 실시예에 따른 전압제어발진기의 구성을 보여주는 도면이다.
전압제어발진기(1200)는 링 형태로 연결된 4개의 지연기들(1210, 1220, 1230, 1240)을 포함한다. 특정 노드의 신호는 4개의 지연기들(1210, 1220, 1230, 1240)을 거칠 때마다 반전된다. 즉, 4개의 지연기들(1210, 1220, 1230, 1240)을 두 번 거치면 한 사이클의 VCO 클럭이 생성된다. 4개의 지연기들(1210, 1220, 1230, 1240)의 지연 시간을 모두 T라고 할 때, 전압제어발진기(1200)는 8T를 주기로 갖는 VCO 클럭을 생성한다.
온도계 코드 생성기(810)가 생성한 온도계 코드는 디지털아날로그 변환기(820)를 거쳐 제2 제어 전압이 된다. 제2 제어 전압은 전압제어발진기(1200)의 코스 튜닝을 위한 제어 단자로 제공된다. 도 4의 저역통과필터(430)로부터 제공되는 제1 제어 전압은 파인 튜닝을 위한 제어 단자로 제공된다.
디지털아날로그 변환기(820)는 온도계 코드에 대응되는 전류를 생성하는 전류 생성부(1250)와 생성된 전류에 대응되는 제2 제어 전압을 제공하는 출력부(1260)를 포함한다.
전류 생성부(1250)는 온도계 코드의 각 비트 값에 따라 온오프되는 n개의 전류경로를 포함한다. 예를 들어 온도계 코드가 8비트라고 가정하면 전류 생성부(1250)는 8개의 전류 경로를 포함한다. 만일 온도계 코드가 11111111라면 모든 전류 경로는 온되고 따라서 생성된 전류의 크기는 최대가 될 것이다. 그 결과 제2 제어 전압의 크기 또한 최대가 된다. 만일 온도계 코드가 00000000라면 모든 전류 경로는 오프되고 따라서 생성된 전류의 크기는 최소가 될 것이다. 그 결과 제2 제어 전압의 크기 또한 최소가 된다.
도 13은 도 12의 지연소자를 구현한 예를 보여주는 도면이다.
INP 단자 및 INN 단자는 도 12의 지연 소자(1240)의 출력 단자들과 연결되고, OUTP 단자 및 OUTN 단자는 도 12의 지연 소자(1220)의 입력 단자들과 연결된다.
지연소자(1210)의 COARSE 단자는 제2 제어 전압이 입력되는 단자이고, FINE 단자는 제1 제어 전압이 입력되는 단자이다. PMOS들(1340)과 NMOS들(1330)은 차동 인버터쌍을 이룬다. 또한 PMOS들(1340)과 NMOS들(1350)도 차동 인버터쌍을 이룬다. 제1 제어 전압이 증가하면 NMOS들(1320, 1321)에 흐르는 전류가 증가하고 OUTP 단자 또는 OUTN 단자의 풀다운 시간이 단축된다. 마찬가지로 제2 제어 전압이 증가하면 NMOS들(1310, 1311)에 흐르는 전류가 증가하고 OUTP 단자 또는 OUTN 단자의 풀다운 시간이 단축된다. 제2 제어 전압의 변화에 의해 NMOS들(1310, 1311)에 흐르는 전류의 변화는 제1 제어 전압의 변화에 의해 NMOS들(1320, 1321)에 흐르는 전류의 변화보다 크게 된다. 따라서 지연소자(1210)의 풀다운 시간은 제1 제어 전압보다 제2 제어 전압에 더 많은 영향을 받는다.
도 14는 도 12의 전압제어발진기가 출력하는 VCO 클럭의 듀티비를 보정하는 회로를 보여주는 도면이다.
도 12의 전압제어발진기(1200)는 NMOS들에 흐르는 전류의 양을 제어함으로써 지연소자들의 지연시간을 조절하고, 그 결과 VCO 클럭의 주파수를 조절한다.
그렇지만 NMOS들에 흐르는 전류는 제1 및 제2 제어 전압에 의해 제어되기 때문에 각 지연 소자에서 풀다운 시간은 제1 및 제2 제어 전압에 따라 결정된다. 이에 반해 풀업 시간은 제1 및 제2 제어 전압과 무관한 성질을 갖는다. 결과적으로 도 12 및 도 14의 전압제어발진기(1200)의 듀티비는 50%가 되지 않을 수 있다.
듀티비 교정기(1400)는 노드 X는 풀업 조건과 풀다운 조건이 동일하다.
전압제어발진기(1200)의 출력 단자쌍의 전압을 입력받고 노드 X의 전압을 결정할 때 풀업조건과 풀다운조건을 동일하다. 즉, 노드 X의 전압이 풀다운될 때는 NMOS(1410)과 PMOS(1420)가 관여하고, 노드 X의 전압이 풀업될 때는 NMOS(1430)과 PMOS(1440)가 관여한다. 인버터(1450)는 NMOS(1410)과 PMOS(1420)가 동시에 턴온되거나 동시에 턴오프되도록 하고, 인버터(1460)는 NMOS(1430)과 PMOS(1440)가 동 시에 턴온되거나 동시에 턴오프되도록 한다.
본 발명의 실시예에 따른 온도계 코드 생성기는 하드웨어 구조가 간단하여 높은 신뢰성을 갖는 주파수 고정 루프를 구현하는데 이용될 수 있다. 높은 신뢰성을 갖는 온도계 코드 생성기를 이용한 출력 주파수 제어 장치는 전압제어발진기가 의도하지 않은 주파수의 VCO 클록을 생성하는 것을 방지한다.
본 발명의 실시예에 따른 주파수 고정루프는 고신뢰성 온도계 코드 생성기를 이용함으로써 안정적으로 VCO 클럭을 원하는 주파수에 락시킬 수 있다.
이상에서의 실시예들은 모두 예시적인 것으로, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (32)

  1. 온도계 코드를 저장하기 위한 n개(n은 2이상의 자연수)의 비트 저장 스테이지들을 포함하는 온도계 코드(thermometer code) 생성기로서,
    상기 비트 저장 스테이지들은 업 신호가 활성일 때 클럭 신호에 동기하여 상기 비트 저장 스테이지들에 저장된 상기 온도계 코드가 1씩 증가되고, 다운 신호가 활성일 때 상기 클럭 신호에 동기하여 상기 비트 저장 스테이지들에 저장된 상기 온도계 코드가 1씩 감소되며, 상기 업 신호 및 상기 다운 신호가 모두 비활성일 때, 상기 클럭 신호에 동기하여 상기 비트 저장 스테이지들에 저장된 상기 온도계 코드가 유지되도록, 서로 연결된 것을 특징으로 하는 온도계 코드 생성기.
  2. 제1항에 있어서, 상기 업 신호와 상기 다운 신호가 모두 비활성일 경우에만 활성화되는 유지 신호를 발생하는 유지 신호 생성기를 더 포함하며,
    상기 유지 신호가 활성일 때, 상기 활성인 유지 신호에 제어되어 상기 비트 저장 스테이지들에 저장된 상기 온도계 코드가 유지되는 것을 특징으로 하는 온도계 코드 생성기.
  3. 제2항에 있어서, 상기 유지 신호 생성기는
    상기 업 신호를 클럭 신호에 동기하여 출력하는 제1 플립플롭;
    상기 다운 신호를 상기 클럭 신호에 동기하여 출력하는 제2 플립플롭; 및
    상기 출력된 업 신호 및 상기 출력된 다운 신호를 입력받고, 상기 유지 신호를 출력하는 로직 회로를 포함하는 것을 특징으로 하는 온도계 코드 생성기.
  4. 제2항에 있어서, 유지 신호 생성기는
    상기 클럭 신호에 동기하여 상기 업 신호를 출력하는 제1 플립플롭;
    상기 클럭 신호에 동기하여 상기 다운 신호를 출력하는 제2 플립플롭;
    상기 업 신호와 상기 다운 신호가 모두 비활성일 때 활성화되는 신호를 출력하는 로직 회로; 및
    상기 클럭 신호에 동기하여 상기 로직 회로의 출력 신호를 상기 유지 신호로서 출력하는 제3 플립플롭을 포함하는 것을 특징으로 하는 온도계 코드 생성기.
  5. 제1항에 있어서, 상기 비트 저장 스테이지들 각각은
    3개의 입력 단자들(업 단자, 다운 단자, 유지 단자);
    1개의 출력 단자;
    상기 업 신호가 활성일 때 상기 업 단자에 입력된 신호를 출력하고, 상기 다운 신호가 활성일 때 상기 다운 단자에 입력된 신호를 출력하며, 상기 업 신호 및 상기 다운 신호가 모두 비활성일 때 상기 유지 단자에 입력된 신호를 출력하는 신호 선택기; 및
    상기 신호 선택기의 출력 신호를 상기 클럭 신호에 동기하여 상기 출력 단자로 출력하는 플립플롭을 포함하며,
    제1 비트 저장 스테이지의 출력 단자는, 상기 제1 비트 저장 스테이지의 유지 단자, 제2 비트 저장 스테이지의 업 단자 및 제1 인버터를 통해 제n 비트 저장 스테이지의 다운 단자와 연결되고,
    제k(1<k<n) 비트 저장 스테이지의 출력 단자는, 상기 제k 비트 저장 스테이지의 유지 단자, 제k-1 비트 저장 스테이지의 다운 단자 및 제k+1 비트 저장 스테이지의 업 단자와 연결되며,
    상기 제n 비트 저장 스테이지의 출력 단자는, 상기 제n 비트 저장 스테이지의 유지 단자, 제n-1 비트 저장 스테이지의 다운 단자 및 제2 인버터를 통해 제1 비트 저장 스테이지의 업 단자와 연결된 것을 특징으로 하는 온도계 코드 생성기.
  6. 제5항에 있어서, 상기 신호 선택기는
    상기 업 단자 및 상기 출력 단자 사이에 연결되며, 상기 업 신호에 따라 제어되는 제1 스위치;
    상기 다운 단자 및 상기 출력 단자 사이에 연결되며, 상기 다운 신호에 따라 제어되는 제2 스위치; 및
    상기 유지 단자 및 상기 출력 단자 사이에 연결되며, 상기 업 신호 및 상기 다운 신호에 기초하여 생성된 유지 신호에 따라 제어되는 제3 스위치를 포함하는 것을 특징으로 하는 온도계 코드 생성기.
  7. 온도계 코드를 저장하기 위한 n개(n은 2이상의 자연수)의 비트 저장 스테이 지들을 포함하고, 상기 비트 저장 스테이지들은 업 신호가 활성일 때 클럭 신호에 동기하여 상기 비트 저장 스테이지들에 저장된 상기 온도계 코드가 1씩 증가되고, 다운 신호가 활성일 때, 상기 클럭 신호에 동기하여 상기 비트 저장 스테이지들에 저장된 상기 온도계 코드가 1씩 감소되며, 상기 업 신호 및 상기 다운 신호가 모두 비활성일 때, 상기 클럭 신호에 동기하여 상기 비트 저장 스테이지들에 저장된 상기 온도계 코드가 유지되도록 서로 연결된 온도계 코드 생성기; 및
    상기 온도계 코드에 따라 전압제어발진기의 출력 주파수를 제어하는 제어 전압을 생성하는 디지털아날로그 변환기를 포함하는 전압제어발진기의 출력 주파수 제어 장치.
  8. 제7항에 있어서, 상기 업 신호와 상기 다운 신호가 모두 비활성일 경우에만 활성화되는 유지 신호를 발생하는 유지 신호 생성기를 더 포함하며,
    상기 유지 신호가 활성일 때, 상기 활성인 유지 신호에 제어되어 상기 비트 저장 스테이지들에 저장된 상기 온도계 코드가 유지되는 것을 특징으로 하는 전압제어발진기의 출력 주파수 제어 장치.
  9. 제8항에 있어서, 상기 유지 신호 생성기는
    상기 업 신호를 클럭 신호에 동기하여 출력하는 제1 플립플롭;
    상기 다운 신호를 상기 클럭 신호에 동기하여 출력하는 제2 플립플롭; 및
    상기 출력된 업 신호 및 상기 출력된 다운 신호를 입력받고, 상기 유지 신호 를 출력하는 로직 회로를 포함하는 것을 특징으로 하는 전압제어발진기의 출력 주파수 제어 장치.
  10. 제8항에 있어서, 유지 신호 생성기는
    상기 클럭 신호에 동기하여 상기 업 신호를 출력하는 제1 플립플롭;
    상기 클럭 신호에 동기하여 상기 다운 신호를 출력하는 제2 플립플롭;
    상기 업 신호와 상기 다운 신호가 모두 비활성일 때 활성화되는 신호를 출력하는 로직 회로; 및
    상기 클럭 신호에 동기하여 상기 로직 회로의 출력 신호를 상기 유지 신호로서 출력하는 제3 플립플롭을 포함하는 것을 특징으로 하는 전압제어발진기의 출력 주파수 제어 장치.
  11. 제7항에 있어서, 상기 비트 저장 스테이지들 각각은
    3개의 입력 단자들(업 단자, 다운 단자, 유지 단자);
    1개의 출력 단자;
    상기 업 신호가 활성일 때 상기 업 단자에 입력된 신호를 출력하고, 상기 다운 신호가 활성일 때 상기 다운 단자에 입력된 신호를 출력하며, 상기 업 신호 및 상기 다운 신호가 모두 비활성일 때 상기 유지 단자에 입력된 신호를 출력하는 신호 선택기; 및
    상기 신호 선택기의 출력 신호를 상기 클럭 신호에 동기하여 상기 출력 단자 로 출력하는 플립플롭을 포함하며,
    제1 비트 저장 스테이지의 출력 단자는, 상기 제1 비트 저장 스테이지의 유지 단자, 제2 비트 저장 스테이지의 업 단자 및 제1 인버터를 통해 제n 비트 저장 스테이지의 다운 단자와 연결되고,
    제k(1<k<n) 비트 저장 스테이지의 출력 단자는, 상기 제k 비트 저장 스테이지의 유지 단자, 제k-1 비트 저장 스테이지의 다운 단자 및 제k+1 비트 저장 스테이지의 업 단자와 연결되며,
    상기 제n 비트 저장 스테이지의 출력 단자는, 상기 제n 비트 저장 스테이지의 유지 단자, 제n-1 비트 저장 스테이지의 다운 단자 및 제2 인버터를 통해 제1 비트 저장 스테이지의 업 단자와 연결된 것을 특징으로 하는 전압제어발진기의 출력 주파수 제어 장치.
  12. 제11항에 있어서, 상기 신호 선택기는
    상기 업 단자 및 상기 출력 단자 사이에 연결되며, 상기 업 신호에 따라 제어되는 제1 스위치;
    상기 다운 단자 및 상기 출력 단자 사이에 연결되며, 상기 다운 신호에 따라 제어되는 제2 스위치; 및
    상기 유지 단자 및 상기 출력 단자 사이에 연결되며, 상기 업 신호 및 상기 다운 신호에 기초하여 생성된 유지 신호에 따라 제어되는 제3 스위치를 포함하는 것을 특징으로 하는 전압제어발진기의 출력 주파수 제어 장치.
  13. 제7항에 있어서, 상기 디지털아날로그 변환기는
    상기 온도계 코드에 대응되는 전류를 생성하는 전류 생성부; 및
    상기 전류에 대응되는 상기 제어 전압을 출력하는 출력부를 포함하는 것을 특징으로 하는 전압제어발진기의 출력 주파수 제어 장치.
  14. 제13항에 있어서, 상기 전류 생성부는 상기 온도계 코드의 각 비트 값에 따라 온오프되는 n개의 전류경로를 포함하는 것을 특징으로 하는 전압제어발진기의 출력 주파수 제어 장치.
  15. VCO 클럭을 제1 분주율로 분주하여 얻은 피드백 클럭과 기준 클럭을 비교하는 위상주파수 검출기;
    상기 위상주파수 검출기의 출력 신호에 따라 전하를 공급하는 전하펌프;
    상기 전하를 공급받고 제1 제어 전압을 제공하는 저역통과필터;
    상기 제1 제어 전압을 상한 기준 전압 및 하한 기준 전압과 비교하는 비교기;
    상기 비교기의 출력 신호를 샘플링하여 업 신호 및 다운 신호를 생성하는 샘플러;
    상기 업 신호 및 상기 다운 신호에 따라 온도계 코드를 생성하는 온도계 코드 생성기;
    상기 온도계 코드에 대응되는 제2 제어 전압을 생성하는 디지털아날로그 변환기;
    상기 피드백 클럭을 이용하여 주파수 락 여부를 검출하는 주파수 락 검출기;
    상기 제1 제어 전압 및 상기 제2 제어 전압에 따라 상기 VCO 클럭을 생성하는 전압제어발진기; 및
    상기 기준 클럭을 제2 분주율로 분주하여 상기 샘플러와 상기 온도계 코드 생성기 및 상기 주파수 락 검출기를 동작시키는데 사용되는 샘플링 클럭을 생성하는 분주기를 포함하는 주파수 고정 루프.
  16. 제15항에 있어서, 상기 주파수 락 검출기는
    상기 주파수 락 검출기는 상기 피드백 클럭의 개수를 카운팅하는 카운터;
    상기 카운팅된 개수 입력받고, 상기 샘플링 클럭에 동기하여 출력하는 제1 플립플롭부;
    상기 제1 플립플롭부의 출력 값을 입력받고, 상기 샘플링 클럭에 동기하여 출력하는 제2 플립플롭부; 및
    상기 제1 플립플롭부와 상기 제2 플립플롭부의 출력 값들을 비교하여 락 검출 신호를 생성하는 락 결정부를 포함하는 것을 특징으로 하는 주파수 고정 루프.
  17. 제16항에 있어서, 상기 주파수 락 검출기는
    상기 카운팅된 개수를 바이너리 코드에서 그레이 코드로 변환하는 제1 코드 변환부; 및
    상기 제1 출력부의 출력 값을 바이너리 코드로 변환하고, 상기 바이너리 코드로 변환된 제1 플립플롭부의 출력 값을 상기 제2 플립플롭부 및 락 결정부로 제공하는 제2 코드 변환부를 더 포함하고,
    상기 락 결정부는 상기 바이너리 코드로 변환된 제1 플립플롭부의 출력 값과 상기 제2 플립플롭부의 출력 값을 비교하여 상기 락 검출 신호를 생성하는 것을 특징으로 하는 주파수 고정 루프.
  18. 제16항에 있어서, 상기 락 결정부는
    상기 제1 플립플롭부의 출력 값과 상기 제2 플립플롭부의 출력 값을 비교하는 뺄셈기;
    상기 뺄셈기의 출력 값에 대한 2의 보수를 계산하는 2의 보수 계산기;
    상기 뺄셈기의 출력 값과 상기 2의 보수 계산기의 출력 값 중에서 하나의 값을 선택하여 출력하는 제1 멀티플렉서; 및
    상기 멀티플렉서의 출력 값과 미리 설정된 값의 차가 제1 기준 값보다 작을 경우에 상기 락 검출 신호를 활성화 상태로 생성하여 출력하는 제1 비교기를 포함하는 것을 특징으로 하는 주파수 고정 루프.
  19. 제18항에 있어서, 상기 락 결정부는
    상기 멀티플렉서의 출력 값과 상기 미리 설정된 값의 차가 상기 제1 기준 값 보다 큰 제2 기준 값보다 작을 경우에 상기 락 검출 신호를 활성화 상태로 생성하여 출력하는 제2 비교기; 및
    현재 락 상태일 경우에 상기 제2 비교기의 출력 신호를 선택하여 출력하고, 현재 락 상태가 아닐 경우에 상기 제1 비교기의 출력 신호를 선택하여 출력하는 제2 멀티플렉서를 더 포함하는 것을 특징으로 하는 주파수 고정 루프.
  20. 제16항에 있어서, 상기 락 결정부는
    상기 제1 플립플롭부의 출력 값과 상기 제2 플립플롭부의 출력 값을 비교하는 부호 없는 뺄셈기;
    상기 부호 없는 뺄셈기의 출력 값을 임시로 저장하는 제3 플립플롭부; 및
    상기 제3 플립플롭부의 출력 값과 미리 설정된 값의 차가 제1 기준 값보다 작을 경우에 상기 락 검출 신호를 활성화 상태로 생성하여 출력하는 제1 비교기를 포함하는 것을 특징으로 하는 주파수 고정 루프.
  21. 제20항에 있어서, 상기 락 결정부는
    상기 제3 플립플롭부의 출력 값과 상기 미리 설정된 값의 차가 상기 제1 기준 값보다 큰 제2 기준 값보다 작을 경우에 상기 락 검출 신호를 활성화 상태로 생성하여 출력하는 제2 비교기; 및
    현재 락 상태일 경우에 상기 제2 비교기의 출력 신호를 선택하여 출력하고, 현재 락 상태가 아닐 경우에 상기 제1 비교기의 출력 신호를 선택하여 출력하는 멀 티플렉서를 더 포함하는 것을 특징으로 하는 주파수 고정 루프.
  22. 제15항에 있어서, 상기 전압제어발진기가 생성한 상기 VCO 클럭의 듀티비를 교정하는 듀티비 교정기를 더 포함하는 것을 특징으로 하는 주파수 고정 루프.
  23. 제15항에 있어서, 상기 온도계 코드 생성기는 온도계 코드를 저장하기 위한 n개(n은 2이상의 자연수)의 비트 저장 스테이지들을 포함하고,
    상기 비트 저장 스테이지들은 업 신호가 활성일 때 클럭 신호에 동기하여 상기 비트 저장 스테이지들에 저장된 상기 온도계 코드가 1씩 증가되고, 다운 신호가 활성일 때, 상기 클럭 신호에 동기하여 상기 비트 저장 스테이지들에 저장된 상기 온도계 코드가 1씩 감소되며, 상기 업 신호 및 상기 다운 신호가 모두 비활성일 때, 상기 클럭 신호에 동기하여 상기 비트 저장 스테이지들에 저장된 상기 온도계 코드가 유지되도록 서로 연결된 것을 특징으로 하는 주파수 고정 루프.
  24. 제23항에 있어서, 상기 업 신호와 상기 다운 신호가 모두 비활성일 경우에만 활성화되는 유지 신호를 발생하는 유지 신호 생성기를 더 포함하며,
    상기 유지 신호가 활성일 때, 상기 활성인 유지 신호에 제어되어 상기 비트 저장 스테이지들에 저장된 상기 온도계 코드가 유지되는 것을 특징으로 하는 주파수 고정 루프.
  25. 제24항에 있어서, 상기 유지 신호 생성기는
    상기 업 신호를 클럭 신호에 동기하여 출력하는 제1 플립플롭;
    상기 다운 신호를 상기 클럭 신호에 동기하여 출력하는 제2 플립플롭; 및
    상기 출력된 업 신호 및 상기 출력된 다운 신호를 입력받고, 상기 유지 신호를 출력하는 로직 회로를 포함하는 것을 특징으로 하는 주파수 고정 루프.
  26. 제24항에 있어서, 유지 신호 생성기는
    상기 클럭 신호에 동기하여 상기 업 신호를 출력하는 제1 플립플롭;
    상기 클럭 신호에 동기하여 상기 다운 신호를 출력하는 제2 플립플롭;
    상기 업 신호와 상기 다운 신호가 모두 비활성일 때 활성화되는 신호를 출력하는 로직 회로; 및
    상기 클럭 신호에 동기하여 상기 로직 회로의 출력 신호를 상기 유지 신호로서 출력하는 제3 플립플롭을 포함하는 것을 특징으로 하는 주파수 고정 루프.
  27. 제23항에 있어서, 상기 비트 저장 스테이지들 각각은
    3개의 입력 단자들(업 단자, 다운 단자, 유지 단자);
    1개의 출력 단자;
    상기 업 신호가 활성일 때 상기 업 단자에 입력된 신호를 출력하고, 상기 다운 신호가 활성일 때 상기 다운 단자에 입력된 신호를 출력하며, 상기 업 신호 및 상기 다운 신호가 모두 비활성일 때 상기 유지 단자에 입력된 신호를 출력하는 신 호 선택기; 및
    상기 신호 선택기의 출력 신호를 상기 클럭 신호에 동기하여 상기 출력 단자로 출력하는 플립플롭을 포함하며,
    제1 비트 저장 스테이지의 출력 단자는, 상기 제1 비트 저장 스테이지의 유지 단자, 제2 비트 저장 스테이지의 업 단자 및 제1 인버터를 통해 제n 비트 저장 스테이지의 다운 단자와 연결되고,
    제k(1<k<n) 비트 저장 스테이지의 출력 단자는, 상기 제k 비트 저장 스테이지의 유지 단자, 제k-1 비트 저장 스테이지의 다운 단자 및 제k+1 비트 저장 스테이지의 업 단자와 연결되며,
    상기 제n 비트 저장 스테이지의 출력 단자는, 상기 제n 비트 저장 스테이지의 유지 단자, 제n-1 비트 저장 스테이지의 다운 단자 및 제2 인버터를 통해 제1 비트 저장 스테이지의 업 단자와 연결된 것을 특징으로 하는 주파수 고정 루프.
  28. 제27항에 있어서, 상기 신호 선택기는
    상기 업 단자 및 상기 출력 단자 사이에 연결되며, 상기 업 신호에 따라 제어되는 제1 스위치;
    상기 다운 단자 및 상기 출력 단자 사이에 연결되며, 상기 다운 신호에 따라 제어되는 제2 스위치; 및
    상기 유지 단자 및 상기 출력 단자 사이에 연결되며, 상기 업 신호 및 상기 다운 신호에 기초하여 생성된 유지 신호에 따라 제어되는 제3 스위치를 포함하는 것을 특징으로 하는 주파수 고정 루프.
  29. 제15항에 있어서, 상기 디지털아날로그 변환기는
    상기 온도계 코드에 대응되는 전류를 생성하는 전류 생성부; 및
    상기 전류에 대응되는 상기 제어 전압을 출력하는 출력부를 포함하는 것을 특징으로 하는 주파수 고정 루프.
  30. 제29항에 있어서, 상기 전류 생성부는 상기 온도계 코드의 각 비트 값에 따라 온오프되는 n개의 전류경로를 포함하는 것을 특징으로 하는 주파수 고정 루프.
  31. 제15항에 있어서, 상기 제2 분주율은 락 상태가 아닐 때에서 락 상태로 바뀔 상기 VCO 클럭의 오차 범위 조건에 따라 결정된 값을 갖는 것을 특징으로 하는 주파수 고정 루프.
  32. 온도계 코드를 저장하기 위한 n개(n은 2이상의 자연수)의 비트 저장 스테이지들을 이용한 온도계 코드(thermometer code) 발생 방법으로서,
    업 신호, 다운 신호 및 유지 신호를 입력받는 단계;
    상기 업 신호가 활성일 때 클럭 신호에 동기하여 상기 비트 저장 스테이지들에 저장된 상기 온도계 코드를 1씩 증가시키는 단계;
    상기 다운 신호가 활성일 때 상기 클럭 신호에 동기하여 상기 비트 저장 스 테이지들에 저장된 상기 온도계 코드를 1씩 감소시키는 단계; 및
    상기 유지 신호가 활성일 때, 상기 클럭 신호에 동기하여 상기 비트 저장 스테이지들에 저장된 상기 온도계 코드를 유지하는 단계를 포함하는 온도계 코드 발생 방법.
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