CN110545105A - 量化及转换方法、控制电路、模数转换器及心脏起搏器 - Google Patents

Abstract

公开了用于低活动度信号的量化及转换方法、控制电路、模数转换器及心脏起搏器，量化方法包括，比较采样信号得到最高位MSB位的值，确定预设量化值、低位的变化方向DIR，按照DIR的值从低位到高位依次修改预设量化值，当比较器输出结果翻转时，从高位到低位逐次量化。模数转换器中，采样保持电路通过电容和反相器结构将采样开关的栅源电压固定在电源VDD的预定范围内，动态锁存比较器包括输出失调校准结构，输出失调校准结构包括预比较器和锁存器，CDAC电容阵列为带有确定量化方向的DIR寄存器控制的电容C_D的共模恒定电容阵列，数字控制电路连接CDAC电容阵列和CDAC电容阵列以输出电容阵列和寄存器的控制信号。

Description

量化及转换方法、控制电路、模数转换器及心脏起搏器

技术领域

本发明涉及集成电路技术领域，特别是一种用于低活动度信号的量化方法、模数转换方法、数字控制电路、模数转换器及心脏起搏器。

背景技术

目前，中国有几千万心动过缓、心律不齐、传导阻滞的病人依靠心脏起搏器维系生命。植入式心脏起搏器时刻监控心跳，必要时通过与心肌接触的起搏电极发出刺激脉冲信号，以保证心脏按正常节律跳动。起搏器成功地治疗了缓慢性心律失常，挽救了成千上万患者的生命。由于植入式心脏起搏器需要通过手术放置在胸前皮下，容易引发感染，所以植入式心脏起搏器的小型化和多功能化是起搏器的发展的重要方向。但由于电池技术发展缓慢，而植入式心脏起搏器需要在体内正常工作十年左右，就需要起搏器电路有极低的功耗。作为起搏器中连接心电信号和后端处理桥梁，模数转换电路的功耗和性能直接影响起搏器的功耗和性能。在固定采样率和分辨率的奈奎斯特型模数转换器中，逐次逼近型模数转换器具有低功耗、中等速率和精度的特点，常用于生物电信号处理过程中，如果需要进一步降低功耗，则需要对逐次逼近型模数转换器进行优化。心脏内心电信号不同于其他正弦类的模拟信号，是由心肌细胞去极化和复极化的动作电位构成，因此心电信号在一个周期内电脉冲占空比很小，即在800ms的周期内大约只有25ms左右的脉冲，其余时间心电信号中只有噪声干扰而基本不变。因此使用固定采样率和分辨率的，在心电信号不变时采样量化会产生不必要的功耗浪费，因此降低针对心电信号量化的模数转换器功耗是具有重要意义的。模数转换器的功耗由数字电路功耗、电容阵列电压功耗和比较器的动态功耗组成，降低这三者的功耗是当前主要的研究方向。目前，降低模数转换器功耗的方法除了采用更低的电源电压外，还包括使用非固定采样率和分辨率的量化方法，这些方法虽然可以降低功耗，但是不利于后端对量化信号的处理，而且数字数值逻辑复杂不利于降低整体功耗。

在背景技术部分中公开的上述信息仅仅用于增强对本发明背景的理解，因此可能包含不构成本领域普通技术人员公知的现有技术的信息。

发明内容

鉴于上述问题，本发明的提出了一种用于低活动度信号的量化方法、模数转换方法、数字控制电路、模数转换器及心脏起搏器，特别是应用于心脏起搏器，针对低活动度的心电信号量化的低位逐次逼近模数转换电路被提出，该电路以可以根据信号的变化幅度确定模数转换器的量化次数，达到降低比较器和电容阵列的动态功耗。该模数转换电路以共模恒定型SAR ADC为基础，采用固定采样率和分辨率，便于心电信号的后端处理，具有结构简单和模拟电路功耗等特点。

本发明的目的是通过以下技术方案予以实现，一种用于低活动度信号的实时量化方法包括以下步骤，

第一步骤，比较采样信号得到最高位MSB位的值，

第二步骤，确定预设量化值低位的变化方向DIR，

第三步骤，按照DIR的值从最低位向高位依次修改预设量化值，

第四步骤，比较器输出结果翻转时，从高位到低位逐次量化。

所述的方法中，第一步骤中，输入外部时钟，当启动信号RST信号为高时，时钟产生电路在输出模数转换的复位时钟CLK_RESET、采样时钟CLKS和比较器控制时钟CLKC，复位时钟CLK_RESET为高电平时，CDAC电容阵列全部接共模电压V_cm，采样时钟CLKS为高电平时控制自举开关对低活动度信号采样，然后CLKC为低电平比较器工作，比较器输出比较结果CMP，当LK0为高电平时，D触发器输出量化的最高位MSB的值以及同时将预设量化值控制CDAC电容阵列输出V_dac。

所述的方法中，第二步骤中，V_dac和输入信号V_in的比较结果作为D触发器的输入，LK1作为D触发器的时钟，D触发器的输出为DIR，然后DIR控制对应的电容C_D对电容阵列输出改变1LSB，当LK1变为高电平时，DIR控制对应电容上极板连接电压使CDAC电容阵列输出的电压V_dac减小1LSB，再与输入信号Vin比较，并将输出结果在LK2信号为高电平时存储到DIR1寄存器，DIR1和DIR的输入异或逻辑，其结果作为停止量化的参考信号。

所述的方法中，第三步骤中，高位量化阶段时钟P2变为高电平，D组寄存器输入为DIR，从D[0]位开始判断D[0]输出与DIR是否相同，同时EQ0设置为1，若相同D[0]位不需要改变，反之D[0]值改为DIR，同时改变该位电容上极板连接的电压，中间D[i]位于DIR相同，便直接跳过该位对下一位进行判断设置。

所述的方法中，第四步骤中，当CMP和DIR值相异，量化逻辑进入第四步骤，P3位高电平，P2变为低电平，控制多路选择开关，将CMP连接至D组寄存器的输入，将Q[i+1]的输出作为Q组寄存器Q[i]的输入，P3和DIR通过逻辑门对D[i]位进行复位或者置位操作，然后再将比较器的输出结果送至D[i]位，从高位到低位直至确定D[0]的值，结束量化。

根据本发明另一方面，一种用于低活动度信号的数字控制电路包括，

时钟产生电路，其输出控制时钟，

量化控制电路，其执行如所述实时量化方法以量化采样信号。

所述的用于低活动度信号的数字控制电路中，时钟产生电路包括四位计数器，其包括多个D触发器。

根据本发明的又一方面，一种用于低活动度信号的模数转换方法包括以下步骤，

第一步骤，采样低活动度信号，

第二步骤，预设采样信号的量化值，根据如权利要求1-5中任一项所述实时量化方法量化采样信号，

第三步骤，基于量化后的采样信号执行模数转换。

根据本发明的再一方面，一种用于低活动度信号的模数转换器包括，

采样保持电路，其包括采样开关，所述采样开关的栅源电压固定在电源VDD的预定范围内，

动态锁存比较器，其包括输出失调校准结构，所述输出失调校准结构包括用于比较采样信号以得到MSB位的值的预比较器和锁存器，

CDAC电容阵列，其为带有确定量化的方向DIR寄存器控制的电容C_D的共模恒定电容阵列，电容C_D经由DIR寄存器控制，

所述的数字控制电路，其连接CDAC电容阵列和CDAC电容阵列以输出电容阵列和寄存器的控制信号。

根据本发明的再一方面，一种心脏起搏器，其包括所述的用于低活动度信号的模数转换器。

与现有技术相比，本发明的有益效果是：

本发明电路结构简单、功耗低，可以根据心电信号的变换改变量化的次数，优化电路功耗；以共模恒定型的CDAC电容阵列为基础，通过在低位增加DIR电容，在不改变电容阵列精度的情况下，确定量化的方向，同时不影响后续的量化步骤，结构简单；本电路对变化小于1LSB的信号，一个周期内只需要比较器工作三次就可以快速得到，特别适合低活动度的生物电信号，便于扩展应用对象；本发明提出的模数转换器控制逻辑在不需要改变ADC采样率和分辨率，减少了额外的同步工作，便于后端处理；本发明的低位逐次逼近控制逻辑，以SAR ADC为基础改变数字电路控制逻辑，而不改变模拟点比较器电路，结构简单，便于优化。这种针对低活动度变化缓慢的心电信号的控制逻辑，可以有效地降低模数转换电路的功耗，也不影响起搏器对心电信号的处理，结构简单、功耗低、精度高。

上述说明仅是本发明技术方案的概述，为了能够使得本发明的技术手段更加清楚明白，达到本领域技术人员可依照说明书的内容予以实施的程度，并且为了能够让本发明的上述和其它目的、特征和优点能够更明显易懂，下面以本发明的具体实施方式进行举例说明。

附图说明

通过阅读下文优选的具体实施方式中的详细描述，本发明各种其他的优点和益处对于本领域普通技术人员将变得清楚明了。说明书附图仅用于示出优选实施方式的目的，而并不认为是对本发明的限制。显而易见地，下面描述的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。而且在整个附图中，用相同的附图标记表示相同的部件。

在附图中：

图1是根据本发明一个实施例的用于低活动度信号的量化方法的步骤示意图；

图2是根据本发明一个实施例的用于低活动度信号的量化方法的电容阵列原理示意图；

图3是根据本发明一个实施例的用于低活动度信号的量化方法的数字控制电路原理示意图；

图4(a)、图4(b)是根据本发明一个实施例的用于低活动度信号的量化方法的时钟产生电路原理示意图；

图5是根据本发明一个实施例的用于低活动度信号的量化方法的量化控制电路原理示意图；

图6是根据本发明一个实施例的用于低活动度信号的量化方法的量化过程示意示意图；

图7是根据本发明一个实施例的用于低活动度信号的量化方法的时钟控制电路的仿真结果示意图；

图8是根据本发明一个实施例的用于低活动度信号的模数转换方法的步骤示意图；

图9是根据本发明一个实施例的用于低活动度信号的模数转换器的系统结构示意图；

图10是根据本发明一个实施例的用于低活动度信号的模数转换器的三角波信号采样量化的仿真结果示意图；

图11是根据本发明一个实施例的用于低活动度信号的模数转换器的功耗发展结果示意图。

以下结合附图和实施例对本发明作进一步的解释。

具体实施方式

下面将参照附图1至图11更详细地描述本发明的具体实施例。虽然附图中显示了本发明的具体实施例，然而应当理解，可以以各种形式实现本发明而不应被这里阐述的实施例所限制。相反，提供这些实施例是为了能够更透彻地理解本发明，并且能够将本发明的范围完整的传达给本领域的技术人员。

需要说明的是，在说明书及权利要求当中使用了某些词汇来指称特定组件。本领域技术人员应可以理解，技术人员可能会用不同名词来称呼同一个组件。本说明书及权利要求并不以名词的差异来作为区分组件的方式，而是以组件在功能上的差异来作为区分的准则。如在通篇说明书及权利要求当中所提及的“包含”或“包括”为一开放式用语，故应解释成“包含但不限定于”。说明书后续描述为实施本发明的较佳实施方式，然所述描述乃以说明书的一般原则为目的，并非用以限定本发明的范围。本发明的保护范围当视所附权利要求所界定者为准。

为便于对本发明实施例的理解，下面将结合附图以具体实施例为例做进一步的解释说明，且各个附图并不构成对本发明实施例的限定。

为了更好地理解，如图1所示，一种用于低活动度信号的实时量化方法包括以下步骤，

第一步骤S1，比较采样信号得到最高位MSB位的值，

第二步骤S2，确定预设量化值低位的变化方向DIR，

第三步骤S3，按照DIR的值从最低位向高位依次修改预设量化值，

第四步骤S4，比较器输出结果翻转时，从高位到低位逐次量化。

本发明在电路的量化逻辑上，提出了一种针对于低活动度信号的量化逻辑-低位主次逼近控制逻辑(LSB-First)控制逻辑，在这种控制逻辑下，模数转换器采样心电信号后需要预设采样信号的量化值，然后在预设值的基础上对采样信号进行实时的量化，以此达到根据信号变化幅度改变量化次数节约功耗的目的。其中ADC的量化步骤可分为四步：第一步，采样信号直接比较得到MSB位的值；第二步，确定预设量化值低位的变化方向(DIR)；第三步，按照DIR的值从低位到高位依次修改预设值；第四步，比较器输出结果翻转时，从高位到低位逐次量化。通过这种量化逻辑，可以有效的减少低活动度信号的量化次数，达到减少比较器和电容阵列动态耗的目的。

为了进一步理解本发明，电路级别仿真Global Foundry 0.18μm的标准CMOS工艺，并使用Cadence公司的Spectre工具在ADE(模拟集成电路设计自动化仿真软件)环境下进行仿真，电路工作的电源电压为1.8V。如图2所示，其量化过程可以分为四个阶段：采样确定MSB的值，确定高位量化方向DIR，高位量化阶段，低位量化阶段。具体为：外部输入工作频率32KHz的时钟，当启动信号RST信号为高时，时钟产生电路在输出模数转换的复位始终CLK_RESET、采样CLKS和比较器控制时钟CLKC，如图3所示。复位始终CLK_RESET为高电平时，电容阵列上下级版全部接共模电压V_cm，采样时钟CLKS为高电平时控制自举开关对心电信号采样，然后CLKC为低电平比较器工作，然后比较器输出比较结果CMP，然后当LK0为高电平时，D触发器输出量化的最高位MSB的结果，同时将预设的控制电容阵列输出V_dac。然后在DIR确定阶段，V_dac和输入信号V_in的比较结果作为D触发器的输入，LK1作为D触发器的时钟，D触发器的输出为DIR，然后DIR控制对应的电容C_D对电容阵列输出改变1LSB。当LK1变为高电平时，然后DIR控制对应电容上极板连接电压，使CDAC电容阵列输出的电压V_dac减小1LSB，再与输入信号Vin比较，并将输出结果在LK2信号为高电平时存储到DIR1寄存器，然后DIR1和DIR的输入异或逻辑，其结果作为停止量化的参考信号之一。如图5所示，高位量化阶段时钟P2变为高电平，D组寄存器输入为DIR，从D[0]位开始判断D[0]输出与DIR是否相同，同时EQ0设置为1，若相同D[0]位不需要改变，反之D[0]值改为DIR，同时改变该位电容上极板连接的电压。同理中间D[i]位于DIR相同，便可以直接跳过该位对下一位进行判断设置。当CMP和DIR值相异，量化逻辑进入第四阶段，P3位高电平，P2变为低电平，控制多路选择开关，将CMP连接至D组寄存器的输入，将Q[i+1]的输出作为Q组寄存器Q[i]的输入，P3和DIR通过逻辑门对D[i]位进行复位或者置位操作，然后再将比较器的输出结果送至D[i]位，从高位到低位直至确定D[0]的值，结束量化，关闭比较器。量化过程如图6所示。

图7为时钟产生电路的仿真结果，在32KHz工作时钟下，时钟产生电路，经过分频设置然后输出电容复位时钟CLK_RESET、输入信号采样CLKS和比较器控制时钟CLKC，MSB位输出时钟LK0，DIR输出时钟LK1，和阶段控制信号P2和P3。每个量化周期为1ms。

所述的方法的优选实施方式中，第一步骤中，输入外部时钟，当启动信号RST信号为高时，时钟产生电路在输出模数转换的复位时钟CLK_RESET、采样时钟CLKS和比较器控制时钟CLKC，复位时钟CLK_RESET为高电平时，CDAC电容阵列全部接共模电压V_cm，采样时钟CLKS为高电平时控制自举开关对低活动度信号采样，然后CLKC为低电平比较器工作，比较器输出比较结果CMP，当LK0为高电平时，D触发器输出量化的最高位MSB的值以及同时将预设量化值控制CDAC电容阵列输出V_dac。

所述的方法的优选实施方式中，第二步骤中，V_dac和输入信号V_in的比较结果作为D触发器的输入，LK1作为D触发器的时钟，D触发器的输出为DIR，然后DIR控制对应的电容C_D对电容阵列输出改变1LSB，当LK1变为高电平时，DIR控制对应电容上极板连接电压使CDAC电容阵列输出的电压V_dac减小1LSB，再与输入信号Vin比较，并将输出结果在LK2信号为高电平时存储到DIR1寄存器，DIR1和DIR的输入异或逻辑，其结果作为停止量化的参考信号。

所述的方法的优选实施方式中，第三步骤中，高位量化阶段时钟P2变为高电平，D组寄存器输入为DIR，从D[0]位开始判断D[0]输出与DIR是否相同，同时EQ0设置为1，若相同D[0]位不需要改变，反之D[0]值改为DIR，同时改变该位电容上极板连接的电压，中间D[i]位于DIR相同，便直接跳过该位对下一位进行判断设置。

所述的方法的优选实施方式中，第四步骤中，当CMP和DIR值相异，量化逻辑进入第四步骤，P3位高电平，P2变为低电平，控制多路选择开关，将CMP连接至D组寄存器的输入，将Q[i+1]的输出作为Q组寄存器Q[i]的输入，P3和DIR通过逻辑门对D[i]位进行复位或者置位操作，然后再将比较器的输出结果送至D[i]位，从高位到低位直至确定D[0]的值，结束量化。

参见图3，一种用于低活动度信号的数字控制电路包括，

时钟产生电路，其输出控制时钟，

量化控制电路，其执行如所述实时量化方法以量化采样信号。

所述的用于低活动度信号的数字控制电路中，时钟产生电路包括四位计数器，其包括多个D触发器。

参见图8，一种用于低活动度信号的模数转换方法包括以下步骤，

第一步骤S1，采样低活动度信号，

第二步骤S2，预设采样信号的量化值，根据所述实时量化方法量化采样信号，

第三步骤S3，基于量化后的采样信号执行模数转换。

参见图9，一种用于低活动度信号的模数转换器包括，

采样保持电路，其包括采样开关，所述采样开关的栅源电压固定在电源VDD的预定范围内，

动态锁存比较器，其包括输出失调校准结构，所述输出失调校准结构包括用于比较采样信号以得到MSB位的值的预比较器和锁存器，

CDAC电容阵列，其为带有确定量化的方向DIR寄存器控制的电容C_D的共模恒定电容阵列，电容C_D经由DIR寄存器控制，

所述的数字控制电路，其连接CDAC电容阵列和CDAC电容阵列以输出电容阵列和寄存器的控制信号。

在一个实施例中，本发明用于低活动度信号的模数转换器包括数字控制电路、电容阵列、采样保持电路和动态锁存比较器，电路的系统结构如图9所示。其中采样保持电路和动态锁存比较器和传统SAR ADC相同，采样保持电路将采样开关的栅源电压固定在VDD附近，确保采样的高线性度；动态锁存比较器采用预比较器和锁存器构成输出失调校准结构，达到低失调高精度的目的。CDAC电容阵列以共模恒定电容阵列为基础，添加一位DIR寄存器控制的电容，用于实现电路的方向判断。系统规定，模数转换器进行一次转换需要1ms，而MCU提供32KHz的时钟，需要对工作时钟进行分频。数字控制电路由时钟产生电路和量化控制电路组成，其中时钟控制电路输出四个阶段的控制时钟，量化控制电路输出电容阵列和寄存器的控制信号。

在一个实施例中，本发明用于低活动度信号的模数转换器包括共模恒定型电容阵列和低位逐次逼近控制逻辑电路，主要由数字门电路组成。

在一个实施例中，本发明用于低活动度信号的模数转换器中CDAC电容阵列电路如图2所示，10位电容阵由高五位和低五位组成。电容阵列以差分形式存储输入的差分信号，分别连接至比较器的正负输入端。每段电容阵列按照二进制比例排列，从低位到高位依次为C、2C、4C、8C、16C，每段电容的上极板连接在一起，并通过共模开关S_1b连接至共模电压，其中低五位电容阵列额外添加DIR电容C_D，DIR电容与单位电容值相同；高五位电容阵列的上极板分别连接至比较器的正负输入端，通过BOOST开关连接输入信号。两段电容阵列通过桥接电容C_A连接，低五位电容阵列中的上极板连接电容C_A的下极板，高五位电容阵列的上极板连接电容C_A的上极板。电容阵列的下极板通过单刀三掷开关分别连接参考电压V_RP、V_RN和共模电压V_cm。

模数转换器的数字控制电路原理如图3所示，由时钟产生电路和量化控制电路组成。时钟产生电路由四位计数器和组合逻辑构成如图4(a)，四位计数器由五个D触发器连接组成，第一D触发器的输出Q0为工作时钟的二分频连接第二D触发器的时钟，负输出连接其输入，其时钟由外部提供；第二D触发器的输出Q1为工作时钟四分频连接第三D触发器的时钟，负输出连接其输入；第三D触发器的输出Q2为工作时钟的八分频连接第四D触发器的时钟，负输出连接其输入；第四D触发器的输出Q3作为工作时钟的十六分频连接第五D触发器的时钟，负输出连接其输入；第五D触发器的输出Q4作为工作时钟的三十二分频连，负输出连接其输入。然后将产生的分频时钟通过组合逻辑产生量化空逻辑的时钟如图4(b)，Q1时钟经过第一个反相器产生Q1_N连接到第三、第十一与非门，Q1_N然后再通过第二个反相器连接第六、第十八与非门；Q2通过第十六反相器产生Q2_N连接第三、第六与非门，Q2_N通过第十七反相器连接第十一、第十八与非门；第三、第六、第十一和第十八与非门分别通过第四、第九、第十二和第十九反向器连接到第五、第九、第十三和第二十个三输入与非门；外部复位信号分别连接第五、第九、第十三和第二十个三输入与非门，此外连接第二十五与非门；Q3和Q4连接第二十二与非门，然后通过第二十三反相器连接第五、第九、第十三和第二十个三输入与非门；第五个三输入与非门输出A0，第九和第十三与非门输出通过第十和第十四反向器后连接到第十五或门产生采样时钟CLKS，CLKS在连接到三输入或门第二十七；第二十与非门通过反相器连接到第二十七或门；Q0通过第二十四反相器连接到第二十五与非门，然后再通过第二十六反相器连接到第二十七或门输出比较器控制时钟CLKC。第五与非门输出A0通过反相器输出连接到第二十九与门和第三十D触发器；Q1_N和比较器输出的有效信号VALID连接到第二十九与门，与门输出连接至第三十D触发器的时钟端；VALID连接到第三十一和第三十二的时钟输入，通过缓冲器连接到第三十四与门的输入；第三十D触发器输出为LK0，连接到第三十一D触发器的输入端和第三十四与门的输入；第三十一D触发器输出为LK1，连接到第三十二D触发器的输入端；第三十二D触发器输出为LK2；第三十四与门的输出为量化控制逻辑寄存器的时钟CLKB，经过第三十五缓冲器输出数据存储寄存器的时钟CLKD。阶段控制时钟P2、P3由LK1和比较器输出CMP通过门电路实现，LK1连接到第三十六D触发器的时钟端，比较器输出CMP连接到第三十六D触发器的输入，输出结果为DIR信号，然后连接到第三十七异或门；比较器输出CMP连接到第三十七异或门，输出连接到第三十八D触发器时钟；LK2连接到第三十八异或门输入端，输出作为重要的复位信号RS；RS和LK2连接到第三十九与门，输出为第四阶段控制信号P3；LK2、VALID和RS分别连接到第四十D触发器的数据输入、时钟和复位输入端，输出结果为第三阶段控制时钟P2；LK2和CMP分别连接到第四十一D触发器的时钟和输入，其输出结果记为DIR1；DIR1和DIR经过第四十二同或门，其输出结果和LK2连接到第四十三与门的输入；P3和Q0连接到四十四D触发器时钟和输入，其输出结果连接到第四十五或门；第四十四与门的输出连接到第四十五或门的输入，其输出结果作为第十六D触发器的时钟，LK1连接到第四十六D触发器的输入；第四十六D触发器的输出为比较的使能信号EOC。

时钟产生电路输出的时钟信号作为量化控制电路的重要控制时钟，确保量化逻辑实现低位逐次逼近量化，具体电路如图5。LK0和和比较器输出CMP连接到D10触发器输出量化的MSB位，与P2、P3阶段无关。其余位的输出收到阶段时钟P2、P3的影响，由两组寄存器构成，每一位量化需要由D[i]、Q[i]触发器和若干门电路确定，以D[4]为例：DIR和CMP通过由P2和P3时钟控制的多路选择器，输入到D组寄存器的输入端，P3和Q5输入到与门，然后将其输出分别接与DIR和到两个与门，这两个与门连接到D4置位和复位端，D4输出和DIR连接到异或门的输入，该异或门的输出和Q3连接到与门输出NE4，异或门的输出经过反相器和Q3连接到与门输出EQ4；NE4经过P2和P3时钟控制的多路选择器连接到Q4的输入端，其输出连接到D4的时钟和通过P2和P3时钟控制的多路选择器连接到Q3的输入，其他位的连接与D[4]相同。

本发明的模数转换器电路可以用于心脏起搏器对心电信号的量化过程中，也可以用于针对低活动度信号的量化应用中。该电路逻辑能够有效地降低心电信号量化过程中产生的功耗，同时具有较高的精度和分辨率。

根据本发明的再一方面，一种心脏起搏器，其包括所述的用于低活动度信号的模数转换器。图10为模拟心电信号变化的三角波，上升2ms下降13ms变化，一个周期约为800ms，其余时间可认为心电信号保持不变。从图8中仿真结果可以看出，当输入信号变化缓慢时模数转换电路的量化次数比较少而且不固定。当输入信号不变时，模数转换电路只需要三次便可以结束量化，比较器只工作三次，直至下一周期采样量化。

图11为输入信号不变时，模数转换电路的模拟部分AVDD和数字部分DVDD的功耗，CLKC为比较器的工作次数。从图11结果可以看出，当输入信号不变时，一个量化周期内模拟电路的功耗为64nA，电路功耗为479nA。

本发明以共模恒定型SAR ADC为基础，通过改变模数转换器的量化逻辑有效降地低模数转换器的功耗，而不改变ADC的采样率和分辨率。特别是对于低活动度的生物电信号，低位逐次逼近控制逻辑可以更少的量化次数快速实现输入信号的量化，具有结构简单、低功耗高精度的特点。

工业实用性

本发明所述的用于低活动度信号的量化方法、模数转换方法、数字控制电路、模数转换器及心脏起搏器可以在集成电路领域制造并使用。

以上结合具体实施例描述了本申请的基本原理，但是，需要指出的是，在本申请中提及的优点、优势、效果等仅是示例而非限制，不能认为这些优点、优势、效果等是本申请的各个实施例必须具备的。另外，上述公开的具体细节仅是为了示例的作用和便于理解的作用，而非限制，上述细节并不限制本申请为必须采用上述具体的细节来实现。

为了例示和描述的目的已经给出了以上描述。此外，此描述不意图将本申请的实施例限制到在此公开的形式。尽管以上已经讨论了多个示例方面和实施例，但是本领域技术人员将认识到其某些变型、修改、改变、添加和子组合。

Claims (10)

1.一种用于低活动度信号的实时量化方法，其包括以下步骤，

第一步骤，比较采样信号得到最高位MSB位的值，

第二步骤，确定预设量化值低位的变化方向DIR，

第三步骤，按照DIR的值从最低位向高位依次修改预设量化值，

第四步骤，比较器输出结果翻转时，从高位到低位逐次量化。

2.如权利要求1所述的方法，其中，优选的，第一步骤中，输入外部时钟，当启动信号RST信号为高时，时钟产生电路在输出模数转换的复位时钟CLK_RESET、采样时钟CLKS和比较器控制时钟CLKC，复位时钟CLK_RESET为高电平时，CDAC电容阵列全部接共模电压V_cm，采样时钟CLKS为高电平时控制自举开关对低活动度信号采样，然后CLKC为低电平比较器工作，比较器输出比较结果CMP，当LK0为高电平时，D触发器输出量化的最高位MSB的值以及同时将预设量化值控制CDAC电容阵列输出V_dac。

3.如权利要求2所述的方法，其中，第二步骤中，V_dac和输入信号V_in的比较结果作为D触发器的输入，LK1作为D触发器的时钟，D触发器的输出为DIR，然后DIR控制对应的电容C_D对电容阵列输出改变1LSB，当LK1变为高电平时，DIR控制对应电容上极板连接电压使CDAC电容阵列输出的电压V_dac减小1LSB，再与输入信号Vin比较，并将输出结果在LK2信号为高电平时存储到DIR1寄存器，DIR1和DIR的输入异或逻辑，其结果作为停止量化的参考信号。

4.如权利要求1所述的方法，其中，第三步骤中，高位量化阶段时钟P2变为高电平，D组寄存器输入为DIR，从D[0]位开始判断D[0]输出与DIR是否相同，同时EQ0设置为1，若相同D[0]位不需要改变，反之D[0]值改为DIR，同时改变该位电容上极板连接的电压，中间D[i]位与DIR相同时，便直接跳过该位对下一位进行判断设置。

5.如权利要求1所述的方法，其中，第四步骤中，当CMP和DIR值相异，量化逻辑进入第四步骤，P3位高电平，P2变为低电平，控制多路选择开关，将CMP连接至D组寄存器的输入，将Q[i+1]的输出作为Q组寄存器Q[i]的输入，P3和DIR通过逻辑门对D[i]位进行复位或者置位操作，然后再将比较器的输出结果送至D[i]位，从高位到低位直至确定D[0]的值，结束量化。

6.一种用于低活动度信号的数字控制电路，其包括，

时钟产生电路，其输出控制时钟，

量化控制电路，其执行如权利要求1-5中任一项所述实时量化方法以量化采样信号。

7.如权利要求6所述的用于低活动度信号的数字控制电路，时钟产生电路包括四位计数器，其包括多个D触发器。

8.一种用于低活动度信号的模数转换方法，其包括以下步骤，

第一步骤，采样低活动度信号，

第二步骤，预设采样信号的量化值，根据如权利要求1-5中任一项所述实时量化方法量化采样信号，

第三步骤，基于量化后的采样信号执行模数转换。

9.一种用于低活动度信号的模数转换器，其包括，

采样保持电路，其包括采样开关，所述采样开关的栅源电压固定在电源VDD的预定范围内，

动态锁存比较器，其包括输出失调校准结构，所述输出失调校准结构包括用于比较采样信号以得到MSB位的值的预比较器和锁存器，

CDAC电容阵列，其为带有确定量化的方向DIR寄存器控制的电容C_D的共模恒定电容阵列，电容C_D经由DIR寄存器控制，

如权利要求6或7所述的数字控制电路，其连接CDAC电容阵列和CDAC电容阵列以输出电容阵列和寄存器的控制信号。

10.一种心脏起搏器，其特征在于，其包括如权利要求9所述的用于低活动度信号的模数转换器。