CN110543163A - 一种飞机航电系统vme总线机载模块测试系统 - Google Patents

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CN110543163A CN201910689270.0A CN201910689270A CN110543163A CN 110543163 A CN110543163 A CN 110543163A CN 201910689270 A CN201910689270 A CN 201910689270A CN 110543163 A CN110543163 A CN 110543163A
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Abstract

本发明涉及VME总线通信领域，具体是一种飞机航电系统VME总线机载模块测试系统,包括通过VME总线控制平台发送数据并主从控制配合的主机和从机，还包括与主机和从机配合用于实现总线数据监控及记录的监视模块，所述的监视模块包括：VME总线控制模块，实现解耦传输和耦合传输；FPGA处理器系统，通过FPGA解析VME总线控制模块的VME总线信号数据；FLASH电路，控制器件运行；串口电路，与外界通过232串口进行通讯；电源转化模块，进行电源转换得到3.3V、2.5V、1.2V电压进行使用，通过通讯测试验证VME总线协议和访问机制，为后续机载产品中相关总线模块测试提供了测试方法和技术支撑，本发明作为高集成度、多层电路模块，一种系统多种用途，经济性高。

Description

一种飞机航电系统VME总线机载模块测试系统
技术领域
本发明涉及VME总线通信领域，具体是一种飞机航电系统VME总线机载模块测试系统。
背景技术
VME总线概念最早源自于VERSA总线，被命名为VERSAbus-E，之后改名为VME总线。VME总线作为一种欧洲通用模块背板总线，具有高性能、支持多处理器计算机系统的特点。经过数十年的发展，坚固耐用的VME总线已拥有一大批成品制造商，被广泛应用于军事、医疗、交通运输以及工业控制系统中。
由于VME总线已被广泛应用在新型飞机上，故它将会被越来越多的人关注。许多学者都对其开展了相关研究。文献[1]和文献[2]基于ARM或PowerPC等处理器，实现VME总线控制模块功能，文件[3]阐述了VME接口协议芯片SCV64的应用概况。文献[4]采用FPGA设计了DFT1总线数据采集方案。文献[5]则采用FPGA实现VME总线控制模块功能。文献[6]和文献[7]通过FPGA解析了VME总线信号数据。
机载VME背板总线作为嵌入式实时系统的背板总线，可支持最多21个处理模块的系统，目前已在部分机型中被广泛使用，涉及航电专业很多机载产品，目前，飞机检修过程中，分解的VME模块无法完成单个数据通信检测，为了对后续机型修理线建设做好基础技术储备，紧跟新机型新技术的应用，开展基于机载VME总线的软硬开发与应用技术研究，为后续该类产品的测试与维修奠定技术基础。
发明内容
为了解决上述问题，本发明提出一种飞机航电系统VME总线机载模块测试系统。
一种飞机航电系统VME总线机载模块测试系统,包括通过VME总线控制平台发送数据并主从控制配合的主机和从机，还包括与主机和从机配合用于实现总线数据监控及记录的监视模块，所述的监视模块包括：
VME总线控制模块，为各种VME数据环境制定接口，实现解耦传输和耦合传输；
FPGA处理器系统，与VME总线控制模块配合，设计DFT1总线数据采集方案并采用FPGA实现VME总线控制模块功能，通过FPGA解析VME总线控制模块的VME总线信号数据；
FLASH电路，运用8位高度复用的I/O管脚传输命令、地址和数据以及控制信号控制器件运行；
串口电路，与外界通过232串口进行通讯；
电源转化模块，5V的电压采用AMS1117-3.3、AMS1117-2.5、AMS1117-1.2进行电源转换得到3.3V、2.5V、1.2V电压进行使用。
所述的主机、从机、监视模块之间用于传输数据的数据传输总线。
所述的数据传输总线的耦合传输占用三条总线，三条总线分别为本地主总线、本地从总线和VME总线；所述的FPGA处理器系统的型号为EP3C5E144C8，所述的FPGA处理器系统包括接口时序模块、与FLASH电路连接完成VME数据总线数据解析功能的FLASH控制时序模块、与串口电路连接完成串口发送与接收功能的串口时序模块。
所述的FLASH控制时序模块通过数据线和控制信号与FLASH电路连接，所述的FLASH电路包括运用8位高度复用的I/O管脚传输命令、地址驱动器和数据、五组控制信号、控制硬件写保护和监视期间状态的信号R/B#。
所述的五组控制信号分别为CE#、CLE、ALE、WE#、RE#。
所述的I/O管脚传输命令的控制周期命令寄存器被驱动接收命令并产生内部信号控制器件运行；地址寄存器驱动地址至行解码器或列解码器来解码地址；数据通过存储寄存器和数据寄存器16位、16位的放入存储阵列。
所述的串口时序模块通过TOUT和TIN与串口电路连接。
所述的VME总线控制模块与接口时序模块连接有四组信号线，四组信号线分别为主机通过此信号传递附加信息的控制线、在地址相，用作传输地址以及64位块传输中，数据相时用来传递数据的地址数据线、传输数据周期里，用作传输数据，40位地址、64位地址传输的数据地址线、用作传输控制信号的控制线。
所述的本地主总线、本地从总线和VME总线任一条总线工作时，其他两条总线闲置，解耦传输运用FIFO作为VME数据缓冲。
所述的FPGA处理器系统包括完成VME总线控制模块初始化功能的复位初始化模块、完成VME总线控制模块配置功能的寄存器配置模块、完成芯片耦合传输功能的协议芯片耦合传输模块、完成芯片解耦传输功能的协议芯片解耦传输模块。
本发明的有益效果是：利用VME总线控制模块与设计开发的VME的从机按照VME总线协议进行数据通信，通过通讯测试验证VME总线协议和访问机制，形成一套基于VME总线从机测试通讯方法，为后续机载产品中相关总线模块测试提供了测试方法和技术支撑，本发明作为高集成度、多层电路模块，一种系统多种用途，经济性高。
附图说明
下面结合附图和实施例对本发明进一步说明。
图1为本发明的监视模块结构示意图；
图2为本发明的FLASH电路结构示意图；
图3为本发明的串口电路结构示意图；
图4为本发明的监视模块总体架构结构示意图；
图5为本发明的VME总线控制模块结构示意图；
图6为本发明的串口时序模块的串口发送结构示意图；
图7为本发明的串口时序模块的串口接收结构示意图；
图8为本发明的复位初始化模块结构示意图；
图9为本发明的寄存器配置模块结构示意图；
图10为本发明的从器件耦合传输流程结构示意图；
图11为本发明的从器件解耦传输流程结构示意图；
具体实施方式
为了使本发明实现的技术手段、创作特征、达成目的与功效易于明白了解，下面对本发明进一步阐述。
如图1至图11所示，一种飞机航电系统VME总线机载模块测试系统,包括通过VME总线控制平台发送数据并主从控制配合的主机和从机，其特征在于：还包括与主机和从机配合用于实现总线数据监控及记录的监视模块，所述的监视模块包括：
VME总线控制模块，为各种VME数据环境制定接口，实现解耦传输和耦合传输；
FPGA处理器系统，与VME总线控制模块配合，设计DFT1总线数据采集方案并采用FPGA实现VME总线控制模块功能，通过FPGA解析VME总线控制模块的VME总线信号数据；
FLASH电路，运用8位高度复用的I/O管脚传输命令、地址和数据以及控制信号控制器件运行；
串口电路，与外界通过232串口进行通讯；
电源转化模块，5V的电压采用AMS1117-3.3、AMS1117-2.5、AMS1117-1.2进行电源转换得到3.3V、2.5V、1.2V电压进行使用。
所述的主机、从机、监视模块之间用于传输数据的数据传输总线。
所述的FPGA处理器系统通过模拟机上VME总线控制模块产品的信号，开发上位机通讯测试软件，实现主从机数据通信。
VME总线控制模块采用异步并行传输数据，主机通过数据传输总线选择从机读写数据，其中监视模块会在一个字节数据传输完成后产生一个板级信号，在主机发起数据传输后，其会等待从机回应来完成传输，数据传输总线的异步性决定了从机回应传输的时间比较灵活，若从机无法回应数据传输，则VME总线控制模块上的定时器会在一段时间后终止传输。
如图4所示，监视模块通过FPGA处理器系统处理VME总线信号传来的信号，并通过VME总线信号数据传输至FIFO再通过VME总线信号数据传送至FLASH操作模块并通过串口进行外界传输。
模拟机载计算机的VME总线模块，开发VME总线的驱动软件，实现VME总线数据传输的控制机制和工作时序、数据传输总线的裁决机制、优先级的定义等功能。利用成熟的VME总线控制器，并利用设计的VME总线模块与其建立通讯，通过通讯调试、验证，完善VME总线协议和时序，实现了VME总线的测试。
所述的电源转化模块的电源电路配有指示电源开通与否的发光二极管。
所述的数据传输总线的耦合传输占用三条总线，三条总线分别为本地主总线、本地从总线和VME总线；所述的FPGA处理器系统的型号为EP3C5E144C8，所述的FPGA处理器系统包括接口时序模块、与FLASH电路连接完成VME数据总线数据解析功能的FLASH控制时序模块、与串口电路连接完成串口发送与接收功能的串口时序模块。
如图6所示，串口时序模块的串口发送流程如下：
其中主程序的流程如下：
S1：定义输入变量，系统时钟信号clk、复位信号rst；
S2：定义输出变量tx；
S3：定义其他变量，如波特率时钟clk-bauckrate、帧数组shifter、计数变量bitrurn、size；
S4：定义常量参数，如波特率bps、分频系数div、数据data；
S5：检测到clk上升或rst下降沿，是则下一步，否则重复重复该步骤；
S6：判断复位信号rst是否为低电平，是则将计数变量bitrurn置0，然后状态变量state置0，重复步骤S5否则下一步；
S7：判断发送信号send是否为高电平，是则下一步，否则数据长度变量size置0，状态变量state置0，并重复步骤S5；
S8：判断状态变量state是否为0，是则下一步，否则判断状态变量state是否为1；
S9：下一步判断数据长度size是否为0，否则重复断数据长度size是否为0，是则判断DATAS<＝DATA，是则转向状态1，state<＝1并重复步骤S5；
S10：状态变量state不为1，则判断状态变量state是否为2，是则下一步，否则判断状态变量state是否为3；
S11：状态变量state为1，则判断数据长度size！＝4？，否则重复步骤S5，是则进行如下设置：size<＝size+1，data<＝DATAS[31:24],data<＝DATAS[31:24],DATAS<＝datas<<8,转向状态2，state<＝2,并重复步骤S5；
S12：状态变量为2，是则进行如下设置：shifter<＝{1～B1,data,1～B0}，计数变量bitrurn<＝4～B1001；shifter<＝{1～B1，shifter[10:1]}；
S13：状态变量为2，是则判断波特率时钟是否为高电平，是则下一步，否则重复步骤S5；
S14：判断计算变量bitrurn！＝1？，否则转至状态0，state<＝1，并重复步骤S5；是则进行如下设置：shifter<＝{1～B1，shifter[9:1]},bIturn<＝biturn-1～b1，转至状态0，state<＝0，重复步骤S5。
波特率时钟产生的程序流程如下：
S1：判断是否检测到clk上升或rst下降沿，是则下一步，否则重复该步骤；
S2：判断复位信号rst是否为低电平，是则计算变量counter-baudrate置0，否则下一步；
S3：判断计算变量counter-baudrate是否等于分频系数BUADDIV，是则计算变量counter-baudrate置0，再次判断计算变量counter-baudrate是否为0；否则计算变量counter-baudrate加1再次判断计算变量counter-baudrate是否为0，是则下一步，否则将波率特时钟变量clk-baudrate置0，重复步骤S1；
S4：波率特时钟变量clk-baudrate置0并重复步骤S1。
如图7所示，串口时序模块的串口发送流程如下：
S1：定义输入变量，系统时钟信号clk、复位信号rst、接收数据rx；
S2：定义输出变量(led[3:0})；
S3：定义其他变量；
S4：定义常量参数，如波特率clk-baudrate、分频系数BAUDRTE*16；
S5：检测到clk上升或rst下降沿，是则下一步，否则重复重复该步骤；
S6：判断复位信号rst是否为低电平，是则将控制变量counter-clk置0，然后数据储存数组data初始化0，指示灯信号lde初始化0，重复该步骤，否则下一步；
S7：判断系统时钟clk是否为高电平，是则下一步，否则重复步骤S5；
S8：判断寄存器赋值(bit-1<＝tx；bit-2<＝bit-1；bit-3<＝bit-2；)；
S9：控制信号counter-clr置0；
S10：起始位采样(start＝bit-3)&bit-2)；
S11：判断起始位下降沿到来(start＝1)，是则下一步，否则重复步骤S9；
S12：控制变量counter-clr置1；
S13：判断采集时钟clk-baudrate-posedge是否为高电平，是则下一步，否则重复步骤S9；
S14：控制变量clr置1；
S15：判断数据接收完是否(dataf-ok＝＝0)，是则下一步，否则重复步骤S9；
S16：数据存入数组data，判断是否接收到停止位(stop＝＝1)，是则下一步，否则重复步骤S9；
S17：判断是否接收数据data正确，是则将所有接收数据低四位的赋值给指示信号led并重复步骤S9。
VME总线向本地总线传输时，VME总线将数据写入RXFIFO后，SCV64便有效DTACK*信号，使得VME总线可运行其他任务，RXFIFO占用本地总线完成整个传输。可使用DCSR寄存器中的RXRST位复位RXFIFO。解耦传输中SCV64给VME总线时间最短的从反馈。
如图5所示，VME总线控制模块的解析流程如下：
S1：AS*有效且IACK*无效，否的话重新检测，是的话下一步；
S2：接受LWORD*信号、地址信号，地址修成信号；
S3：判断AM是否为多路地址，是则判断DIACK*是否有效，否则反复判断DIACK*是否有效，直至是；
S4：第一次即有效则判断DIACK*是否无效，是则进行下一步，否则反复判断直至是；
S5：反复判断后即有效则判断DIACK*是否有效，是则进行下一步，否则反复判断直至是；
S6：步骤S4与步骤S5均判断是后接收DSO*、DSI*、WRITE*信号，是则接收数据；
S7：接收数据后判断DIACK*是否无效，否则反复判断DIACK*是否无效，直至是进行下一步；
S8：判断AS*是否无效，无效则从步骤S3重复，有效则结束。
数据本地总线向VME传输时，本地总线将数据写入TXFIFO后，SCV64有效结束本地总线周期，使本地总线可运行其他任务，TXFIFO占用VME总线完成传输。解耦运行允许单个等待状态。
数据传输总线提供了五种地址模式：A16、A24、A32、A40、A64。主机通过地址修正码即AM，告知从机地址模式。从机必须可以解码全部AM信号线。当主机发布有效地址时，必须保证中断请求信号IACK*为高电平即无效，当IACK*为低电平即有效时，从机不响应数据传输总线。
数据传输总线提供了五种数据模式：D8即O奇数字节、D8即EO奇偶数字节、D16、D32和MD32。5种模式可以灵活适应不同处理器和外部设备接口。
VME总线定义了两种块传输：基础块传输即BLT、复用块传输即MBLT。在标准块传输周期期间，主机可以在每次数据传输过程中同时访问1,2或4个字节的位置。在混合块传输周期期间，主机可以在每次数据传输过程中访问8个字节的位置。块传输的传输字节数限制为256。当块传输时，所有从机无论是否被选中都需要解码地址，以判定地址是否属于自己的地址空间。
所述的FLASH控制时序模块通过数据线和控制信号与FLASH电路连接，所述的FLASH电路包括运用8位高度复用的I/O管脚传输命令、地址驱动器和数据、五组控制信号、控制硬件写保护和监视期间状态的信号R/B#。
所述的五组控制信号分别为CE#、CLE、ALE、WE#、RE#。
如图9所示，寄存器的配置流程如下：
S1：判断RAMSEL是否低有效，是则下一步，否则重复该步骤；
S2：判断地址KADDR是否在寄存器范围，是则下一步，否则结束；
S3：有效SCV64SEL选信号；
S4：判断KDSACKx信号是否有效，即KDSACK0.1＝＝00？是否均结束该。
所述的I/O管脚传输命令的控制周期命令寄存器被驱动接收命令并产生内部信号控制器件运行；地址寄存器驱动地址至行解码器或列解码器来解码地址；数据通过存储寄存器和数据寄存器16位、16位的放入存储阵列。
所述的串口时序模块通过TOUT和TIN与串口电路连接。
如图10所示，从器件耦合传输的流程如下：
S1：判断RAMSEL是否低有效，是则下一步，否则重复该步骤；
S2：解析读写信号KWR，数据类型信号KSIZE；
S3：判断地址KADDR是否在数据存储范围内，是则下一步，否则判断地址KADDR是否在数据存储范围内，是则下一步，否则结束；
S4：步骤S3d的初次是需要判断地址有效信号KAS＝＝0？，是则下一步，否则重复该步骤，步骤S3d的再次是需要有效SCV64SEL信号，并判断KDSACKx终止传输信号是否有效，是则结束，否则重复该步骤；
S5：解析本地总线地址KADDR；
S6：判断是否数据有效信号KDS有效KDS＝＝0，是则下一步，否则重复该步骤；
S7：通过数据线KDATA输出对应数据；
S8：有效DSACKx信号终止传输；
S9：判断纯属是否完成KRMC＝＝1，是则下一步，否则重复该步骤，
S10：有效DSACKx信号终止传输。
如图11所示，从器件解耦传输的流程如下：
S1：判断RAMSEL是否低有效，是则下一步，否则重复该步骤；
S2：解析读写信号KWR，数据类型信号KSIZE；
S3：判断地址KADDR是否在数据存储范围内，是则下一步，否则判断地址KADDR是否在数据存储范围内，是则下一步，否则结束；
S4：步骤S3d的初次是需要判断地址有效信号KAS＝＝0？，是则下一步，否则重复该步骤，步骤S3d的再次是需要有效SCV64SEL信号，并判断KDSACKx终止传输信号是否有效，是则结束，否则重复该步骤；
S5：解析本地总线地址KADDR；
S6：判断是否数据有效信号KDS有效KDS＝＝0，是则下一步，否则重复该步骤；
S7：通过数据线KDATA输出对应数据；
S8：有效DSACKx信号终止传输；
S9：判断纯属是否完成KRMC＝＝1，是则下一步，否则重复该步骤，
S10：有效DSACKx信号终止传输。
所述的VME总线控制模块与接口时序模块连接有四组信号线，四组信号线分别为主机通过此信号传递附加信息的控制线、在地址相，用作传输地址以及64位块传输中，数据相时用来传递数据的地址数据线、传输数据周期里，用作传输数据，40位地址、64位地址传输的数据地址线、用作传输控制信号的控制线。
所述的本地主总线、本地从总线和VME总线任一条总线工作时，其他两条总线闲置，解耦传输运用FIFO作为VME数据缓冲。
所述的FPGA处理器系统包括完成VME总线控制模块初始化功能的复位初始化模块、完成VME总线控制模块配置功能的寄存器配置模块、完成芯片耦合传输功能的协议芯片耦合传输模块、完成芯片解耦传输功能的协议芯片解耦传输模块。
如图8所示，复位初始化模块的流程如下：
S1：判断PWRRST是否有效，PWRRST＝0？是则下一步，否则重复直至是；
S2：KDS信号保持高电平，KDS<＝1；
S3：KDATA输出VMEBAR寄存器内基地址；
S4：判断PWRRST是否有效，PWRRST＝1？是则下一步，否则重复直至是；
S5：KDATA停止输出，结束流程。
利用VME总线控制模块与设计开发的VME的从机按照VME总线协议进行数据通信，通过通讯测试验证VME总线协议和访问机制，形成一套基于VME总线从机测试通讯方法，为后续机载产品中相关总线模块测试提供了测试方法和技术支撑，本发明作为高集成度、多层电路模块，一种系统多种用途，经济性高。
所述的寄存器配置模块中的寄存器为SCV64寄存器。
若VME总线访问SCV64寄存器，则SCV64将自己的寄存器空间看作一个从器件，通过有效来初始化访问周期。本地总线地址解码后，有效并访问SCV64寄存器。访问结束后有效KDSACKx来释放本地总线和VME总线。
利用SCV64本地地址线KADDR08-00来访问地址范围是0x00-0x4C之间的寄存器，且只能32位数据访问。地址范围是0x80-0xBF之间的寄存器接受8位、16位、32位数据访问。
本发明在使用时，将监视模块插入VME总线控制平台中，与主机和从机构成通信系统，通过VME总线控制平台的上位机控制主机发送数据给从机，从机接受数据并显示，其中监控模块对VME总线数据上的数据进行记录，通过VME总线数据的数据与从模板接收的数据进行分析对比，从而判断主机和从机间数据通信的正确性。
以上显示和描述了本发明的基本原理、主要特征和本发明的优点。本行业的技术人员应该了解，本发明不受上述实施例的限制，上述实施例和说明书中描述的只是本发明的原理，在不脱离本发明精神和范围的前提下，本发明还会有各种变化和改进，这些变化和改进都落入要求保护的本发明范围内。本发明要求保护范围由所附的权利要求书及其等效物界定。

Claims (10)

1.一种飞机航电系统VME总线机载模块测试系统,包括通过VME总线控制平台发送数据并主从控制配合的主机和从机，其特征在于：还包括与主机和从机配合的监视模块，所述的监视模块包括：
VME总线控制模块，为各种VME数据环境制定接口，实现解耦传输和耦合传输；
FPGA处理器系统，与VME总线控制模块配合，设计DFT1总线数据采集方案并采用FPGA实现VME总线控制模块功能，通过FPGA解析VME总线控制模块的VME总线信号数据；
FLASH电路，运用8位高度复用的I/O管脚传输命令、地址和数据以及控制信号控制器件运行；
串口电路，与外界通过232串口进行通讯；
电源转化模块，5V的电压采用AMS1117-3.3、AMS1117-2.5、AMS1117-1.2进行电源转换得到3.3V、2.5V、1.2V电压进行使用。
2.根据权利要求1所述的一种飞机航电系统VME总线机载模块测试系统,其特征在于：所述的主机、从机、监视模块之间用于传输数据的数据传输总线。
3.根据权利要求2所述的一种飞机航电系统VME总线机载模块测试系统,其特征在于：所述的数据传输总线的耦合传输占用三条总线，三条总线分别为本地主总线、本地从总线和VME总线；所述的FPGA处理器系统的型号为EP3C5E144C8，所述的FPGA处理器系统包括接口时序模块、与FLASH电路连接完成VME数据总线数据解析功能的FLASH控制时序模块、与串口电路连接完成串口发送与接收功能的串口时序模块。
4.根据权利要求3所述的一种飞机航电系统VME总线机载模块测试系统,其特征在于：所述的FLASH控制时序模块通过数据线和控制信号与FLASH电路连接，所述的FLASH电路包括运用8位高度复用的I/O管脚传输命令、地址驱动器和数据、五组控制信号、控制硬件写保护和监视期间状态的信号R/B#。
5.根据权利要求4所述的一种飞机航电系统VME总线机载模块测试系统,其特征在于：所述的五组控制信号分别为CE#、CLE、ALE、WE#、RE#。
6.根据权利要求4所述的一种飞机航电系统VME总线机载模块测试系统,其特征在于：所述的I/O管脚传输命令的控制周期命令寄存器被驱动接收命令并产生内部信号控制器件运行；地址寄存器驱动地址至行解码器或列解码器来解码地址；数据通过存储寄存器和数据寄存器16位、16位的放入存储阵列。
7.根据权利要求3所述的一种飞机航电系统VME总线机载模块测试系统,其特征在于：所述的串口时序模块通过TOUT和TIN与串口电路连接。
8.根据权利要求3所述的一种飞机航电系统VME总线机载模块测试系统,其特征在于：所述的VME总线控制模块与接口时序模块连接有四组信号线，四组信号线分别为主机通过此信号传递附加信息的控制线、在地址相，用作传输地址以及64位块传输中，数据相时用来传递数据的地址数据线、传输数据周期里，用作传输数据，40位地址、64位地址传输的数据地址线、用作传输控制信号的控制线。
9.根据权利要求3所述的一种飞机航电系统VME总线机载模块测试系统,其特征在于：所述的本地主总线、本地从总线和VME总线任一条总线工作时，其他两条总线闲置，解耦传输运用FIFO作为VME数据缓冲。
10.根据权利要求1所述的一种飞机航电系统VME总线机载模块测试系统,其特征在于：所述的FPGA处理器系统包括完成VME总线控制模块初始化功能的复位初始化模块、完成VME总线控制模块配置功能的寄存器配置模块、完成芯片耦合传输功能的协议芯片耦合传输模块、完成芯片解耦传输功能的协议芯片解耦传输模块。
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