CN110534485B - 一种集成天线的封装方法及封装结构 - Google Patents

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Abstract

本发明公开了一种集成天线的封装方法及封装结构，该方法包括如下步骤：在载体上制备集成天线层；集成天线层包括天线以及包覆天线的介质层，天线的接口显露于介质层外；将芯片正装于集成天线层上，并在集成天线层上形成封装体，包封住芯片；在封装体内形成若干导电柱；导电柱包括将天线接口电连接至封装体上表面的第一导电柱以及将芯片的焊盘电连接至封装体上表面的第二导电柱。通过首先在载体上制备集成天线层，使得在天线的制备过程中不会受到其他结构带来的制备工艺或者制备条件的限制，使得制备高精度、高频天线成为可能；并通过将天线与芯片垂直集成封装，最终获得尺寸较小的封装结构。

Description

一种集成天线的封装方法及封装结构
技术领域
本发明涉及半导体集成电路封装技术领域，尤其涉及到一种芯片与天线集成封装的封装方法及封装结构。
背景技术
5G高频通讯芯片封装结构需要将天线、射频前端和收发器整合成单一系统级封装。将天线集成到芯片封装中，其优点在于可以简化系统设计，有利于小型化、低成本。目前行业内有很多集成天线技术出现，如基于陶瓷、有机框架、扇出型封装等多种工艺下的集成天线设计研究。其中，基于扇出封装技术的集成天线技术，对于单芯片系统，由于芯片和天线间不需要通过打线键合(wire bonding)或者由植球(solder ball)方式来完成导电互连，路径损耗小，天线端可以获得更大的输入功率，在天线结构相同的情况下，将会获得更大的天线等效辐射功率；对于多芯片系统，基于扇出封装工艺，芯片间的互连同样也会有着较小的损耗。
但是，目前，扇出封装中的集成天线大多在完成芯片贴片封装后，在芯片封装的正面(靠近芯片焊盘的表面)或者背面(远离芯片焊盘的表面)上制备，而在制备的过程中，为了防止对已封装部分特别是其中的芯片以及金属线等结构的性能造成影响，集成天线的制备过程存在制备工艺以及制备条件等诸多限制，而这些限制恰恰也限制了集成天线的制备精度。
发明内容
因此，本发明要解决的技术问题在于解决现有的集成天线的封装方法存在诸多限制，从而对集成天线的制备精度造成了限制的问题。
为此，根据第一方面，本发明提供了一种集成天线的封装方法，包括以下步骤：在载体上制备集成天线层；集成天线层包括天线以及包覆天线的介质层，天线的接口显露于介质层外；将芯片正装于集成天线层上，并在集成天线层上形成封装体，包封住芯片；在封装体内形成若干导电柱；导电柱包括将天线接口电连接至封装体上表面的第一导电柱以及将芯片的焊盘电连接至封装体上表面的第二导电柱。
可选地，将芯片正装于集成天线层上，并在集成天线层上形成封装体，包封住芯片的步骤，包括：在集成天线层上形成第一封装层；将芯片正装于第一封装层上，并在第一封装层上形成第二封装层，包封住芯片。
可选地，在载体上制备集成天线层的步骤之后，还包括：在天线接口上形成第三导电柱；封装体包封芯片以及第三导电柱，第一导电柱与第三导电柱电连接。
可选地，在封装体内形成若干导电柱的步骤，包括：在封装体内形成若干盲孔，以显露第三导电柱以及焊盘；在显露第三导电柱的盲孔内填充第一导电材料，形成第一导电柱；在显露焊盘的盲孔内填充第二导电材料，形成第二导电柱。
可选地，集成天线的封装方法还包括：在封装体上设置重布线层，重布线层与第一导电柱以及第二导电柱电连接。
根据第一方面，本发明提供了一种集成天线的封装结构，包括：集成天线层，集成天线层包括天线以及包覆天线的介质层，天线的接口显露于介质层外；封装体，设置于集成天线层上，封装体内封装有芯片，芯片的器件面远离集成天线层；封装体内还包括若干导电柱，导电柱包括将天线接口电连接至封装体上表面的第一导电柱以及将芯片的焊盘电连接至封装体上表面的第二导电柱。
可选地，封装体内还包括第三导电柱，第三导电柱的一端与天线接口电连接，另一端与第一导电柱电连接。
可选地，封装体包括：第一封装层，设置于集成天线层上；第二封装层，设置于第一封装层上，第二封装层内封装有芯片，芯片的器件面远离集成天线层。
可选地，集成天线的封装结构还包括：重布线层，设置于封装体上，重布线层与第一导电柱以及第二导电柱电连接。
本发明提供的技术方案，具有如下优点：
1、本发明提供的集成天线的封装方法，通过首先在载体上制备集成天线层，使得在集成天线层的制备过程中，载体上没有其他的结构，因而天线的制备不会受到其他结构带来的制备工艺或者制备条件等的限制，能够更有效地制备高精度、收发高频信号的天线；并通过将芯片正装于集成天线层上，也即通过将天线与芯片垂直封装，能够减小最终得到的封装结构的尺寸；而将芯片正装，使得芯片的焊盘与天线之间至少具有芯片厚度的间距，从而能够在满足天线与芯片的焊盘之间的间距要求的同时，使最终得到的封装结构在可能的范围内最薄。
2、本发明提供的集成天线的封装方法，通过在贴装芯片之前，首先在集成天线层上形成第一封装层，然后将芯片贴装在第一封装层上，增大了芯片的焊盘与天线之间的距离，并且使芯片焊盘与天线之间的距离可以通过第一封装层的厚度进行调整，从而，增加了本发明实施例提供的集成天线的封装方法的灵活性并扩大了其应用范围。
3、本发明提供的集成天线的封装方法，通过在天线接口上形成第三导电柱，使得在进行芯片贴装时，可以将第三导电柱作为对位标志，从而能够提高芯片的贴装准确性；在进行塑封时，第三导电柱可以减弱熔融封装材料的流动冲击，从而可以减小贴装的芯片在塑封过程中的移位；在进行导电柱的形成时，由于第一导电柱与第三导电柱电连接，因而第三导电柱的形成能够减小第一导电柱的深宽比，也即能够减小第一导电柱的制备难度。
4、本发明提供的集成天线的封装结构，通过将芯片与天线垂直集成封装，能够减小该包括天线的封装结构的平面尺寸以及厚度。
附图说明
为了更清楚地说明本发明具体实施方式或现有技术中的技术方案，下面将对具体实施方式或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施方式，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为实施例1提供的一种集成天线的封装方法的一种工艺流程图；
图2为执行实施例1中步骤S101所呈现的结构示意图；
图3为执行实施例1中步骤S102所呈现的结构示意图；
图4和图5为执行实施例1中步骤S103所呈现的结构示意图；
图6为执行实施例1中步骤S104所呈现的结构示意图；
图7和图8为执行实施例1中步骤S106所呈现的结构示意图；
图9为实施例1提供的一种集成天线的封装方法的另一种工艺流程图；
图10为执行实施例1中步骤S201-S205所呈现的结构示意图；
图11为执行实施例1中步骤S206所呈现的结构示意图；
图12和图13为执行实施例1中步骤S208所呈现的结构示意图；
附图标记说明：
1-载体；11-牺牲层；2-集成天线层；21-天线；22-介质层；3-芯片；31-芯片粘贴层；4-封装体；41-第一封装层；42-第二封装层；51-第一导电柱；52-第二导电柱；6-第三导电柱；7-盲孔；8-重布线层；9-锡球。
具体实施方式
下面将结合附图对本发明的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
在本发明的描述中，需要说明的是，术语“上”、“下”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。此外，术语“第一”、“第二”、“第三”仅用于描述目的，而不能理解为指示或暗示相对重要性。
实施例1
本实施例提供了一种集成天线的封装方法，如图1所示，包括以下步骤：
步骤S101：在载体上制备集成天线层。
在这里，如图2所示，集成天线层2包括天线21以及包覆天线21的介质层22，天线21的接口显露于介质层22外。
在这里，为了在执行完本发明实施例中的方法的全部步骤，完成集成芯片3封装结构的制备后，能够去除载体1，如图2所示，可以首先在载体1上设置一牺牲层11，然后再在牺牲层11上制备集成天线层2，具体地，牺牲层11可以为粘贴层，例如，高温键合胶层或者UV胶膜等。
在这里，可以通过在牺牲层11上贴光敏性干膜，然后根据天线21的图像对光敏性干膜进行曝光，显影，得到图案化后的光敏性干膜，再在该图案化后的光敏性干膜上溅射金属膜，以填充光敏性干膜中的图案化部分(上述过程也可以根据天线21的图像重复执行多次)的方式，进行集成天线层2的制备，在这里，介质层22即为图案化后的光敏性干膜。具体地，在溅射金属膜之前，还可以先溅射一层保护薄膜，例如氮化钛(TiN)膜以及氮化钽(TaN)膜等金属氮化物膜，用以防止金属扩散到周围的介质层22中，从而保持天线21图案的准确性，以及保证后续拆除载体1后，天线21表面具有抗氧化等环境影响的保护层。当然，介质层22也可以为其他光敏性绝缘层，对应情形下的天线21的制备过程均可以参照上述制备过程来理解，在此不再赘述。
步骤S102：将芯片正装于集成天线层上，并在集成天线层上形成封装体，包封住芯片。
在这里，如图3所示，芯片3贴装于集成天线层2上的非天线接口所在区域。
在这里，芯片3的器件面是指芯片3的焊盘所在的表面，非器件面是指与器件面相对的表面，芯片3正装是指将芯片3的非器件面贴装于集成天线层2上，具体地，可以在芯片3的非器件面上设置芯片粘贴层31，或者在集成天线层2上设置芯片粘贴层31，或者同时在芯片3的非器件面上以及集成天线层2上设置芯片粘贴层31的方式，实现将芯片3正装与集成天线层2上。
在这里，封装体4可以包封住芯片3除了非器件面以外的五个表面(如图3所示)，也可以只包封芯片3的四个竖直表面(芯片3除了器件面的和非器件面以外的四个表面)。
步骤S103：在封装体内形成若干导电柱。
在这里，如图5所示，导电柱包括将天线接口电连接至封装体4上表面的第一导电柱51以及将芯片3的焊盘电连接至封装体4上表面的第二导电柱52。
在这里，需要说明的是，封装体4上表面是指如图5所示状态下的封装体4的上表面，也即是封装体4远离集成天线层2的表面，而不应当理解为任意状态下的封装体4的上表面。在这里，当封装体4如步骤S103所述的仅包封住芯片3的四个竖直表面时，芯片3的焊盘已经处于封装体4的上表面，则无需设置第二导电柱52。
在这里，如图4所示，可以采用首先在封装体4中形成盲孔7，以显露天线接口以及焊盘，然后在盲孔7中填充导电材料的方式，形成第一导电柱51和第二导电柱52，具体地，可以先在盲孔7中填充设置阻挡层，用以防止后续填充的导电材料，特别是金属，扩散到封装体4中；然后再依次填充种子层和导电材料的方式，形成第一导电柱51和第二导电柱52。在这里，用以填充显露天线接口的盲孔7以形成第一导电柱51的第一导电材料和用以填充显露焊盘的盲孔7以形成第而导电柱52的第二导电材料可以为相同的导电材料，当然也可以为不同的导电材料。
在本发明实施例中，通过首先在载体1上制备集成天线层2，使得在集成天线层2的制备过程中，载体1上没有其他的结构，因而集成天线层2的制备不会受到其他结构带来的制备工艺或者制备条件等的限制，能够更有效地制备高精度、收发高频信号的天线；并通过将芯片3正装于集成天线层2上，也即通过天线21与芯片3的垂直封装，减小最终得到的封装结构的尺寸；而将芯片3正装，使得芯片3的焊盘与天线21之间至少具有芯片3厚度的间距，从而能够在满足天线21与芯片3的焊盘之间的间距要求的同时，使最终得到的封装结构在可能的范围内最薄。
在可选的实施例中，在步骤S101之后，该集成天线的封装方法还可以包括：
步骤S104：在天线接口上形成第三导电柱。
在这里，可以采用在天线接口上电镀金属的方式形成如图6所示的第三导电柱6，当然，也可以采用打线技术形成第三导电柱6。
在这里，相应地，上述步骤S102中形成的封装体4包封芯片3以及第三导电柱6，而由于在塑封时，第三导电柱6能够阻碍熔融封装材料的流动冲击，因而，能够减小贴装的芯片3在塑封过程中的移位。
在这里，相应地，步骤S103中形成的第一导电柱51为与第三导电柱6电连接。在这里，由于此时的第一导电柱51为与第三导电柱6相连接，其相对于与天线接口电连接的第一导电柱51长度缩短，因此，在形成盲孔7时，用以填充形成第一导电柱51的盲孔7的深宽比减小，在该盲孔7中填充第一导电材料的难度降低，也即，第一导电柱51的制备难度降低。
在本发明实施例中，由于第三导电柱6形成于芯片3正装的步骤之前，因此，其可以直接作为芯片3贴装时的对位标志，从而能够提高芯片3的贴装准确性。
在可选的实施例中，集成天线的封装方法还可以包括：
步骤S105：在封装体上设置重布线层，重布线层与第一导电柱以及第二导电柱电连接。
如图5和图6所示，在封装体4上设置重布线层8，重布线层8与第一导电柱51以及第二导电柱52电连接。
在这里，如图7和图8所示，还可以在重布线层8的接口上植锡球9，该锡球9与重布线层8电连接。
在可选的实施例中，集成天线的封装方法还可以包括：
步骤S106：去除载体。
在这里，执行该步骤后得到的封装结构如图7和图8所示，当载体1与集成天线层2之间设置有牺牲层11时，牺牲层11也需要一起去除，同时，该步骤也可以执行于植锡球9之前。
在可选的实施例中，以封装体4包括第一封装层41和第二封装层42为例来描述本发明实施例的集成天线的封装方法，则如图9和图10所示，该方法包括如下步骤：
S201：在载体上制备集成天线层。
在这里，集成天线层2包括天线21以及包覆天线21的介质层22，天线21的接口显露于介质层22外。该步骤的具体内容可以参照上述步骤S101来理解。
S202：在集成天线层上形成第一封装层。
在这里，第一封装层41的厚度可以根据天线21与芯片3焊盘之间的距离要求，以及芯片3自身的厚度进行设置，第一封装层41用于弥补芯片3自身的厚度与上述(天线21与芯片3焊盘之间的)距离要求之间的差值。
此外，当天线21对其与芯片3之间的材料的介电常数有要求，而常用的芯片封装材料不符合上述要求，或者符合要求的材料成本较高时，也可以通过形成第一封装层41的方法实现。
S203：将芯片正装于第一封装层上，并在第一封装层上形成第二封装层，包封住芯片。
该步骤的具体内容可以参照上述步骤S102来理解。
S204：在第一封装层以及第二封装层中形成将天线接口电连接至第二封装层上表面的第一导电柱。
S205：在第二封装层中形成将芯片的焊盘电连接至第二封装层上表面的第二导电柱。
在这里，同样，当第二封装层42仅包封芯片3的四个竖直表面时，则不用执行该步骤。
在这里，步骤S204以及步骤S205的具体内容均可以参照上述步骤S103来理解，且步骤S204和步骤S205之间的执行顺序可以根据实际情况进行任意调整。
在本发明实施例中，通过在贴装芯片3之前，首先在集成天线层2上形成第一封装层41，然后将芯片3贴装在第一封装层41上，既可以选择不同介电常数的塑封材料，满足天线21对其与芯片3之间的材料的介电常数的要求，也可增大芯片3的焊盘与天线21之间的距离，并且使芯片3焊盘与天线21之间的距离可以通过第一封装层41的厚度进行调整，增加了本发明实施例提供的集成天线的封装方法的灵活性并扩大了其应用范围。
在可选的实施例中，在步骤S201之后，该集成天线的封装方法还可以包括：
步骤S206：在天线接口上形成第三导电柱。
在这里，可以采用在天线接口上电镀金属的方式形成如图11所示的第三导电柱6，当然，也可以采用打线技术形成第三导电柱6。
在这里，相应地，当第三导电柱6的高度大于第一封装层41的厚度时，如图11所示，则上述步骤S202中形成的第一封装层41以及步骤S203中形成的第二封装层42包封第三导电柱6，而由于第三导电柱6能够阻碍封装材料流动，因而，能够减小在形成第二封装层42的过程中，熔融封装材料流动冲击芯片3造成的芯片3的移位；当第三导电柱6的高度小于或者等于第一封装层41的厚度时，则上述步骤S202中形成的第一封装层41包封第三导电柱6。
在这里，相应地，步骤S204中形成的第一导电柱51为与第三导电柱6电连接。在这里，由于此时的第一导电柱51为与第三导电柱6相连接，其相对于与天线接口电连接的第一导电柱51长度缩短，因此，在形成盲孔7时，用以填充形成第一导电柱51的盲孔7(其显露第三导电柱6即可)的深宽比减小，在该盲孔7中填充导电材料的难度降低，也即，第一导电柱51的制备难度降低。
在本发明实施例中，由于第三导电柱6形成于芯片3正装的步骤之前，因此，其可以直接作为芯片3贴装时的对位标志，从而能够提高芯片3的贴装准确性。
在可选的实施例中，集成天线的封装方法还可以包括：
步骤S207：在第二封装层上设置重布线层，重布线层与第一导电柱以及第二导电柱电连接。
如图10和图11所示，在封装体4上设置重布线层8，重布线层8与第一导电柱51以及第二导电柱52电连接。
在这里，如图12和图13所示，还可以在重布线层8的接口上植锡球9，该锡球9与重布线层8电连接。
在可选的实施例中，集成天线的封装方法还可以包括：
步骤S208：去除载体。
在这里，执行该步骤后得到的封装结构如图12和图13所示，当载体1与集成天线层2之间设置有牺牲层11时，牺牲层11也需要一起去除，同时，该步骤也可以执行于植锡球9之前。
实施例2
本实施例提供了一种晶圆级扇出封装结构，该封装结构为根据上述实施例1及其优选实施方式制备，已经进行过说明的不再赘述。
本实施例提供的集成天线的封装结构，如图7所示，包括：集成天线层2，芯片3，封装体4和导电柱。
其中，集成天线层2包括天线21以及包覆天线21的介质层22，天线21的天线接口显露于介质层22外；封装体4设置于集成天线层2上，封装体4内封装有芯片3，芯片3的器件面远离集成天线层2；封装体4内还包括若干导电柱，导电柱包括将天线接口电连接至封装体4上表面的第一导电柱51以及将芯片3的焊盘电连接至封装体4上表面的第二导电柱52。当然，如实施例1所述，当封装体4仅包封芯片3的四个竖直表面时，导电柱仅包括第一导电柱51。
在本发明实施例中，通过将芯片3与天线21垂直集成封装，能够减小该包括天线21的封装结构的平面尺寸以及厚度。
在可选的实施例中，如图5所示，集成天线的封装结构还包括：载体1，且集成天线层2设置于该载体1上，也即封装体4和载体1分别位于集成天线层2的两个相对的表面处。此外，集成天线的封装结构还可以包括：牺牲层11，其设置于集成天线层2和载体1之间。
在可选的实施例中，如图8所示，封装体4内还包括第三导电柱6，第三导电柱6的一端与天线接口电连接，另一端与第一导电柱51电连接。
在可选的实施例中，如图12和图13所示，封装体4包括：第一封装层41和第二封装层42，其中，第一封装层41设置于集成天线层2上，第二封装层42设置于第一封装层41上，第二封装层42内封装有芯片3，芯片3的器件面远离集成天线层2。在这里，当天线接口处电连接有第三导电柱6，且第三导电柱6的高度小于等于第一封装层41的厚度时，则第一封装层41包封第三导电柱6；当天线接口处电连接有第三导电柱6，且第三导电柱6的高度大于第一封装层41的厚度时，则第一封装层41以及第二封装层42包封第三导电柱6。同样，如实施例1所述，当第二封装层42仅包封芯片3的四个竖直表面时，导电柱仅包括第一导电柱51。
在可选的实施例中，如图7-8以及图12-13所示，集成天线的封装结构还包括：重布线层8，设置于封装体4上，重布线层8与第一导电柱51以及第二导电柱52电连接。
在可选的实施例中，如图7-8以及图12-13所示，集成天线的封装结构还可以包括锡球9，其设置与重布线层8的接口上并与重布线层8电连接。
显然，上述实施例仅仅是为清楚地说明所作的举例，而并非对实施方式的限定。对于所属领域的普通技术人员来说，在上述说明的基础上还可以做出其它不同形式的变化或变动。这里无需也无法对所有的实施方式予以穷举。而由此所引伸出的显而易见的变化或变动仍处于本发明的保护范围之中。

Claims (4)

1.一种集成天线的封装方法，其特征在于，包括以下步骤：
在载体(1)上制备集成天线层(2)；所述集成天线层(2)包括天线(21)以及包覆所述天线(21)的介质层(22)，所述天线(21)的接口显露于所述介质层(22)外；
将芯片(3)正装于所述集成天线层(2)上，并在所述集成天线层(2)上形成封装体(4)，包封住所述芯片(3)；
在所述封装体(4)内形成若干导电柱；所述导电柱包括将所述天线接口电连接至所述封装体(4)上表面的第一导电柱(51)以及将所述芯片(3)的焊盘电连接至所述封装体(4)上表面的第二导电柱(52)；
其中，将芯片(3)正装于所述集成天线层(2)上，并在所述集成天线层(2)上形成封装体(4)，包封住所述芯片(3)的步骤，包括：
在所述集成天线层(2)上形成第一封装层(41)；
将所述芯片(3)正装于所述第一封装层(41)上，并在所述第一封装层(41)上形成第二封装层(42)，包封住所述芯片(3)；
所述在载体(1)上制备集成天线层(2)的步骤之后，还包括：
在所述天线接口上形成第三导电柱(6)；所述封装体(4)包封所述芯片(3)以及所述第三导电柱(6)，所述第一导电柱(51)与所述第三导电柱(6)电连接；
其中，所述在所述封装体(4)内形成若干导电柱的步骤，包括：
在所述封装体(4)内形成若干盲孔(7)，以显露所述第三导电柱(6)以及所述焊盘；
在显露所述第三导电柱(6)的盲孔(7)内填充第一导电材料，形成所述第一导电柱(51)；
在显露所述焊盘的盲孔(7)内填充第二导电材料，形成所述第二导电柱(52)。
2.根据权利要求1所述的集成天线的封装方法，其特征在于，还包括：
在所述封装体(4)上设置重布线层(8)，所述重布线层(8)与所述第一导电柱(51)以及所述第二导电柱(52)电连接。
3.一种集成天线的封装结构，其特征在于，包括：
集成天线层(2)，所述集成天线层(2)包括天线(21)以及包覆所述天线(21)的介质层(22)，所述天线(21)的接口显露于所述介质层(22)外；
封装体(4)，设置于所述集成天线层(2)上，所述封装体(4)内封装有芯片(3)，所述芯片(3)的器件面远离所述集成天线层(2)；
所述封装体(4)内还包括若干导电柱，所述导电柱包括将所述天线接口电连接至所述封装体(4)上表面的第一导电柱(51)以及将所述芯片(3)的焊盘电连接至所述封装体(4)上表面的第二导电柱(52)；
其中，所述封装体(4)内还包括第三导电柱(6)，所述第三导电柱(6)的一端与所述天线接口电连接，另一端与所述第一导电柱(51)电连接；
所述封装体(4)包括：
第一封装层(41)，设置于所述集成天线层(2)上；
第二封装层(42)，设置于所述第一封装层(41)上，所述第二封装层(42)内封装有所述芯片(3)，所述芯片(3)的器件面远离所述集成天线层(2)；
其中，所述第三导电柱(6)和焊盘是在所述封装体(4)内形成若干盲孔(7)后显露出来的；
所述第一导电柱(51)是在显露所述第三导电柱(6)的盲孔(7)内填充的第一导电材料形成的；
所述第二导电柱(52)是在显露所述焊盘的盲孔(7)内填充的第二导电材料形成的。
4.根据权利要求3所述的集成天线的封装结构，其特征在于，还包括：
重布线层(8)，设置于所述封装体(4)上，所述重布线层(8)与所述第一导电柱(51)以及所述第二导电柱(52)电连接。
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Denomination of invention: A Packaging Method and Structure for Integrated Antennas

Effective date of registration: 20231101

Granted publication date: 20211015

Pledgee: Bank of Jiangsu Co.,Ltd. Xuzhou Branch

Pledgor: JIANGSU ZHONGKE ZHIXIN INTEGRATION TECHNOLOGY Co.,Ltd.

Registration number: Y2023980063239