CN110514288A - 一种基于ad7764和ep4ce30的光纤矢量水听器数据采集系统 - Google Patents

Abstract

本发明提供一种基于AD7764和EP4CE30的光纤矢量水听器数据采集系统，属于信号处理与以太网高速通信技术领域。本发明的数据采集系统，包括FPGA以及连接在FPGA外围的AD7764数据采集模块、DDR RAM数据缓存模块、网络传输模块、媒体接口、电源模块；以FPGA为主处理器，充分发挥其处理速度快、迭代性强的特点，通过高分辨率的AD7764芯片进行模数转换以及以太网的高速传输，实现水声数据的采集与传输。其中还融合了高速数字电路低噪设计以及DDR2大容量缓存等技术来保证整个系统功能实现的稳定可靠，弥补了现有技术的不足，具有广泛的推广应用空间。

Description

一种基于AD7764和EP4CE30的光纤矢量水听器数据采集系统

技术领域

本发明涉及信号处理与以太网高速通信技术领域，具体而言，尤其涉及一种基于AD7764和EP4CE30的光纤矢量水听器数据采集系统。

背景技术

海洋作为全人类共同的财富，蕴含着丰富的资源，从古至今人类对海洋的依赖未曾减弱。随着科技的发展各国对于海洋资源的保护与利用有增无减。水下与陆地相比环境更加的特殊与复杂，电磁波和无线电等人们熟知的能量存在形式在水中传输会有明显的衰减。并且对于不同的信号而言，波长越短，频率越高的话，在传输过程中衰减就会越剧烈。根据水下环境的特点，人们想到了声波。声波能够在水下远距离传输情况下保证信号的有效与可靠，所以在后来目标探测、资源开发、鱼群搜索以及船只检测方面广泛应用。随着技术的不断提升，水声信号的采集与处理成为海洋遥测以及地震波检测中不可或缺的一部分。因此，无论是民用还是军用，水声信号的采集与传输技术都显得至关重要。

本发明为水声数据采集与传输装置的设计与实现，之所以选择水声信号，主要因为它在诸多实际场景中具有重要意义。水声信号主要包括声呐信号、经过水下目标反射的回波信号、海面船舰所辐射的噪声和水下固有噪声信号等，这些信号都需要通过一些电子测量手段来进行水声数据的采集，为后续有用信号的提取以及水下目标的检测提供原始数据，所以数据采集装置发挥着不可替代的作用。在水声方面，数字信号处理也已经成为其不可或缺的处理手段，水声数字信号处理如今已经作为一个重要组成部分存在于现在信号处理中，要想对水声信号进行比较准确的分析，必须保证原始信号是准确并且有效的，这也能从另一个方面体现水声数据采集装置的重要性。声学基阵均采用多元阵，因此如何快速准确的传输大量的数据就具有很高的研究价值。在数据的采集过程中水声系统会受到较大的噪声干扰，尤其是海洋混响等较为严重的干扰噪声，所以找到一种低成本、高效率、数据传输速率快的水声数据采集装置也是本课题的实际应用价值所在。

发明内容

根据上述提出的技术问题，而提供一种基于AD7764和EP4CE30的光纤矢量水听器数据采集系统。本发明主要以FPGA为主处理器，充分发挥其处理速度快、迭代性强的特点，通过高分辨率的AD7764芯片进行模数转换以及以太网的高速传输，实现水声数据的采集与传输。其中还融合了高速数字电路低噪设计以及DDR2大容量缓存等技术来保证整个系统功能实现的稳定可靠。

本发明采用的技术手段如下：

一种基于AD7764和EP4CE30的光纤矢量水听器数据采集系统，包括：FPGA以及连接在FPGA外围的AD7764数据采集模块、DDR RAM数据缓存模块、网络传输模块、媒体接口、电源模块；

所述FPGA采用ALTERA Cyclone IV系列FPGA芯片，其开发板采用ALTERA CycloneIV FPGA C401模块，将两片16位1Gb DDR2扩展为32位，提供2Gb RAM空间，包含一片DS2411，64位唯一ID；

所述AD7764数据采集模块包括前置预处理电路和信号调理电路，前置预处理电路对水听器信号进行放大滤波处理，信号调理电路对前端信号进行增益控制和阻抗匹配；

所述网络传输模块采用以太网PHY芯片88e1111，连接FPGA端口建立所述媒体接口GMII链路，在FPGA中实现EMAC和UDP协议功能；

所述DDR RAM数据缓存模块用于实现系统的数据缓存，结合2路千兆以太网PHY芯片实现双千兆以太网功能；

所述电源模块在主电路上加入6V、2A保险丝，采用型号为MP2359的降压芯片；电源模块为整个水声采集装置供电，FPAG与十六路AD7764数据采集模块为5v供电，以太网PHY芯片88E1111为2.5v和1.2v电压供电。

进一步地，所述前置预处理电路采用16路24位AD7764芯片采集信号，每四路ADC为一组，串行连接组成四个菊花链SPI连接所述FPGA。

进一步地，所述增益控制采用程控增益放大器PGA202实现1、10、100和1000的增益控制功能。

进一步地，所述阻抗匹配用于将放大后的信号分别通过高通滤波与低通滤波将信号带宽锁定在50HZ到4.8KHZ之间，得到的单端信号通过AD8138完成单端信号到差分信号的转换输入进AD7764数据采集模块中进行模数转换。

进一步地，所述AD7764数据采集模块进行模数转换的工作流程如下：

步骤一：设置nFSI为低电平，启动AD7764数据采集模块进行模数转换；

步骤二：采集到的串行数据通过移位寄存得到并行数据，此数据中前24bit为数据有效位；

步骤三：将得到的并行数据取其补码并进行数据截取以及符号位的扩展得到有效的32bit数据；

步骤四：采用verilog编程语言，将得到的32bit数据写入DDR2SDRAM写FIFO模块，锁存一个发送一个数据。

进一步地，所述网络传输模块的工作流程如下：

步骤S1、基于1000BASE-T技术，采用IEEE802.3ab协议构建传输链路，1000BASE-T使用第六类纯铜线中所有的四对线，并在每对线中实现信号的双向传输，每对线中的信号比特率降为1/4，即250bps，降低了线缆对信号的衰减。

步骤S2、传输协议设置，基于UDP协议进行数据传输，网络帧的打包方式借鉴PPP协议传输帧组织方式，设计帧头、帧尾标识和转换策略；

步骤S3、阻抗控制，主要体现在以太网PHY芯片88e1111与RJ45连接差分线上，选择嘉立创LJC2313结构，线宽为4mil、线距为6mil时满足100欧姆差分阻抗，制版时选择LJC2313压板结构实现100欧姆差分阻抗的控制；

步骤S4、在FPGA中实现UDP数据传输，与以太网PHY芯片88e1111直接相连的是ATERA的Triple-Speed Ethernet三速以太网接口IP核，在Triple-Speed Ethernet三速以太网接口IP核的MAC Transmit Interface Signals信号组中，ff_tx_clk为发送时钟125MHz，由FPGA提供；当DATAWIDTH选择32bit时，数据发送通道ff_tx_data的有效位宽由信号线ff_tx_mod[1:0]决定，当mod输入2’b11、2’b10、2’b01、2’b00时，位宽分别为24bit、16bit、8bit以及32bit。

步骤S5、UDP数据发送，将数据封装成UDP报文后加入IP数据报，加入MAC源地址和目的地址，发送给三速以太网IP核，三速以太网IP核计算后加入前同步码和帧开始定界符，封装成完整的MAC帧发送给以太网PHY芯片88e1111；

步骤S6、因采集装置需组成环形网络，握手指的是PC端发送命令指示具体某个FPGA开始或结束发送数据包，或者使用广播控制所有FPGA开始或结束发送数据包，从以太网IP核读取接收报文并对内容进行解析、做出回应；

步骤S7、以太网IP数据读取以及控制信号的输出与ff_tx_clk信号上升沿同步，在拉高ff_tx_sop信号之前将数据封装完成，且需要检测以太网IP核输出的ff_tx_rdy信号是否为高电平，当数据封装完毕并且ff_tx_rdy信号为高电平时即可拉高ff_tx_sop信号开始发送数据包；

步骤S8、使用Labview的波形图表功能将发送的数据显示出来。

较现有技术相比，本发明具有以下优点：

1、本发明通过对技术现状的认知，以FPGA为主处理器，充分发挥其处理速度快、迭代性强的特点，通过高分辨率的AD7764芯片进行模数转换以及以太网的高速传输，实现水声数据的采集与传输。

2、本发明的技术方案还融合了高速数字电路低噪设计以及DDR2大容量缓存等技术来保证整个系统功能实现的稳定可靠。

基于上述理由本发明可在信号处理与以太网高速通信等领域广泛推广。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图做以简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。

图1为本发明系统结构框图。

图2为本发明系统中ADC模拟信号前端电路基本结构图。

图3为本发明系统中AD7764菊花链电路图。

图4为本发明实施例提供的Triple-Speed Ethernet IP核图。

图5为本发明实施例提供的以太网IP数据读取时序图。

图6为本发明实施例提供的交互流程图。

图7为本发明实施例提供的以太网IP数据发送时序图。

图8为本发明实施例提供的数据发送状态机设计图。

图9为本发明实施例提供的UDP包抓取图。

图10为本发明实施例提供的报文具体内容图。

图11为本发明实施例提供的Labview波形测试图。

具体实施方式

需要说明的是，在不冲突的情况下，本发明中的实施例及实施例中的特征可以相互组合。下面将参考附图并结合实施例来详细说明本发明。

为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。以下对至少一个示例性实施例的描述实际上仅仅是说明性的，决不作为对本发明及其应用或使用的任何限制。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

需要注意的是，这里所使用的术语仅是为了描述具体实施方式，而非意图限制根据本发明的示例性实施方式。如在这里所使用的，除非上下文另外明确指出，否则单数形式也意图包括复数形式，此外，还应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在特征、步骤、操作、器件、组件和/或它们的组合。

实施例

如图1所示，本发明提供了一种基于AD7764和EP4CE30的光纤矢量水听器数据采集系统，包括：FPGA以及连接在FPGA外围的AD7764数据采集模块、DDR RAM数据缓存模块、网络传输模块、媒体接口、电源模块；

所述FPGA采用ALTERA Cyclone IV系列FPGA芯片，其开发板采用ALTERA CycloneIV FPGA C401模块，将两片16位1Gb DDR2扩展为32位，提供2Gb RAM空间，包含一片DS2411，64位唯一ID；

所述AD7764数据采集模块包括前置预处理电路和信号调理电路，水听器输出信号微弱，并且容易被海洋环境噪声干扰而难以被后续采集传输电路处理，需要前置预处理电路对水听器信号进行放大滤波处理，信号调理电路对前端信号进行增益控制和阻抗匹配；增益控制采用程控增益放大器PGA202实现1、10、100和1000的增益控制功能。放大后的信号需分别通过高通滤波与低通滤波将信号带宽锁定在50HZ到4.8KHZ之间。得到的单端信号可通过AD8138芯片完成单端信号到差分信号的转换之后再输入进AD7764中进行模数转换。AD7764数据采集模块进行模数转换的工作流程如下：

步骤一：设置nFSI为低电平，启动AD7764数据采集模块进行模数转换；

步骤二：采集到的串行数据通过移位寄存得到并行数据，此数据中前24bit为数据有效位；

步骤三：将得到的并行数据取其补码并进行数据截取以及符号位的扩展得到有效的32bit数据；

步骤四：采用verilog编程语言，将得到的32bit数据写入DDR2SDRAM写FIFO模块，锁存一个发送一个数据。

具体的，如图2所示，为前置预处理电路图，其包含了由PGA202组成的可调增益放大模块，高通、低通滤波器以及由AD8138组成的单端转差分模块，图2是专门为采集得到的微弱的水声进行放大、处理以保证ADC的性能和采样精度。PGA202的增益可设置为1、10、100、1000四档，可通过外部引脚A0、A1的逻辑电平确定。增益信号经由PGA202放大后变为单端信号，而由于AD7764要求被采样的信号为差分信号，所以采用AD8138把单端信号转换为差分信号，AD8138是一款极低噪声、极低偏移电压和低漂移输入偏置电流的运算放大器，-3dB带宽高达320MHZ，非常适合数据采集系统。转换后的差分信号由AD7764片内的缓冲器驱动ADC，为了保证AD7764的采样性能，需要利用片内的差分信号缓冲器与周边的电容、电阻设计为一个抗混叠滤波器，在第一抗混叠点19.6MHZ必须有25dB的衰减，驱动器同时把采集信号调整到一个合适的水平，其共模电压为2.048V。

本实施例中，前置预处理电路采用16路24位AD7764芯片采集信号，每四路ADC为一组，串行连接组成四个菊花链SPI连接所述FPGA。如图3所示，为两路ADC菊花链连接图，以两路菊花链连接方式为例：ADC1的串行数据输出SDO引脚连接到ADC2的串行数据输入SDI引脚，ADC2的串行输出引脚连接到FPGA，ADC采集完数据后,ADC2的数据优先通过串行数据引脚发送给FPGA，发送完成后再把ADC1发送过来的数据传送给FPGA。AD7764的量化参考电压VREF+引脚，需要一个4.096V的高精度参考电压，采用ADR444参考电压提供。为了满足低噪声要求，ADR444经过一个200欧姆的电阻、10uF和100nF电容滤波。

在ADC逻辑控制模块方面，ADC串并转换模块接收到四路的采集数据后，输出四路的ADC数据，同时输出数据有效信号，所有的ADC串并转化同步进行，数据也是同步输出，然后输入到数据选择模块MUX，MUX在数据有效信号有效时锁存16路采集数据，然后根据控制信号CTRL给出的输出控制信号和通道选择器信号依次选择ADC数据和FIFO写控制信号，被选中的ADC通道按照通道号从低到高依次写入FIFO中，在MUX中进行符号位扩展成32bit数据。

所述网络传输模块采用以太网PHY芯片88e1111，连接FPGA端口建立所述媒体接口GMII链路，在FPGA中实现EMAC和UDP协议功能；本实施例中，88E1111千兆以太网收发器是用于以太网1000BASE-T，100BASE-TX和10BASE-T应用的物理层设备。它采用标准数字CMOS工艺制造，包含实现物理层功能所需的所有有源电路，以便在标准CAT 5非屏蔽双绞线上传输和接收数据。所述网络传输模块的工作流程如下：

步骤S1、基于1000BASE-T技术，采用IEEE802.3ab协议构建传输链路，1000BASE-T使用第六类纯铜线中所有的四对线，并在每对线中实现信号的双向传输，每对线中的信号比特率降为1/4，即250bps，降低了线缆对信号的衰减。

步骤S2、传输协议设置，基于UDP协议进行数据传输，网络帧的打包方式借鉴PPP协议传输帧组织方式，设计帧头、帧尾标识和转换策略；

步骤S3、阻抗控制，主要体现在以太网PHY芯片88e1111与RJ45连接差分线上，选择嘉立创LJC2313结构，线宽为4mil、线距为6mil时满足100欧姆差分阻抗，制版时选择LJC2313压板结构实现100欧姆差分阻抗的控制；

步骤S4、如图4所示，展示了Triple-Speed Ethernet三速以太网IP核的各引脚，与用户之间相连的是MAC Transmit Interface Signals和MAC Receive InterfaceSignals，而与PHY芯片直接相连的是GMII Signals。信号组GMII Signals是由IP核控制不需要用户控制，所以用户只需要关注前两个信号组。在FPGA中实现UDP数据传输，与以太网PHY芯片88e1111直接相连的是ATERA的Triple-Speed Ethernet三速以太网接口IP核，在Triple-Speed Ethernet三速以太网接口IP核的MAC Transmit Interface Signals信号组中，ff_tx_clk为发送时钟125MHz，由FPGA提供；当DATAWIDTH选择32bit时，数据发送通道ff_tx_data的有效位宽由信号线ff_tx_mod[1:0]决定，当mod输入2’b11、2’b10、2’b01、2’b00时，位宽分别为24bit、16bit、8bit以及32bit。本实施例中，DATAWIDTH选择8bit的位宽。引脚ff_tx_sop与ff_tx_eop上升沿分别控制数据包的发送与结束，由FPGA控制。还有一个重要引脚就是IP核发出的ff_tx_rdy信号，当为高电平是表示PHY芯片准备好接收用户所发送的数据。MAC Receive Interface Signals信号组各引脚功能与MAC TransmitInterface Signals信号组相似，需要注意的是ff_rx_sop和ff_rx_eop是由IP核发出，只要捕获其上升沿就可以开始与结束数据包的接收。

步骤S5、UDP数据发送，将数据封装成UDP报文后加入IP数据报，加入MAC源地址和目的地址，发送给三速以太网IP核，三速以太网IP核计算后加入前同步码和帧开始定界符，封装成完整的MAC帧发送给以太网PHY芯片88e1111；

步骤S6、因采集装置需组成环形网络，握手指的是PC端发送命令指示具体某个FPGA开始或结束发送数据包，或者使用广播控制所有FPGA开始或结束发送数据包，从以太网IP核读取接收报文并对内容进行解析、做出回应；

如图6所示，FPGA接收到PC端发送来的报文后，首先判断是否为本地IP，如果不是则将报文转发出去，若是本地IP则再进行命令以及数据判断，是数据的话就接收数据，若是命令则对命令解析后执行相关操作。PC与FPGA交互使整个系统的可控性更强，当然也增加了系统复杂度以及延迟，可以根据需求评估是否添加此功能。

如图5所示，为以太网IP数据读取时序图，根据时序图可以知道数据以及控制信号的输出都是与ff_rx_clk上升沿同步，当捕获到ff_rx_sop信号或ff_rx_eop信号上升沿时即可开始或结束数据包的接收。由于ff_rx_rdy信号是指示用户是否准备接收数据，最好整个接收过程都置高电平。

步骤S7、以太网IP数据读取以及控制信号的输出与ff_tx_clk信号上升沿同步，在拉高ff_tx_sop信号之前将数据封装完成，且需要检测以太网IP核输出的ff_tx_rdy信号是否为高电平，当数据封装完毕并且ff_tx_rdy信号为高电平时即可拉高ff_tx_sop信号开始发送数据包；

UDP数据发送主要功能是将数据封装成UDP报文后加入IP数据报，最后再加入MAC源地址和目的地址，发送给三速以太网IP核，MAC帧的检验序列(FCS)不需要在程序中计算，IP核会计算好后加入前同步码和帧开始定界符，封装成完整的MAC帧发送给PHY芯片。总的来说，需要将数据从传输层UDP报文开始封装直至数据链路层MAC帧，物理层的一些要求就由三速以太网IP核完成。以太网IP数据读取时序如下图7所示，引脚的功能在此也不赘述，时序与上文数据接收相似，只是数据以及信号线输入输出方向不同。根据时序图可以知道数据以及控制信号的输出都是与ff_tx_clk上升沿同步。程序设计时，在拉高ff_tx_sop之前要将数据封装完成，并且需要检测IP核输出的ff_tx_rdy信号是否为高电平，当数据封装完毕并且ff_tx_rdy为高电平时即可拉高ff_tx_sop开始数据包发送。

本实施例中，数据发送状态机设计如图8所示，主要设计了七个状态State_idle、State_dst、State_src、State_frmtype、State_iphead、State_data、State_macwait。State_idle状态主要是进行一些发送准备工作，等待发送开始，包括IP数据报和UDP数据报首部设置以及IP首部校验和计算。首部设计如下：

iphead[0]<＝{16'h4500,16'd46}；

iphead[1][31:16]<＝ip_count；

iphead[1][15:0]<＝16'h4000；

iphead[2]<＝32'h40110000；

iphead[3]<＝{8'd192,8'd168,8'd1,8'd92}；

iphead[4]<＝{8'd192,8'd168,8'd1,8'd103}；

udphead[0]<＝{16'd2080,16'd2080}；

udphead[1]<＝{16'd26,16'd0}；

在首部中IP协议设置为IPV4，协议字段设置为8’h11即UDP协议，源IP地址为192.168.1.92，目的IP为192.168.1.103，UDP的源端口与目的端口都使用2080。IP首部校验和也在State_idle状态计算，先将IP首部划分为多个16位字的序列，并且把校验和字段置零，所以在首部设计时检验和先写入全零，然后使用反码算术运算把所有16位字相加，最后把得到的和取反后写入IP首部校验字段即可。

State_dst状态与State_src状态时开始MAC帧，写入目的地址与源地址给三速以太网IP核，这里的地址指的是48bit的MAC地址，因为在物理层上IP核只会加入前同步码和帧开始定界符，因此数据要一直封装至数据链路，发送MAC地址是有必要的。

State_frmtype状态发送MAC帧的类型字段，用来标志上一层使用的是什么协议，以便接收端把收到的MAC帧数据上交给上一层的这个协议，这里发送16’h0800即IP协议。

State_iphead状态是IP数据报开始标志，发送的是IP首部和UDP首部，具体内容已在上文进行了介绍。

State_data状态正式开始发送采集的数据，数据位宽为8bit。由于MAC帧的数据字段最小为46字节，所以除去IP和UDP首部所占28字节此状态还需写入18字节数据，若长度不够则需补零。

State_macwait状态非常重要，设计此状态的目的是发送延迟四个周期，上文已经提到三速以太网IP核会计算MAC检验序列(FCS)，此四个周期就是等待IP核检验序列计算完成并加入MAC帧尾部。所有状态结束则表示一次数据报发送完成，等待下次发送开始。

传输板有5个状态灯从右至左分别代表1000M以太网、100M以太网、10M以太网、数据发送、数据接收。第一个状态灯亮起，代表1000M以太网连接。使用抓包工具Wireshark对FPGA所发送的报文进行抓取，抓取结果如图9所示。从图中可以知道Wireshark已经检测出接收到的数据报为UDP，源端口号与目的端口号分别为2080和2080。数据报总长度为810字节，UDP数据长度为768字节，之所以总长度为810字节需加上8字节UDP首部、20字节IP首部以及14字节MAC首部。

如图10所示，为报文具体内容，由图可以知道源MAC地址为48’h2047476fccb1，目的MAC地址为48’haabbccddee02，上层使用协议为16’h0800即UDP，数据为64bit递增数据，抓取内容与发送内容一致。

步骤S8、为了更直观的验证，使用Labview的波形图表功能将发送的数据显示出来。信号发生器产生锯齿波，Labview接收UDP数据后显示结果如图11所示，为锯齿波。

作为本发明优选的实施方式，所述DDR RAM数据缓存模块用于实现系统的数据缓存，结合2路千兆以太网PHY芯片实现双千兆以太网功能；

作为本发明优选的实施方式，所述电源模块在主电路上加入6V、2A保险丝，采用型号为MP2359的降压芯片；电源模块为整个水声采集装置供电，FPAG与十六路AD7764数据采集模块为5v供电，以太网PHY芯片88E1111为2.5v和1.2v电压供电。

最后应说明的是：以上实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明实施例技术方案的范围。

Claims (6)

1.一种基于AD7764和EP4CE30的光纤矢量水听器数据采集系统，其特征在于，包括：FPGA以及连接在FPGA外围的AD7764数据采集模块、DDR RAM数据缓存模块、网络传输模块、媒体接口、电源模块；

所述FPGA采用ALTERA Cyclone IV系列FPGA芯片，其开发板采用ALTERA CycloneIVFPGA C401模块，将两片16位1Gb DDR2扩展为32位，提供2Gb RAM空间，包含一片DS2411，64位唯一ID；

所述AD7764数据采集模块包括前置预处理电路和信号调理电路，前置预处理电路对水听器信号进行放大滤波处理，信号调理电路对前端信号进行增益控制和阻抗匹配；

所述网络传输模块采用以太网PHY芯片88e1111，连接FPGA端口建立所述媒体接口GMII链路，在FPGA中实现EMAC和UDP协议功能；

所述DDR RAM数据缓存模块用于实现系统的数据缓存，结合2路千兆以太网PHY芯片实现双千兆以太网功能；

所述电源模块在主电路上加入6V、2A保险丝，采用型号为MP2359的降压芯片；电源模块为整个水声采集装置供电，FPAG与十六路AD7764数据采集模块为5v供电，以太网PHY芯片88E1111为2.5v和1.2v电压供电。

2.根据权利要求1所述的基于AD7764和EP4CE30的光纤矢量水听器数据采集系统，其特征在于，所述前置预处理电路采用16路24位AD7764芯片采集信号，每四路ADC为一组，串行连接组成四个菊花链SPI连接所述FPGA。

3.根据权利要求1或2所述的基于AD7764和EP4CE30的光纤矢量水听器数据采集系统，其特征在于，所述增益控制采用程控增益放大器PGA202实现1、10、100和1000的增益控制功能。

4.根据权利要求1所述的基于AD7764和EP4CE30的光纤矢量水听器数据采集系统，其特征在于，所述阻抗匹配用于将放大后的信号分别通过高通滤波与低通滤波将信号带宽锁定在50HZ到4.8KHZ之间，得到的单端信号通过AD8138完成单端信号到差分信号的转换输入进AD7764数据采集模块中进行模数转换。

5.根据权利要求4所述的基于AD7764和EP4CE30的光纤矢量水听器数据采集系统，其特征在于，所述AD7764数据采集模块进行模数转换的工作流程如下：

步骤一：设置nFSI为低电平，启动AD7764数据采集模块进行模数转换；

步骤二：采集到的串行数据通过移位寄存得到并行数据，此数据中前24bit为数据有效位；

步骤三：将得到的并行数据取其补码并进行数据截取以及符号位的扩展得到有效的32bit数据；

步骤四：采用verilog编程语言，将得到的32bit数据写入DDR2 SDRAM写FIFO模块，锁存一个发送一个数据。

6.根据权利要求1所述的基于AD7764和EP4CE30的光纤矢量水听器数据采集系统，其特征在于，所述网络传输模块的工作流程如下：

步骤S1、基于1000BASE-T技术，采用IEEE802.3 ab协议构建传输链路，1000BASE-T使用第六类纯铜线中所有的四对线，并在每对线中实现信号的双向传输，每对线中的信号比特率降为1/4，即250bps，降低了线缆对信号的衰减。

步骤S2、传输协议设置，基于UDP协议进行数据传输，网络帧的打包方式借鉴PPP协议传输帧组织方式，设计帧头、帧尾标识和转换策略；

步骤S3、阻抗控制，主要体现在以太网PHY芯片88e1111与RJ45连接差分线上，选择嘉立创LJC2313结构，线宽为4mil、线距为6mil时满足100欧姆差分阻抗，制版时选择LJC2313压板结构实现100欧姆差分阻抗的控制；

步骤S4、在FPGA中实现UDP数据传输，与以太网PHY芯片88e1111直接相连的是ATERA的Triple-Speed Ethernet三速以太网接口IP核，在Triple-Speed Ethernet三速以太网接口IP核的MAC Transmit Interface Signals信号组中，ff_tx_clk为发送时钟125MHz，由FPGA提供；当DATAWIDTH选择32bit时，数据发送通道ff_tx_data的有效位宽由信号线ff_tx_mod[1:0]决定，当mod输入2’b11、2’b10、2’b01、2’b00时，位宽分别为24bit、16bit、8bit以及32bit。

步骤S5、UDP数据发送，将数据封装成UDP报文后加入IP数据报，加入MAC源地址和目的地址，发送给三速以太网IP核，三速以太网IP核计算后加入前同步码和帧开始定界符，封装成完整的MAC帧发送给以太网PHY芯片88e1111；

步骤S6、因采集装置需组成环形网络，握手指的是PC端发送命令指示具体某个FPGA开始或结束发送数据包，或者使用广播控制所有FPGA开始或结束发送数据包，从以太网IP核读取接收报文并对内容进行解析、做出回应；

步骤S7、以太网IP数据读取以及控制信号的输出与ff_tx_clk信号上升沿同步，在拉高ff_tx_sop信号之前将数据封装完成，且需要检测以太网IP核输出的ff_tx_rdy信号是否为高电平，当数据封装完毕并且ff_tx_rdy信号为高电平时即可拉高ff_tx_sop信号开始发送数据包；

步骤S8、使用Labview的波形图表功能将发送的数据显示出来。