CN110459606A - 一种具有自偏置pmos的横向沟槽型igbt及其制备方法 - Google Patents
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Abstract
本发明属于功率半导体器件技术领域，涉及一种具有自偏置PMOS的横向沟槽型IGBT及其制备方法。本发明在LIGBT器件结构的基础上增加了载流子存储层和纵向的槽栅结构，起到载流子存储作用，增强电导调制效应和减小器件导通压降；用分离栅包裹栅极的侧面，减小密勒电容，降低关断时间，减小关断损耗，改善正向导通压降与关断损耗的折中；减少了器件的栅电荷，降低了驱动损耗；优化了电流下降速率(di/dt)与导通损耗(Eon)的折衷特性；在关断初期自偏置MOSFET开启，抽取漂移区的过剩载流子，降低关断时间，减少了关断损耗；槽栅底部的厚氧化层能够减少栅极拐角处电场，有效增加击穿电压，提高器件可靠性；薄的栅氧化层能够降低器件的阈值电压，并能提高闩锁电流密度。
Description
技术领域
本发明属于功率半导体技术领域，具体涉及一种具有自偏置PMOS的横向沟槽型IGBT及其制备方法。
背景技术
绝缘栅双极晶体管(IGBT)是一种将绝缘栅场效应晶体管(MOSFET)和双极结型晶体管(BJT)的优点集中起来的、广泛应用于高压、高功率领域的电力电子器件，其拥有输入阻抗高、电流密度大、阻断电压大、饱和压降低、导通功率损耗低的特点。而横向IGBT器件是在IGBT基础上发展起来的横向集成功率器件，它综合了IGBT器件结构的输入阻抗高、导通压降低、功率损耗低、电压阻断能力强等多种优点，并在横向集成器件领域获得了重要应用。
在横向集成器件制造中，SOI技术取代传统体硅技术，逐步成为目前生产横向集成器件包括横向IGBT的主流技术。因为随着横向半导体器件的集成度的不断提高，排列紧密的器件与器件之间通过衬底的相互作用越来越严重，使得采用传统体硅工艺生产的集成电路的可靠性和性能大大降低，越来越不适应工业应用的需要。SOI技术采用埋氧层将顶硅与下面的硅衬底隔离开来，在顶硅上制作器件，这样使得器件与器件之间不能通过衬底耦合，同时可以抑制器件衬底产生的寄生效应，埋氧层还能够在正向阻断时辅助横向IGBT耐压，极大的改善了器件的性能，提高了器件可靠性。
图1为传统的基于SOI的沟槽栅横向IGBT的半元胞结构示意图。器件在正向阻断时，漂移区基区相互耗尽，其耗尽层承受高耐压，同时SOI的二氧化硅埋层辅助耐压；器件在正向导通时，寄生pnp晶体管开启，同时通过MOS沟道向pnp晶体管注入基极电流，使pnp晶体管工作在放大区，产生大注入效应，使漂移区出现电导调制，降低导通压降。
由于大注入效应，器件关断时需要抽取大量的过剩载流子，使得横向IGBT的关断速度慢，且有严重的电流拖尾现象，在使用中会造成较大的关断损耗。而增加电流抽取通路，是降低关断时间，减少关断损耗的有效方法。这使得在器件关断初期，漂移区电流可以从额外的电流通路流出漂移区，可以提高关断的速度，消除电流拖尾，降低关断损耗，提高器件的性能，提高横向IGBT的工作频率。
发明内容
本发明提供一种具有自偏置PMOS的横向沟槽型IGBT及其制备方法。相较于传统结构加入了载流子存储层和纵向方向的槽栅结构起到载流子存储作用，优化了漂移区载流子分布，增强电导调制效应和减小器件导通压降；用接发射极的分离栅包裹栅极的侧面，从而很大程度上抑制栅极和漂移区的耦合作用，减小密勒电容，降低关断时间，减小关断损耗，改善正向导通压降与关断损耗的折中；同时能够减少器件的栅电荷，易于驱动，减少对驱动电路能力的要求；降低了驱动损耗；优化了电流下降速率(di/dt)与导通损耗(Eon)的折衷特性；漂移区纵向方向靠近槽栅处的交错PNP层可以与栅氧化层和发射极共同形成自偏置MOSFET，在关断初期自偏置MOSFET开启，漂移区的过剩载流子通过自偏置MOSFET沟道被抽取，降低了关断时间，减少了关断损耗；槽栅底部的厚氧化层能够减少栅极拐角处电场，有效增加击穿电压，提高器件可靠性；槽栅纵向方向靠近漂移区一侧的厚氧化层能够降低关断时间，减少关断损耗，改善正向导通压降与关断损耗的折中；薄的栅氧化层能够降低器件的阈值电压，并能提高闩锁电流密度。
本发明采用如下技术方案实现：
本发明提供一种横向绝缘栅双极晶体管，包括自下而上依次设置的第二导电类型半导体衬底1、隔离介质层2、第一导电类型半导体漂移区3；以三维直角坐标系对器件的三维方向进行定义：定义器件横向方向为x轴方向、器件垂直方向为y轴方向、器件纵向方向即第三维方向为z轴方向；沿z轴方向，第一导电类型半导体漂移区3的上层两端分别设置有集电极结构和发射极结构；所述集电极结构包括第一导电类型半导体缓冲区4，嵌入设置在第一导电类型半导体缓冲区4上层的第二导电类型半导体集电区5和位于第二导电类型半导体集电区5上表面的第一金属化集电极6，所述第二导电类型半导体集电区5位于第一导电类型半导体缓冲区4上层远离发射极结构的一侧，且第二导电类型半导体集电区5的上表面与第一导电类型半导体缓冲区4的上表面齐平；所述发射极结构包括第一导电类型半导体电荷存储区15、设置在第一导电类型半导体电荷存储区15上层的第二导电类型半导体基区7、并列设置在第二导电类型半导体基区7上层的第一导电类型半导体发射区8和第二导电类型半导体发射区9，第一导电类型半导体发射区8和第二导电类型半导体发射区9的上表面具有第一金属化发射极10，所述第一导电类型半导体发射区8和第二导电类型半导体发射区9是沿x轴方向并列设置，第二导电类型半导体基区7、第一导电类型半导体发射区8和第二导电类型半导体发射区9位于远离集电极结构的一侧；沿x轴方向，发射极结构位于第一导电类型半导体漂移区3上层的一端；其特征在于：
沿x轴方向，第一导电类型半导体漂移区3上层的另一端具有第一沟槽栅结构，第一沟槽栅结构沿z轴方向的宽度大于发射极结构的宽度，且第一沟槽栅结构超出发射极结构的部分还沿x轴方向延伸至完全覆盖发射极结构的侧面；第一沟槽栅结构包括第二发射极12和设置在第二发射极12侧壁和底壁的第一栅介质层11；沿x轴方向，第一沟槽栅结构靠近发射极结构的一端还具有第二沟槽结构，第二沟槽结构包括第一栅电极14和设置在第一栅电极14侧壁和底壁的第二栅介质层13，第二栅介质层13与第二导电类型半导体基区7和第一导电类型半导体发射区8接触；沿z轴方向，第一沟槽栅结构远离发射极结构的一侧设置有第二导电类型半导体掺杂区18、嵌入设置在第一导电类型第二导电类型半导体掺杂区18上层的第一导电类型半导体掺杂区17和嵌入设置在第一导电类型半导体掺杂区17的上层的第二导电类型半导体掺杂区16；第二导电类型半导体掺杂区16、第一导电类型半导体掺杂区17和第二导电类型半导体掺杂区18均与第一栅介质层11接触；第二导电类型半导体掺杂区16上方设置有第三金属化发射极19；第二栅介质层13侧壁的厚度小于第一栅介质层11侧壁的厚度；第一导电类型半导体掺杂区17和第二导电类型半导体掺杂区16的上表面与第一导电类型半导体漂移区3的上表面平齐，水平方向延伸到半元胞边界；第一导电类型半导体电荷存储区15的掺杂浓度大于第一导电类型半导体漂移区3的掺杂浓度；第一导电类型半导体掺杂区17掺杂浓度高于第一导电类型半导体漂移区3的掺杂浓度；第二导电类型半导体掺杂区18的掺杂浓度高于第一导电类型半导体漂移区3的掺杂浓度。
进一步的是，本发明中还可以将第二沟槽结构设置在第二导电类型半导体发射区9和第一导电类型半导体发射区8的z轴方向，位于第二发射极12内部，包括第一栅电极14和将第一栅电极14与发射机结构和第二发射极12隔离的第二栅介质层13，第二栅介质层13与第二导电类型半导体发射区9和第一导电类型半导体发射区8接触；第一栅电极14和第二栅介质层13沿x轴方向向远离第二发射极12的一侧贯穿第二发射极12。
进一步的是，本发明中还可以将第一栅介质层11的沿x轴方向相对于第一导电类型半导体发射区8的另一侧设置有由上到下排列的第二导电类型半导体掺杂区22、第一导电类型半导体埋层21、第二导电类型半导体埋层20；第二导电类型半导体掺杂区22上方设置第四金属化发射极23并与第四金属化发射极23形成欧姆接触；第二导电类型半导体掺杂区22沿z轴方向不超过第一栅介质层11的沿z轴方向长度；第一导电类型半导体埋层21掺杂浓度高于第一导电类型半导体漂移区3的掺杂浓度，第二导电类型半导体埋层20的掺杂浓度高于第一导电类型半导体漂移区3的掺杂浓度；
进一步的是，本发明中还可以将第二沟槽结构设置在第一导电类型半导体发射区8的沿x轴方向和沿z轴方向，位于第二发射极12内部，包括第一栅电极14和将第一栅电极14与发射机结构和第二发射极12隔离的第二栅介质层13；第二栅介质层13在沿x轴方向和沿z轴方向均与第一导电类型半导体发射区8接触；在第二导电类型半导体发射区9的沿z轴方向靠近第一栅电极14的一侧设置第一导电类型半导体发射区81；第一导电类型半导体发射区81与第二栅介质层13、第二导电类型半导体基区7和第一金属化发射极10接触。
进一步的是，本发明中还可以沿x轴方向，将第二发射极12中远离发射极结构一侧设置沿y轴方向贯穿第二发射极12和第二栅介质层13的由上到下排列的第二导电类型半导体掺杂区22、第一导电类型半导体埋层21、第二导电类型半导体埋层20；第二导电类型半导体掺杂区22上方设置第四金属化发射极23，并与第四金属化发射极23形成欧姆接触；第一导电类型半导体埋层21的掺杂浓度高于第一导电类型半导体漂移区3的掺杂浓度；第二导电类型半导体埋层20垂直方向深度大于第一栅介质层11垂直方向深度，掺杂浓度大于第一导电类型半导体漂移区3的掺杂浓度。
进一步的是，本发明中还可以在第一栅介质层11的沿x轴方向一侧设置沿y轴方向贯穿第二导电类型半导体掺杂区22和第一导电类型半导体埋层21的第三介质层111，第三介质层111在沿z轴方向延伸到第一栅氧化层11相接触；第三介质层111的垂直方向深度低于第二导电类型半导体埋层区20的垂直方向深度；第三介质层111内部设置有第五发射极121，第五发射极121向沿z轴方向延伸到与第二发射极12相接触。
进一步的是，本发明中还可以将第一导电类型半导体为N型半导体，第二导电类型半导体为P型半导体；或者第一导电类型半导体为P型半导体，第二导电类型半导体为N型半导体。
进一步的，本发明中IGBT器件的半导体材料采用Si、SiC、GaAs或者GaN，沟槽填充材料采用多晶Si、SiC、GaAs或者GaN，且各部分可以采用同种材料也可采用不同种材料组合。
本发明还提供一种横向沟槽型绝缘栅双极晶体管的制作方法，包括以下步骤：
步骤1：选取背衬底为第二导电类型半导体衬底区1、介质层为隔离介质层2，顶层为第一导电类型半导体漂移区3的基片；
步骤2：在半导体基片表面生长一层预氧，后通过光刻、离子注入在第一导电类型半导体漂移区3上注入第二导电类型杂质并退火，形成第二导电类型半导体掺杂区18；再通过光刻、离子注入在第一导电类型半导体漂移区3上注入第一导电类型杂质并退火，形成第一导电类型半导体电荷存储层15；
步骤3：在第二导电类型半导体掺杂区18上注入第一导电类型杂质并退火，形成第一导电类型半导体掺杂区17；
步骤4：在成第一导电类型半导体掺杂区17上注入第二导电类型杂质并退火，形成第二导电类型半导体掺杂区16
步骤5：在半导体基片表面生长一层预氧，后通过光刻、离子注入在第一导电类型半导体电荷存储层15上注入第二导电类型杂质并退火，形成第二导电类型半导体基区7；
步骤6：在半导体基片表面生长一层预氧，后通过光刻、离子注入在第一导电类型半导体漂移区3注入第一导电类型杂质并退火，形成第一导电类型半导体缓冲区4。
步骤7：在器件表面淀积保护层，通过光刻和刻蚀工艺形成沟槽；
步骤8：通过氧化、淀积和刻蚀工艺形成完整的第一沟槽结构；
步骤9：在器件表面淀积低应力保护层，通过光刻和刻蚀工艺在第一沟槽内形成沟槽；
步骤10：通过氧化、淀积和刻蚀工艺形成完整的第二沟槽结构；
步骤11：剥离刻蚀第二沟槽时淀积的低应力保护层；
步骤12：通过光刻、离子注入第一导电类型杂质在第二导电类型半导体基区7上方形成第一导电类型半导体发射区8，然后通过光刻、离子注入第二导电类型杂质形成在水平方向与第一导电类型半导体发射区8并排设置的第二导电类型半导体发射区9；
步骤13：通过光刻、离子注入第二导电类型杂质在第一导电类型半导体缓冲区4上方形成第二导电类型半导体集电区5，并退火；
步骤14：在器件表面淀积金属，并采用光刻、刻蚀工艺在第一导电类型半导体发射区8和第二导电类型半导体发射区9上表面形成发射极金属10；在第二导电类型半导体集电区5上表面形成集电极金属6；在第二导电类型半导体掺杂区16上表面形成发射极金属19。
即制备得本发明横向沟槽型绝缘栅双极晶体管。
本发明的设计初衷详述如下：
本发明提出一种横向绝缘栅双极晶体管，相较于传统的二维结构，本发明加入了载流子存储层和纵向方向的槽栅结构起到载流子存储作用，优化了漂移区载流子分布，增强电导调制效应和减小器件导通压降；用接发射极的分离栅包裹栅极的侧面，从而很大程度上抑制栅极和漂移区的耦合作用，减小密勒电容，降低关断时间，减小关断损耗，改善正向导通压降与关断损耗的折中；同时能够减少器件的栅电荷，易于驱动，减少对驱动电路能力的要求；降低了驱动损耗；优化了电流下降速率(di/dt)与导通损耗(Eon)的折衷特性；漂移区纵向方向靠近槽栅处的交错PNP层可以与栅氧化层和发射极共同形成自偏置MOSFET，在关断初期自偏置MOSFET开启，漂移区的过剩载流子通过自偏置MOSFET沟道被抽取，降低了关断时间，减少了关断损耗；槽栅底部的厚氧化层能够减少栅极拐角处电场，有效增加击穿电压，提高器件可靠性；槽栅纵向方向靠近漂移区一侧的厚氧化层能够降低关断时间，减少关断损耗，改善正向导通压降与关断损耗的折中；薄的栅氧化层能够降低器件的阈值电压，并能提高闩锁电流密度。
相比现有技术，本发明的有益效果是：
与现有技术相比，本发明的有益效果为：优化了漂移区载流子分布，降低了横向绝缘栅双极晶体管的正向导通压降；降低了器件的密勒电容，减少了关断时间，降低了关断损耗；增加了器件关断时的导电通道，加速载流子抽取，优化了正向导通压降与关断损耗之间的折中；减少了器件的开启所需的栅电荷，减少驱动损耗；优化了电流下降速率(di/dt)与导通损耗(Eon)的折衷特性；增加了正向阻断电压；提高了器件可靠性；降低了器件的阈值电压；提高了闩锁电流密度。
附图说明
图1是传统基于SOI的沟槽型横向IGBT器件的结构示意图。
图2是本发明实施例提供的横向IGBT器件的结构示意图。
图3是本发明实施例提供的横向IGBT器件的二维剖面结构示意图。
图4是本发明实施例提供的横向IGBT器件的二维剖面结构示意图。
图5是本发明实施例提供的横向IGBT器件的结构示意图。
图6是本发明实施例提供的横向IGBT器件的二维剖面结构示意图。
图7是本发明实施例提供的横向IGBT器件的结构示意图。
图8是本发明实施例提供的横向IGBT器件的二维剖面结构示意图。
图9是本发明实施例提供的横向IGBT器件的结构示意图。
图10是本发明实施例提供的横向IGBT器件的结构示意图。
图11是本发明实施例提供的横向IGBT器件的结构示意图。
图12是本发明实施例提供的横向IGBT器件制作方法离子注入形成P型掺杂区18后的结构的二维剖面示意图。
图13是本发明实施例提供的横向IGBT器件制作方法离子注入形成P型掺杂区16后的结构的二维剖面示意图。
图14是本发明实施例提供的横向IGBT器件制作方法离子注入形成N型缓冲区4后的结构的二维剖面示意图。
图15是本发明实施例提供的横向IGBT器件制作方法刻蚀第一沟槽后的结构的二维剖面示意图。
图16是本发明实施例提供的横向IGBT器件制作方法在第一沟槽上生长氧化层11后的结构的二维剖面示意图。
图17是本发明实施例提供的横向IGBT器件制作方法在氧化层11上淀积多晶硅12后的结构的二维剖面示意图。
图18是本发明实施例提供的横向IGBT器件制作方法在多晶硅12上刻蚀部分多晶硅12并刻蚀侧壁的氧化层11，形成第二沟槽后的结构的二维剖面示意图。
图19是本发明实施例提供的横向IGBT器件制作方法在第二沟槽内生长氧化层13后的结构的二维剖面示意图。
图20是本发明实施例提供的横向IGBT器件制作方法在氧化层13上淀积多晶硅14后的结构的二维剖面示意图。
图21是本发明实施例提供的横向IGBT器件制作方法离子注入形成P型集电区5后的结构的二维剖面示意图。
图1至图21中：1是P型衬底，2是二氧化硅隔离层，3是N漂移区，4是N缓冲区，5是P型集电区，6是第一金属化集电极，7是P型基区，8是N型发射区，9是P型发射区，10是第一金属发射极，11是第一栅介质层，12是第二多晶硅发射极，13是第二栅介质层，14是多晶硅栅电极，15是N型载流子存储层，16是P型掺杂区，17是N型掺杂区，18是P型掺杂区，19是第三金属发射极，20是P型埋层区，21是N型埋层区，22是P型埋层区，23是第四金属发射极，81是N型发射区，111是第三二氧化硅层，121是第五多晶硅发射极。
具体实施方式
为了使得所属领域技术人员能够更加清楚本发明方案及原理，下面结合附图和具体实施例进行详细描述。本发明的内容不局限于任何具体实施例，也不代表是最佳实施例，本领域技术人员所熟知的一般替代也涵盖在本发明的保护范围内。
实施例1；
本实施例提供一种横向绝缘栅双极晶体管，其半元胞结构如图2所示，沿半元胞结构中虚线AB和虚线CD所得的二维剖面结构分别如图3和图4所示。本实施例包括自下而上依次设置的P型衬底1、二氧化硅隔离层2、N型漂移区3；N型漂移区3的顶层纵向方向一侧设置有N型缓冲区4，所述纵向方向为同时与器件水平方向和垂直方向均垂直的第三维方向；N型缓冲区4内部设置有N型集电区5，N型集电区5上表面设置有第一金属集电极6；N型漂移区3中纵向方向远离N型缓冲区4的一侧的顶部设有P型基区7；所述P型基区7的下侧设置有N型电荷存储区15，并与N型电荷存储区15接触；P型基区7内部的顶层设置有相互连接的N型发射区8和P型发射区9，N型发射区8和P型发射区9的上表面设置有第一金属发射极10；N型发射区8的左侧和内侧设有第一沟槽栅结构，第一沟槽栅结构包括第二多晶硅发射极12和设置在第二多晶硅发射极12侧壁和底壁的第一二氧化硅层11；N型发射区8的水平方向左侧还有第二沟槽结构，第二沟槽结构在第二多晶硅发射极12内部，包括第一栅电极14和设置在第一栅电极14侧壁和底壁的第二栅介质层13，该沟槽栅结构与P型基区7和N型发射区8接触；N型漂移区3的纵向方向靠近N型发射区8的一侧顶部设置有P型掺杂区16、包裹P型掺杂区16的N型掺杂区17和包裹N型掺杂区17的P型掺杂区18；P型掺杂区16、N型掺杂区17和P型掺杂区18纵向方向均与第一栅介质层11接触；P型掺杂区16上方设置有第三金属化发射极19。
所述第二二氧化硅层13侧壁的厚度小于第一二氧化硅层11侧壁的厚度；N型掺杂区17和P型掺杂区18的上表面与N型漂移区上表面平齐，水平方向延伸到半元胞边界；N型电荷存储区15的掺杂浓度大于N型漂移区3的掺杂浓度；P型掺杂区18掺杂浓度高于N型漂移区3的掺杂浓度；N型掺杂区17掺杂浓度高于N型漂移区3的掺杂浓度；
特别地，P型掺杂区16的掺杂浓度高于N型掺杂区17的掺杂浓度。
特别地，P型掺杂区16与第三金属化发射极19形成欧姆接触。
特别地，P型掺杂区18垂直方向深度大于等于第一栅介质层11的垂直方向深度。
特别地，第二栅介质层13和第一栅电极14左侧还可以与半元胞边界接触。
特别地，第一栅介质层11纵向侧壁的厚度大于底部侧壁的厚度。
本实施例所用半导体材料为硅，其余实施例中也可采用硅、氮化镓等任何合适的半导体材料。本实施例中金属化电极的厚度均为1～6μm；N型发射区10的掺杂浓度为5×1018cm-3～1×1020cm-3，深度为0.3～0.5μm；P型发射区9的掺杂浓度为1×1018cm-3～1×1019cm-3，深度为0.3～0.5μm；P型基区8掺杂浓度为3×1016cm-3～2×1017cm-3，深度为1.5～2.5μm；P型发射区5的掺杂浓度为5×1017cm-3～1×1019cm-3，深度为0.3～0.5μm；N型缓冲层4的掺杂浓度为1×1016cm-3～5×1017cm-3；N型漂移区3的掺杂浓度为2×1014cm-3～1×1016cm-3；二氧化硅介质层2的厚度为0.2～3μm；栅介质层11厚度为200～1000nm；多晶硅栅电极12和多晶硅栅电极14的深度为1.5～2.5μm，宽度为1～1.5μm；栅介质层13水平方向厚度为20～200nm。
实施例2：
本实施例提供一种横向绝缘栅双极晶体管，其半元胞结构如图5所示，其沿图中虚线AB二维剖面图如图6所示。本实施例在实施例1的基础上，将多晶硅栅电极14和第二二氧化硅层13转移到N型发射区8的内侧，水平方向右侧接触半元胞边界，左侧与第一二氧化硅层11的侧壁左侧相平齐；原第二二氧化硅层13右侧侧壁被第一二氧化硅层11的侧壁代替，其余部分被第二多晶硅发射极12代替；原多晶硅栅电极14的位置被第二多晶硅发射极12代替。
与实施例1相比，本实施例将多晶硅栅极和栅氧化层转移到纵向方向，可以减少水平方向的面积消耗，方便控制水平方向尺寸；纵向方向第一二氧化硅层11的厚的侧壁能够在降低关断损耗的同时减少多晶硅栅极14的拐角处电场，提高器件可靠性。
实施例3：
本实施例提供一种横向绝缘栅双极晶体管，其元胞结构如图7所示，其沿图中虚线CD的二维剖面图如图8所示。本实施例在实施例2的基础上，将第一栅介质层11的左侧设置由上到下排列的P型掺杂区22、N型埋层21、P型埋层20；P型掺杂区22的上方设置第四金属化发射极23，并与第四金属化发射极23形成欧姆接触。所述P型掺杂区22纵向方向长度不超过第一栅介质层11的纵向方向长度，N型埋层21的掺杂浓度高于N型漂移区3的掺杂浓度、P型埋层20的掺杂浓度高于N型漂移区3的掺杂浓度。
特别地，P型掺杂区22掺杂浓度与P型掺杂区16的掺杂浓度相同。
特别地，P型掺杂区22掺杂浓度可以与P型掺杂区16同时制作。
特别地，P型掺杂区22的掺杂浓度低于N型埋层21的掺杂浓度。
特别地，N型埋层21可以与N型掺杂区17同时制作。
特别地，N型埋层21和P型埋层20纵向方向长度不超过第一栅介质层11的纵向方向长度。
特别地，P型埋层20的下表面低于第一栅介质层11的下表面。
与实施例1相比，本实施例在第一二氧化硅层11的左侧增加了由P型掺杂区22、N型埋层21、P型埋层20、第一栅介质层11和第二多晶硅发射极12组成的自偏置P沟道MOSFET结构。当器件正向导通时，P型埋层20的电压提高，导致P沟道MOSFET导通；空穴电流流入P型掺杂区22，从第四金属发射极23流出，P型埋层20电压被钳位，导致N型电荷存储层15电压被钳位，降低了器件的饱和压降，提高短路安全工作区；器件关断的初期，自偏置P沟道MOSFET导通，形成空穴通路抽取漂移区中的过剩空穴，减少关断时间，降低关断损耗；因为高浓度的P型埋层20的存在，在不影响器件耐压的情况下允许更高掺杂浓度的N型电荷存储层15，进一步降低导通压降。
实施例4：
本实施例提供一种横向绝缘栅双极晶体管，其半元胞结构如图9所示。本实施例在实施例2的基础上，改变第二沟槽的位置，将第二沟槽结构设置在N型发射区8的水平方向一侧和内侧，第二沟槽结构包括多晶硅栅电极14和设置在多晶硅栅电极14侧壁和底壁的第二二氧化硅层13；第二二氧化硅层13在水平方向和纵向方向均与N型发射区8接触；在P型发射区9的纵向方向靠近多晶硅栅电极14的一侧设置N型发射区81；N型发射区81与第二二氧化硅层13、P型基区7和第一金属化发射极10接触。
特别的是，所述多晶硅栅电极14和第二二氧化硅层13水平方向左侧还可以与半元胞边界接触。
特别的是，所述N型发射区81水平方向右侧与半元胞边界接触，左侧与N型发射区8接触。
特别的是，所述N型发射区81掺杂浓度与N型发射区8相同。
特别的是，所述N型发射区81可与N型发射区8同时制作。
与实施例2相比，本实施例可以在器件水平方向增加导电沟道，提高对器件的控制能力；正向导通时可以发射极可以注入更多的电子到漂移区，提高寄生pnp晶体管的放大电流，从而降低器件的导通压降；优化了电流下降速率(di/dt)与导通损耗(Eon)的折衷特性。
实施例5：
本实施例提供一种横向绝缘栅双极晶体管，其半元胞结构如图10所示。本实施例在实施例4的基础上，将第一二氧化硅层11和第二多晶硅发射极12在纵向方向小于第二二氧化硅层13纵向方向长度的部分在水平方向右侧位置不变，左侧位置收缩到不再与半元胞边界接触；将收缩后的第二多晶硅发射极12和第一二氧化硅层11的侧壁用第一二氧化硅层11填充；第二多晶硅发射极12和第一二氧化硅层11的左侧设置有由上到下排列的P型掺杂区22、N型埋层21、P型埋层20；P型掺杂区22上方设置第四金属化发射极23并与第四金属化发射极23形成欧姆接触；N型埋层21的掺杂浓度高于N型漂移区3的掺杂浓度；P型埋层20的垂直方向深度大于第一二氧化硅层11垂直方向深度，P型埋层20的掺杂浓度大于N型漂移区3的掺杂浓度。
特别地，P型掺杂区22的掺杂浓度高于N型埋层21的掺杂浓度。
特别地，N型埋层21和P型埋层20纵向方向长度不超过第一栅介质层11的纵向方向长度。
特别地，P型埋层20的下表面低于第一栅介质层11的下表面。
与实施例4相比，本实施例在第一二氧化硅层11的左侧增加了由P型掺杂区22、N型埋层21、P型埋层20、第一栅介质层11和第二多晶硅发射极12组成的自偏置P沟道MOSFET结构。当器件正向导通时，P型埋层20的电压提高，导致自偏置P沟道MOSFET导通；空穴电流流入P型掺杂区22，从第四金属发射极23流出，导致N型电荷存储层15电压被钳位，降低了器件的饱和压降，提高短路安全工作区；器件关断的初期，自偏置P沟道MOSFET导通，形成空穴通路抽取漂移区中的过剩空穴，减少关断时间，降低关断损耗；因为高浓度的P型埋层20的存在，在不影响器件耐压的情况下允许更高掺杂浓度的N型电荷存储层15，进一步降低导通压降。
实施例6：
本实施例提供一种横向绝缘栅双极晶体管，其半元胞结构如图11所示。本实施例在实施例5的基础上，将第一二氧化硅层11的水平方向左侧设置第三二氧化硅层111，第三二氧化硅层111在纵向方向延伸到第一二氧化硅层11相接触；第三二氧化硅层111的垂直方向深度低于P型埋层区20的垂直方向深度；第三二氧化硅层111内部设置有第五多晶硅发射极121，第五多晶硅发射极121向纵向方向延伸到与第二多晶硅发射极12相接触。
特别地，第三二氧化硅层111的下表面与第一二氧化硅层11的下表面平齐。
特别地，第三二氧化硅层111可以与第一二氧化硅层11同时制作，也可以分别制作。
特别地，第五发射极121可以与第二发射极12同时制作，也可以分别制作。
与实施例5相比，本实施例中，第三二氧化硅层111、第五多晶硅发射极121、和由上到下排列的P型掺杂区22、N型埋层21、P型埋层20构成P沟道MOSFET结构，可以通过调整第三二氧化硅层111的厚度调整P沟道MOSFET的阈值电压，从而更好地控制器件；增加了自偏置P沟道MOSFET的沟道密度，在器件关断初期，形成更多的空穴通路抽取漂移区中的过剩空穴，进一步减少关断时间，进一步降低关断损耗。
实施例7：
本实施例以200V电压等级的横向沟槽型绝缘栅双极型晶体管为例进行说明，根据本领域常识可根据实际需求制备不同性能参数的器件。
步骤1：选取背衬底为P型轻掺杂、顶层硅为N型轻掺杂的SOI基片，所选取的P型背衬底1的掺杂浓度为1013～1014cm-3，N型顶层硅3的掺杂浓度为1013～1015cm-3，二氧化硅隔离层2厚度为1～3μm；
步骤2：在硅片表面生长一层场氧化层，光刻得到有源区，再生长一层预氧化层，通过光刻和离子注入P型杂质制得P型掺杂区18，其沿虚线CD剖面图如图12所示；离子注入的能量为80～120keV，离子注入剂量为1012～1014个/cm2，退火温度为1100～1200℃，推结时间为30～200分钟；通过光刻和离子注入N型杂质制得N型电荷存储层15，离子注入的能量为60～120keV，注入剂量为1012～1013个/cm2，退火温度为1100～1150℃，退火时间为20～120分钟；
步骤3：通过光刻和离子注入N型杂质在P型掺杂区18上制得N型掺杂区17，离子注入的能量为60～120keV，注入剂量为1012～1013个/cm2，退火温度为1100～1150℃，退火时间为10～60分钟；
步骤4：通过光刻和离子注入P型杂质在N型掺杂区17上制得P型掺杂区16，离子注入的能量为40～80keV，注入剂量为1012～1013个/cm2，退火温度为900～1050℃，退火时间为10～60分钟，其沿虚线CD剖面图如图13所示；
步骤5：通过光刻、离子注入工艺在N型电荷存储层15上方注入P型杂质再通过退火制得P型基区7，P型离子注入的能量为50～80keV，注入剂量为1012～1013个/cm2；
步骤6：通过光刻、离子注入工艺在N型漂移区3上方注入N型杂质，再通过退火制得N型缓冲区4，N型离子注入的能量为40～60keV，注入剂量为1012～1013个/cm2，退火温度为900～1050℃，退火时间为10～60分钟，其沿虚线CD剖面图如图14所示；
步骤7：在硅片表面淀积厚度为700～1000纳米的TEOS保护层，光刻出窗口进行沟槽硅刻蚀，进而在N型漂移区3上刻蚀形成沟槽，所述沟槽沿器件垂直方向延伸并贯穿P型基区7和N型电荷存储层15，，其沿虚线CD剖面图如图15所示；
步骤8：在1050℃～1150℃的O2气氛下，在所述沟槽内壁形成厚氧介质层11，其沿虚线CD剖面图如图16所示；然后于750℃～950℃下在第一二氧化硅层11内淀积多晶硅12，沟槽内的多晶硅12及其周侧的介质层对N型电荷存储层15的电场起屏蔽作用，其沿虚线CD剖面图如图17所示；
步骤9：在P型基区7、N型漂移区3、N型缓冲区4和多晶硅电极12的部分上表面覆盖一层低应力氮化物(Nitride)；在硅片表面淀积保护层，光刻出窗口进行沟槽多晶硅刻蚀，刻蚀多晶硅电极12，形成第二沟槽，第二沟槽的深度小于等于多晶硅电极12的深度，并刻蚀第二沟槽侧壁的二氧化硅，其沿虚线CD剖面图如图18所示；
步骤10：于1050℃～1150℃的O2气氛下在第二沟槽内生长氧化层13，其沿虚线CD剖面图如图19所示；于750℃～950℃下淀积多晶硅发射极14，多晶硅发射极14和多晶硅栅电极12通过第二二氧化硅层13相互隔离，其沿虚线CD剖面图如图20所示；
步骤11：通过H3PO4湿法腐蚀剥离表面覆盖的低应力氮化物(Nitride)层；
步骤12：通过光刻、离子注入工艺在P型基区7顶层分别注入N型杂质和P型杂质制得相互接触且并排设置的N+发射区8和P+发射区9，离子注入N型杂质的能量为20～60keV，注入剂量为1015～1016个/cm2，离子注入P型杂质的能量为30～60keV，注入剂量为1015～1016个/cm2；所述N+发射区8一侧与第二二氧化硅层13相连；
步骤13：通过光刻、离子注入工艺在N型缓冲区4的顶层注入P型杂质并退火制得P型集电区5，注入剂量为1015～1016个/cm2，退火温度为900℃，时间为20～60分钟，其沿虚线CD剖面图如图21所示。
步骤14：在器件表面淀积金属，并采用光刻、刻蚀工艺在N+发射区8和P+发射区9上表面形成发射极金属10；在P型集电区5上表面形成集电极金属6；在P型掺杂区16上表面形成发射极金属19。
即制备得本发明横向沟槽型绝缘栅双极晶体管。
进一步地，可将步骤7和步骤8放在步骤3之前，即先形成沟槽结构，再离子注入形成N型掺杂区17和P型掺杂区16；
进一步地，可将步骤12放在步骤9之前，即离子注入形成N+发射区3和P+发射区4后再覆盖低应力氮化物(Nitride)，然后形成沟槽栅结构；
进一步地，可交换步骤12与步骤13的顺序，并在最后完成退火，即先离子注入形成P型集电区，再离子注入形成N型发射区和P型发射区，再退火；
进一步地，二氧化硅隔离层2、第一二氧化硅层11、第二二氧化硅层13的材料也可以采用除二氧化硅以外的其他隔离介质材料，可以采用同种材料也可以采用不同种材料组合。
根据本领域技术人员常识可知：所述硅材料还可以用碳化硅、氮化镓、三氧化二镓、金刚石等宽禁带材料代替；本发明不仅适用于N沟道IGBT结构，也适用于P沟道IGBT结构，仅需将N型和P型材料的导电类型进行互换；本发明的栅介质材料不局限于二氧化硅，还包括：氮化硅(Si3N4)、二氧化铪(HfO2)、三氧化二铝(Al2O3)等高K介质材料；本发明中所述表面金属化电极材料可以相同，也可以不同。同时，制造工艺的具体实施方式也可以根据实际需要进行调整。
以上结合附图对本发明的实施例进行了详细阐述，但是本发明并不局限于上述的具体实施方式，上述具体实施方式仅仅是示意性的，而不是限制性的，本领域的普通技术人员在本发明的启示下，不脱离本发明宗旨和权利要求所保护范围的情况下还可以做出很多变形，这些均属于本发明的保护。
Claims (8)
1.一种具有自偏置PMOS的横向沟槽型IGBT，包括自下而上依次设置的第二导电类型半导体衬底(1)、隔离介质层(2)、第一导电类型半导体漂移区(3)；以三维直角坐标系对器件的三维方向进行定义：定义器件横向方向为x轴方向、器件垂直方向为y轴方向、器件纵向方向即第三维方向为z轴方向；沿z轴方向，第一导电类型半导体漂移区(3)的上层两端分别设置有集电极结构和发射极结构；所述集电极结构包括第一导电类型半导体缓冲区(4)，嵌入设置在第一导电类型半导体缓冲区(4)上层的第二导电类型半导体集电区(5)和位于第二导电类型半导体集电区(5)上表面的第一金属化集电极(6)，所述第二导电类型半导体集电区(5)位于第一导电类型半导体缓冲区(4)上层远离发射极结构的一侧，且第二导电类型半导体集电区(5)的上表面与第一导电类型半导体缓冲区(4)的上表面齐平；所述发射极结构包括第一导电类型半导体电荷存储区(15)、设置在第一导电类型半导体电荷存储区(15)上层的第二导电类型半导体基区(7)、并列设置在第二导电类型半导体基区(7)上层的第一导电类型半导体发射区(8)和第二导电类型半导体发射区(9)，第一导电类型半导体发射区(8)和第二导电类型半导体发射区(9)的上表面具有第一金属化发射极(10)，所述第一导电类型半导体发射区(8)和第二导电类型半导体发射区(9)是沿x轴方向并列设置，第二导电类型半导体基区(7)、第一导电类型半导体发射区(8)和第二导电类型半导体发射区(9)位于远离集电极结构的一侧；沿x轴方向，发射极结构位于第一导电类型半导体漂移区(3)上层的一端；其特征在于：
沿x轴方向，第一导电类型半导体漂移区(3)上层相对于发射极结构的另一端具有第一沟槽栅结构，第一沟槽栅结构沿z轴方向的宽度大于发射极结构的宽度，且第一沟槽栅结构超出发射极结构的部分还沿x轴方向延伸至完全覆盖发射极结构的侧面；第一沟槽栅结构包括第二发射极(12)和设置在第二发射极(12)侧壁和底壁的第一栅介质层(11)；沿x轴方向，第一沟槽栅结构靠近发射极结构的一端还具有第二沟槽结构，第二沟槽结构包括第一栅电极(14)和设置在第一栅电极(14)侧壁和底壁的第二栅介质层(13)，第二栅介质层(13)与第二导电类型半导体基区(7)和第一导电类型半导体发射区(8)接触；沿z轴方向，第一沟槽栅结构远离发射极结构的一侧设置有第二导电类型半导体掺杂区(18)、嵌入设置在第一导电类型第二导电类型半导体掺杂区(18)上层的第一导电类型半导体掺杂区(17)和嵌入设置在第一导电类型半导体掺杂区(17)的上层的第二导电类型半导体掺杂区(16)；第二导电类型半导体掺杂区(16)、第一导电类型半导体掺杂区(17)和第二导电类型半导体掺杂区(18)均与第一栅介质层(11)接触；第二导电类型半导体掺杂区(16)上方设置有第三金属化发射极(19)；第二栅介质层(13)侧壁的厚度小于第一栅介质层(11)侧壁的厚度；第一导电类型半导体掺杂区(17)和第二导电类型半导体掺杂区(16)的上表面与第一导电类型半导体漂移区(3)的上表面平齐，水平方向延伸到半元胞边界；第一导电类型半导体电荷存储区(15)的掺杂浓度大于第一导电类型半导体漂移区(3)的掺杂浓度；第一导电类型半导体掺杂区(17)掺杂浓度高于第一导电类型半导体漂移区(3)的掺杂浓度；第二导电类型半导体掺杂区(18)的掺杂浓度高于第一导电类型半导体漂移区(3)的掺杂浓度。
2.根据权利要求1所述的一种具有自偏置PMOS的横向沟槽型IGBT，其特征在于：第二沟槽结构在第二导电类型半导体发射区(9)和第一导电类型半导体发射区(8)的z轴方向，位于第二发射极(12)内部，包括第一栅电极(14)和设置在第一栅电极(14)侧壁和底壁的第二栅介质层(13)，第二栅介质层(13)将第一栅电极(14)与发射机结构和第二发射极(12)隔离，第二栅介质层(13)与第二导电类型半导体发射区(9)和第一导电类型半导体发射区(8)接触；第一栅电极(14)和第二栅介质层(13)沿x轴方向向远离第二发射极(12)的一侧贯穿第二发射极(12)。
3.根据权利要求2所述的一种具有自偏置PMOS的横向沟槽型IGBT，其特征在于：第一栅介质层(11)的x轴方向相对于第一导电类型半导体发射区(8)的另一侧设置有由上到下排列的第二导电类型半导体掺杂区(22)、第一导电类型半导体埋层(21)、第二导电类型半导体埋层(20)；第二导电类型半导体掺杂区(22)上方设置第四金属化发射极(23)并与第四金属化发射极(23)形成欧姆接触；第二导电类型半导体掺杂区(22)z轴方向不超过第一栅介质层(11)的z轴方向长度；第一导电类型半导体埋层(21)掺杂浓度高于第一导电类型半导体漂移区(3)的掺杂浓度，第二导电类型半导体埋层(20)的掺杂浓度高于第一导电类型半导体漂移区(3)的掺杂浓度。
4.根据权利要求2所述的一种具有自偏置PMOS的横向沟槽型IGBT，其特征在于：将第二沟槽结构设置在第一导电类型半导体发射区(8)的沿x轴方向和沿z轴方向，位于第二发射极(12)内部，第二沟槽结构包括第一栅电极(14)和设置在第一栅电极(14)侧壁和底壁的第二栅介质层(13)，第二栅介质层(13)将第一栅电极(14)与发射机结构和第二发射极(12)隔离；第二栅介质层(13)在x轴方向和z轴方向均与第一导电类型半导体发射区(8)接触；在第二导电类型半导体发射区(9)的z轴方向靠近第一栅电极(14)的一侧设置第一导电类型半导体发射区(81)；第一导电类型半导体发射区(81)与第二栅介质层(13)、第二导电类型半导体基区(7)和第一金属化发射极(10)接触。
5.根据权利要求4所述的一种具有自偏置PMOS的横向沟槽型IGBT，其特征在于：沿x轴方向，将第二发射极(12)中远离发射极结构一侧设置有沿y轴方向贯穿第二发射极(12) 和第二栅介质层(13)的由上到下排列的第二导电类型半导体掺杂区(22)、第一导电类型半导体埋层(21)、第二导电类型半导体埋层(20)；第二导电类型半导体掺杂区(22)上方设置第四金属化发射极(23)，并与第四金属化发射极(23)形成欧姆接触；第一导电类型半导体埋层(21)的掺杂浓度高于第一导电类型半导体漂移区(3)的掺杂浓度；第二导电类型半导体埋层(20)垂直方向深度大于第一栅介质层(11)垂直方向深度，掺杂浓度大于第一导电类型半导体漂移区(3)的掺杂浓度。
6.根据权利要求5所述的一种具有自偏置PMOS的横向沟槽型IGBT，其特征在于：在第一栅介质层(11)的x轴方向一侧设置有沿y轴方向贯穿第二导电类型半导体掺杂区(22)和第一导电类型半导体埋层(21)的第三介质层(111)，第三介质层(111)在沿z轴方向延伸到与第一栅氧化层(11)相接触；第三介质层(111)的垂直方向深度低于第二导电类型半导体埋层区(20)的垂直方向深度；第三介质层(111)内部设置有第五发射极(121)，第五发射极(121)沿z轴方向延伸到与第二发射极(12)相接触。
7.根据权利要求1所述的一种具有自偏置PMOS的横向沟槽型IGBT，其特征在于：第一导电类型半导体为N型半导体，第二导电类型半导体为P型半导体；或者第一导电类型半导体为P型半导体，第二导电类型半导体为N型半导体。
8.一种具有自偏置PMOS的横向沟槽型IGBT的制备方法，包括以下步骤：
步骤1：选取背衬底为第二导电类型半导体衬底区(1)、介质层为隔离介质层(2)，顶层为第一导电类型半导体漂移区(3)的基片；
步骤2：在半导体基片表面生长一层预氧，后通过光刻、离子注入在第一导电类型半导体漂移区(3)上注入第二导电类型杂质并退火，形成第二导电类型半导体掺杂区(18)；再通过光刻、离子注入在第一导电类型半导体漂移区(3)上注入第一导电类型杂质并退火，形成第一导电类型半导体电荷存储层(15)；
步骤3：在第二导电类型半导体掺杂区(18)上注入第一导电类型杂质并退火，形成第一导电类型半导体掺杂区(17)；
步骤4：在成第一导电类型半导体掺杂区(17)上注入第二导电类型杂质并退火，形成第二导电类型半导体掺杂区(16)
步骤5：在半导体基片表面生长一层预氧，后通过光刻、离子注入在第一导电类型半导体电荷存储层(15)上注入第二导电类型杂质并退火，形成第二导电类型半导体基区(7)；
步骤6：在半导体基片表面生长一层预氧，后通过光刻、离子注入在第一导电类型半导体漂移区(3)注入第一导电类型杂质并退火，形成第一导电类型半导体缓冲区(4)。
步骤7：在器件表面淀积保护层，通过光刻和刻蚀工艺形成沟槽；
步骤8：通过氧化、淀积和刻蚀工艺形成完整的第一沟槽结构；
步骤9：在器件表面淀积低应力保护层，通过光刻和刻蚀工艺在第一沟槽内形成沟槽；
步骤10：通过氧化、淀积和刻蚀工艺形成完整的第二沟槽结构；
步骤11：剥离刻蚀第二沟槽时淀积的低应力保护层；
步骤12：通过光刻、离子注入第一导电类型杂质在第二导电类型半导体基区(7)上方形成第一导电类型半导体发射区(8)，然后通过光刻、离子注入第二导电类型杂质形成在水平方向与第一导电类型半导体发射区(8)并排设置的第二导电类型半导体发射区(9)；
步骤13：通过光刻、离子注入第二导电类型杂质在第一导电类型半导体缓冲区(4)上方形成第二导电类型半导体集电区(5)，并退火；
步骤14：在器件表面淀积金属，并采用光刻、刻蚀工艺在第一导电类型半导体发射区(8)和第二导电类型半导体发射区(9)上表面形成发射极金属(10)；在第二导电类型半导体集电区(5)上表面形成集电极金属(6)；在第二导电类型半导体掺杂区(16)上表面形成发射极金属(19)。
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Citations (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5227653A (en) * | 1991-08-07 | 1993-07-13 | North American Philips Corp. | Lateral trench-gate bipolar transistors |
| US20070187781A1 (en) * | 2006-02-16 | 2007-08-16 | Kocon Christopher B | Lateral power transistor with self-biasing electrodes |
| US20110057230A1 (en) * | 2009-09-09 | 2011-03-10 | Florin Udrea | Lateral Insulated Gate Bipolar Transistors (LIGBTS) |
| JP2013069853A (ja) * | 2011-09-22 | 2013-04-18 | Denso Corp | 横型の絶縁ゲート型バイポーラトランジスタを備えた半導体装置 |
| CN103413824A (zh) * | 2013-07-17 | 2013-11-27 | 电子科技大学 | 一种rc-ligbt器件及其制作方法 |
| CN107170816A (zh) * | 2017-05-11 | 2017-09-15 | 电子科技大学 | 一种横向绝缘栅双极型晶体管 |
| CN107482058A (zh) * | 2017-09-25 | 2017-12-15 | 电子科技大学 | 一种具有载流子存储层的薄soi ligbt器件 |
| CN107507861A (zh) * | 2017-06-19 | 2017-12-22 | 西安电子科技大学 | 新型肖特基接触注入增强型SiC PNM‑IGBT器件及其制备方法 |
| CN107731897A (zh) * | 2017-10-20 | 2018-02-23 | 电子科技大学 | 一种沟槽栅电荷存储型igbt及其制造方法 |
| CN107799582A (zh) * | 2017-10-20 | 2018-03-13 | 电子科技大学 | 一种沟槽栅电荷储存型绝缘栅双极型晶体管及其制造方法 |
| CN108321193A (zh) * | 2018-02-05 | 2018-07-24 | 电子科技大学 | 一种沟槽栅电荷存储型igbt及其制作方法 |
| CN108461537A (zh) * | 2018-02-05 | 2018-08-28 | 电子科技大学 | 一种沟槽栅电荷存储型igbt及其制作方法 |
| CN109585540A (zh) * | 2018-12-04 | 2019-04-05 | 电子科技大学 | 一种具有载流子存储层的平面栅igbt器件 |
| CN109887998A (zh) * | 2019-03-07 | 2019-06-14 | 电子科技大学 | 一种具有折叠槽栅的薄soi ligbt |
-
2019
- 2019-08-29 CN CN201910806851.8A patent/CN110459606B/zh active Active
Patent Citations (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5227653A (en) * | 1991-08-07 | 1993-07-13 | North American Philips Corp. | Lateral trench-gate bipolar transistors |
| US20070187781A1 (en) * | 2006-02-16 | 2007-08-16 | Kocon Christopher B | Lateral power transistor with self-biasing electrodes |
| US20110057230A1 (en) * | 2009-09-09 | 2011-03-10 | Florin Udrea | Lateral Insulated Gate Bipolar Transistors (LIGBTS) |
| JP2013069853A (ja) * | 2011-09-22 | 2013-04-18 | Denso Corp | 横型の絶縁ゲート型バイポーラトランジスタを備えた半導体装置 |
| CN103413824A (zh) * | 2013-07-17 | 2013-11-27 | 电子科技大学 | 一种rc-ligbt器件及其制作方法 |
| CN107170816A (zh) * | 2017-05-11 | 2017-09-15 | 电子科技大学 | 一种横向绝缘栅双极型晶体管 |
| CN107507861A (zh) * | 2017-06-19 | 2017-12-22 | 西安电子科技大学 | 新型肖特基接触注入增强型SiC PNM‑IGBT器件及其制备方法 |
| CN107482058A (zh) * | 2017-09-25 | 2017-12-15 | 电子科技大学 | 一种具有载流子存储层的薄soi ligbt器件 |
| CN107731897A (zh) * | 2017-10-20 | 2018-02-23 | 电子科技大学 | 一种沟槽栅电荷存储型igbt及其制造方法 |
| CN107799582A (zh) * | 2017-10-20 | 2018-03-13 | 电子科技大学 | 一种沟槽栅电荷储存型绝缘栅双极型晶体管及其制造方法 |
| CN108321193A (zh) * | 2018-02-05 | 2018-07-24 | 电子科技大学 | 一种沟槽栅电荷存储型igbt及其制作方法 |
| CN108461537A (zh) * | 2018-02-05 | 2018-08-28 | 电子科技大学 | 一种沟槽栅电荷存储型igbt及其制作方法 |
| CN109585540A (zh) * | 2018-12-04 | 2019-04-05 | 电子科技大学 | 一种具有载流子存储层的平面栅igbt器件 |
| CN109887998A (zh) * | 2019-03-07 | 2019-06-14 | 电子科技大学 | 一种具有折叠槽栅的薄soi ligbt |
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|---|---|
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
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| GR01 | Patent grant | ||
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