CN110457243B - 一种可扩展多输出中断控制器 - Google Patents

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Abstract

本发明公开的一种可扩展多输出中断控制器，包括中断信息模块，中断信息模块输入端与多个处理器核连接配制中断信息，中断信息模块输入端还与多个中断源连接接收多个不同中断信号，中断信息模块输出端分别与多个相同的中断控制模块连接向每个中断控制模块发送有效中断源最高优先级信号，每个中断控制模块分别对应连接一个处理器核，每个中断控制模块与处理器核进行中断信息交互从而控制处理器核的中断。本发明一种可扩展多输出中断控制器，对处理器以及中断源数量扩展性良好。

Description

一种可扩展多输出中断控制器
技术领域
本发明属于嵌入式处理器的中断控制技术领域，具体涉及一种可扩展多输出中断控制器。
背景技术
随着微处理器的发展，提高工作效率、降低系统功耗成为了主要发展趋势，由此引入了中断。中断是指处理器工作时，由于内部或外部的突发事件导致处理器不得不暂停当前工作，并跳转到中断程序中去，中断程序执行结束之后，再返回之前暂停的程序继续工作。在这过程中中断是随机发生的。
随着处理器的性能越来越高，对主频的要求就在不断地提高，由此引入了多核处理器，且中断的种类也越来越多，故中断控制也面临着新的挑战。学术界关于多核中断控制器的研究也成了人们关注的焦点，我们看到的中断控制器也比较成熟，可中断控制器如何支持越来越多的处理器核以及中断源，即中断控制器的扩展性以及通用性至今还是一个问题。国内外许多企业对此做了很多的相关研究，如ARM的GIC协议，其电路结构复杂，因为需要在多处理器系统中提供中断，通常适用于大型的系统设计，而对于核较少的系统就会产生大量硬件开销，如IBM基于Open PIC协议提出的MPIC协议，最多支持四个处理器和多达128个中断源，对处理器以及中断源数量扩展性还是不够。
发明内容
本发明的目的在于提供一种可扩展多输出中断控制器，对处理器以及中断源数量扩展性良好。
本发明所采用的技术方案是：一种可扩展多输出中断控制器，包括中断信息模块，中断信息模块输入端与多个处理器核连接配制中断信息，中断信息模块输入端还与多个中断源连接接收多个不同中断信号，中断信息模块输出端分别与多个相同的中断控制模块连接向每个中断控制模块发送有效中断源最高优先级信号，每个中断控制模块分别对应连接一个处理器核，每个中断控制模块与处理器核进行中断信息交互从而控制处理器核的中断。
本发明的特点还在于，
中断信息模块包括寄存器模块，寄存器模块的输入端与多个处理器核、多个中断源连接用于存放中断信息，寄存器模块的输出端与选择器Ⅰ连接，选择器Ⅰ用于接收中断信息并判断输出所有有效中断源优先级信号，选择器Ⅰ的输出端与最高优先级比较器连接，最高优先级比较器的输出端分别与多个中断控制模块连接，最高优先级比较器用于比较所有有效中断源优先级信号并向多个中断控制模块输出有效中断源最高优先级信号。
寄存器模块包括Cie寄存器，Cie寄存器的输入端与多个处理器核连接，输出端与选择器Ⅰ连接，Cie寄存器用以存放不同处理器核对不同中断源的使能信号，寄存器模块还包括Pri寄存器，Pri寄存器的输入端与多个处理器核连接，输出端与选择器Ⅰ连接，Pri寄存器用以存放所有中断源的中断优先级信号，寄存器模块还包括IP寄存器，IP寄存器的输入端与多个中断源连接，输出端与选择器Ⅰ连接，IP寄存器用以存放所有中断源的中断信号。
每个中断控制模块包括均与中断信息模块输出端连接的优先级比较器、选择器Ⅱ，选择器Ⅱ的输出端与当前优先级寄存器连接，当前优先级寄存器的输出端与优先级比较器的输入端连接，优先级比较器的输出端与处理器核连接，优先级比较器用以比较判断有效中断源最高优先级信号和当前有效中断源优先级信号中的哪个优先级更高并据此决定是否向处理器核发送中断请求，若有效中断源最高优先级信号的优先级更高，则发送中断请求信号，否则不发，当前优先级寄存器的输出端还与悬挂优先级模块连接，悬挂优先级模块的输出端与选择器Ⅱ的输入端连接，处理器核接收中断请求后分别向悬挂优先级比较器、悬挂优先级模块发送中断响应，悬挂优先级模块用以悬挂被替换掉的当前优先级信号，当前优先级寄存器将存储处理器核响应中断的优先级并作为当前中断优先级，处理器核执行中断直至中断结束，分别向选择器Ⅱ、悬挂优先级模块发送中断结束信号。
悬挂优先级模块包括与当前优先级寄存器的输出端连接的悬挂优先级寄存器，悬挂优先级寄存器的输入端还接收处理器核发送的中断响应、中断结束信号，悬挂优先级寄存器的输出端与悬挂优先级比较器连接，悬挂优先级比较器的输出端与选择器Ⅱ连接向选择器Ⅱ发送最高悬挂优先级信号。
中断信息模块与每个中断源之间连接有寄存器Ⅰ，寄存器Ⅰ用以将来自中断源时钟域的信号转化为与中断信息模块时钟域同频率的信号，中断信息模块与每个处理器核之间连接有寄存器Ⅱ，寄存器Ⅱ用以将来自处理器核的信号转化为与中断信息模块时钟域同频率的信号，中断信息模块与中断控制模块之间连接有寄存器III，寄存器III用以将来自中断信息模块的信号转化为与中断控制模块时钟域同频率的信号。
本发明的有益效果是：本发明一种可扩展多输出中断控制器，通过参数化中断源、处理器核的个数，解决了因处理器核、中断源的数量不确定导致中断控制装置不适用的问题，扩展性良好，并且设置中断控制模块的个数与处理器核的个数相同，不仅可以简化中断控制模块的代码，也可以避免多余的硬件开销，同时不同处理器核以及中断源可以根据需求配置不同频率的时钟，能够使不同时钟域的处理器核、中断源、中断控制装置之间能够进行中断信息传输。
附图说明
图1是本发明一种可扩展多输出中断控制器的结构示意图；
图3是本发明一种可扩展多输出中断控制器实现跨时钟域的中断响应结构图；
图2是本发明一种可扩展多输出中断控制器中断处理示意图。
具体实施方式
下面结合附图和具体实施方式对本发明进行详细说明。
本发明一种可扩展多输出中断控制器结构如图1所示，包括中断信息模块，中断信息模块输入端与多个处理器核连接配制中断信息，中断信息模块输入端还与多个中断源连接接收多个不同中断信号，中断信息模块输出端分别与多个相同的中断控制模块连接向每个中断控制模块发送有效中断源最高优先级信号，每个中断控制模块分别对应连接一个处理器核，每个中断控制模块与处理器核进行中断信息交互从而控制处理器核的中断。
中断信息模块包括寄存器模块，寄存器模块的输入端与多个处理器核、多个中断源连接用于存放中断信息，寄存器模块的输出端与选择器Ⅰ连接，选择器Ⅰ用于接收中断信息并判断输出所有有效中断源优先级信号，选择器Ⅰ的输出端与最高优先级比较器连接，最高优先级比较器的输出端分别与多个中断控制模块连接，最高优先级比较器用于比较所有有效中断源优先级信号并向多个中断控制模块输出有效中断源最高优先级信号。
寄存器模块包括Cie寄存器，Cie寄存器的输入端与多个处理器核连接，输出端与选择器Ⅰ连接，Cie寄存器用以存放不同处理器核对不同中断源的使能信号，寄存器模块还包括Pri寄存器，Pri寄存器的输入端与多个处理器核连接，输出端与选择器Ⅰ连接，Pri寄存器用以存放所有中断源的中断优先级信号，寄存器模块还包括IP寄存器，IP寄存器的输入端与多个中断源连接，输出端与选择器Ⅰ连接，IP寄存器用以存放所有中断源的中断信号。
每个中断控制模块包括均与中断信息模块输出端连接的优先级比较器、选择器Ⅱ，选择器Ⅱ的输出端与当前优先级寄存器连接，当前优先级寄存器的输出端与优先级比较器的输入端连接，优先级比较器的输出端与处理器核连接，优先级比较器用以比较判断有效中断源最高优先级信号和当前有效中断源优先级信号中的哪个优先级更高并据此决定是否向处理器核发送中断请求，若有效中断源最高优先级信号的优先级更高，则发送中断请求信号，否则不发，当前优先级寄存器的输出端还与悬挂优先级模块连接，悬挂优先级模块的输出端与选择器Ⅱ的输入端连接，处理器核接收中断请求后分别向悬挂优先级比较器、悬挂优先级模块发送中断响应，悬挂优先级模块用以悬挂被替换掉的当前优先级信号，当前优先级寄存器将存储处理器核响应中断的优先级并作为当前中断优先级，处理器核执行中断直至中断结束，分别向选择器Ⅱ、悬挂优先级模块发送中断结束信号。
悬挂优先级模块包括与当前优先级寄存器的输出端连接的悬挂优先级寄存器，悬挂优先级寄存器的输入端还接收处理器核发送的中断响应、中断结束信号，悬挂优先级寄存器的输出端与悬挂优先级比较器连接，悬挂优先级比较器的输出端与选择器Ⅱ连接向选择器Ⅱ发送最高悬挂优先级信号。
如图2所示，中断信息模块与每个中断源之间连接有寄存器Ⅰ，寄存器Ⅰ用以将来自中断源时钟域的信号转化为与中断信息模块时钟域同频率的信号，中断信息模块与每个处理器核之间连接有寄存器Ⅱ，寄存器Ⅱ用以将来自处理器核的信号转化为与中断信息模块时钟域同频率的信号，中断信息模块与中断控制模块之间连接有寄存器III，寄存器III用以将来自中断信息模块的信号转化为与中断控制模块时钟域同频率的信号。
本发明一种可扩展多输出中断控制器原理说明：
本发明一种可扩展多输出中断控制器可支持32位RISC处理器的读写，执行存储指令时，根据处理器核发出的写使能、写地址及写数据对中断信息模块中的Pri寄存器和Cie寄存器进行配置。而Ip寄存器的值则是由对应中断源是否产生中断决定的，其值等于In值。执行装载指令时，根据读使能和读地址对中断信息进行读取。最后，根据处理器核使能Cie信号以及中断信号Ip是否有效来判断中断对处理器核是否有效，若有效则中断优先级值为Pri寄存器的值，否则中断优先级为无效中断优先级，随后各核的中断优先级进行比较，取各核优先级最高的中断，并将最高优先级及其地址发送至中断控制模块中。
中断信息模块中的中断寄存器包含：Ip寄存器：存放In的值，即中断是否产生；Pri寄存器：所有中断源的中断优先级存放在Pri寄存器中；Cie寄存器：用来存放不同处理器核对不同中断源的使能信号，Cie的配置情况见表1，假设有m个中断源以及n个核，则Cie为n*m的寄存器堆。
表1
In[0] In[1] In[2] ... In[m]
Core[0] Cie[0][0] Cie[0][1] Cie[0][2] ... Cie[0][m]
Core[1] Cie[1][0] Cie[1][1] Cie[1][2] ... Cie[1][m]
Core[2] Cie[2][0] Cie[2][1] Cie[2][2] ... Cie[2][m]
... ... ... ... ... ...
Core[n] Cie[n][0] Cie[n][1] Cie[n][2] ... Cie[n][m]
表1中，In表示不同的中断源发出的中断信号，Core表示所有的核。
中断控制模块描述了中断控制器向处理器核发送中断请求、接收由处理器核发送回的中断响应及中断结束信号的过程。中断控制模块的数量与处理器核的个数相同，不同中断控制模块硬件电路结构相同。在中断控制模块中，首先对最高优先级和当前优先级作比较判断是否向处理器核发送中断请求：最高优先级的优先级更高有效就发，否则不发。当处理器核接收到中断请求时，会向中断控制模块发送中断响应，并将响应中断的优先级作为当前中断优先级，此时处理器核开始执行中断指令，直到中断结束，则会向中断控制模块发送中断结束写0。若出现比当前中断的优先级更高的中断，则会向处理器核发送新的中断请求，使用软件调度使得处理器核执行悬挂优先级中优先级最高的中断，并将其悬挂信号清零。
中断处理流程如图3所示，以外部中断为例，假设共有n个不同中断源以及m个处理器核。图3中In[0]、In[1]、In[2]...In[n]表示不同中断源，Core 0、Core 1、Core 2...Corem表示m个不同的处理器核。假设2号中断源发生中断，中断有效信号发送至可扩展多输出中断控制器，只有Cie[0][2]和Cie[2][2]为1，其余Cie均为0，故可扩展多输出中断控制器会向Core 0和Core 2发送中断请求，此时只有Core 0响应了该中断，Core 0将暂停正在执行的程序，并跳转至中断程序，直至中断结束继续执行之前暂停的程序并向可扩展多输出中断控制器发送中断结束信号。
另外，由于不同处理器核、外设以及可扩展多输出中断控制器之间存在大小差异，故实际中出于性能考虑它们的时钟域往往是不同的，可扩展多输出中断控制器就面临着不同时钟域模块之间数据传输的问题。为确保中断信息的准确传输，本发明的中断信息模块的时钟域与中断控制模块不同。以单核单中断源为例，处理器核Core和中断控制模块的时钟域为CLK1，中断信息模块的时钟域为CLK2，中断源In的时钟域为CLK3。根据图3中断处理流程可以看出完整的中断处理需要进行三次跨时钟域信号传输，包括中断源到中断信息模块的中断发生信号传输，处理器核到中断信息模块的中断信号配置以及中断信息模块到中断控制模块的中断最高优先级传输。由于时钟频率不同，直接传输很可能会面临信号接收不到或接收端信号出现亚稳态现象，故在信号接收端加了寄存器，寄存器的时钟域与接收信号端的时钟域相同，如图2中虚线框起来的部分。由于中断源一般是外设，其时钟域较小，故使用软件控制中断产生信号保持数个周期，以保证信号的正确传输。

Claims (5)

1.一种可扩展多输出中断控制器，其特征在于，包括中断信息模块，所述中断信息模块输入端与多个处理器核连接配制中断信息，所述中断信息模块输入端还与多个中断源连接接收多个不同中断信号，所述中断信息模块输出端分别与多个相同的中断控制模块连接向每个中断控制模块发送有效中断源最高优先级信号，每个所述中断控制模块分别对应连接一个处理器核，每个所述中断控制模块与处理器核进行中断信息交互从而控制处理器核的中断；
每个所述中断控制模块包括均与所述中断信息模块输出端连接的优先级比较器、选择器Ⅱ，所述选择器Ⅱ的输出端与当前优先级寄存器连接，所述当前优先级寄存器的输出端与所述优先级比较器的输入端连接，所述优先级比较器的输出端与所述处理器核连接，所述优先级比较器用以比较判断有效中断源最高优先级信号和当前有效中断源优先级信号中的哪个优先级更高并据此决定是否向所述处理器核发送中断请求，若有效中断源最高优先级信号的优先级更高，则发送中断请求信号，否则不发，所述当前优先级寄存器的输出端还与悬挂优先级模块连接，所述悬挂优先级模块的输入端与所述选择器Ⅱ的输入端连接，所述处理器核接收中断请求后分别向悬挂优先级比较器、悬挂优先级模块发送中断响应，所述悬挂优先级模块用以悬挂被替换掉的当前优先级信号，所述当前优先级寄存器将存储所述处理器核响应中断的优先级并作为当前中断优先级，所述处理器核执行中断直至中断结束，分别向选择器Ⅱ、悬挂优先级模块发送中断结束信号。
2.如权利要求1所述的一种可扩展多输出中断控制器，其特征在于，所述中断信息模块包括寄存器模块，所述寄存器模块的输入端与多个处理器核、多个中断源连接用于存放中断信息，所述寄存器模块的输出端与选择器Ⅰ连接，所述选择器Ⅰ用于接收中断信息并判断输出所有有效中断源优先级信号，所述选择器Ⅰ的输出端与最高优先级比较器连接，所述最高优先级比较器的输出端分别与多个所述中断控制模块连接，所述最高优先级比较器用于比较所有有效中断源优先级信号并向多个所述中断控制模块输出有效中断源最高优先级信号。
3.如权利要求2所述的一种可扩展多输出中断控制器，其特征在于，所述寄存器模块包括Cie寄存器，所述Cie寄存器的输入端与多个处理器核连接，输出端与所述选择器Ⅰ连接，所述Cie寄存器用以存放不同处理器核对不同中断源的使能信号，所述寄存器模块还包括Pri寄存器，所述Pri寄存器的输入端与多个处理器核连接，输出端与所述选择器Ⅰ连接，所述Pri寄存器用以存放所有中断源的中断优先级信号，所述寄存器模块还包括IP寄存器，所述IP寄存器的输入端与多个中断源连接，输出端与所述选择器Ⅰ连接，所述IP寄存器用以存放所有中断源的中断信号。
4.如权利要求1所述的一种可扩展多输出中断控制器，其特征在于，所述悬挂优先级模块包括与所述当前优先级寄存器的输出端连接的悬挂优先级寄存器，所述悬挂优先级寄存器的输入端还接收所述处理器核发送的中断响应、中断结束信号，所述悬挂优先级寄存器的输出端与悬挂优先级比较器连接，所述悬挂优先级比较器的输出端与所述选择器Ⅱ连接向所述选择器Ⅱ发送最高悬挂优先级信号。
5.如权利要求1所述的一种可扩展多输出中断控制器，其特征在于，所述中断信息模块与每个中断源之间连接有寄存器Ⅰ，所述寄存器Ⅰ用以将来自所述中断源时钟域的信号转化为与中断信息模块时钟域同频率的信号，所述中断信息模块与每个处理器核之间连接有寄存器Ⅱ，所述寄存器Ⅱ用以将来自所述处理器核的信号转化为与中断信息模块时钟域同频率的信号，所述中断信息模块与所述中断控制模块之间连接有寄存器III，所述寄存器III用以将来自所述中断信息模块的信号转化为与所述中断控制模块时钟域同频率的信号。
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