CN1104355A - 相交电缆检测系统 - Google Patents

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Abstract

一种在两个或更多个计算机元件之间含有冗余 通信路径的数字计算机系统。每一计算机元件有一 接口逻辑，此接口逻辑与其他接口逻辑进行通信，从 而判定元件之间冗余通信路径是否连接正确。

Description

本发明总的来说涉及一种数字计算机系统。更确切地说，本发明涉及一种在使用计算机元件之间的冗余通信路径的计算机系统中，检测电缆敷线差错的系统。
当用电缆将一个计算机元件（如计算机处理器、输入/输出装置、或一个外部存储装置）与另一个计算机元件连接在一起时，在一个计算机系统中提供冗余通信路径通常是有用的。在计算机元件之间使用冗余通信路径可以在诸如某一电缆断开的情况下，计算机系统的运行不被中断。
当在一个计算机系统中的计算机元件之间运用载有冗余通信路径的冗余电缆时，很难从视觉上区分各个电缆，从而很难确定如何正确地连接电缆。更困难的是，在通常情况下，大量的连接各个元件的电缆隐藏在地板下面或天花板上的电缆管道内而不被看见。这一区分电缆的困难导致经常在建立计算机的过程中，电缆的不恰当连接。
当然，可以使用具有不同识别标记的电缆来把各个计算机元件连接在一起。识别电缆的标记可以是不同颜色的电缆、不同颜色的连接器、不同形状的连接器、或识别号以及其他一些标记。然而，如果采用这种方法，就需要提供一张主表（master list），这张主表中详细列出了每一根电缆连接计算机元件以及每一元件端子。另外，采用不同颜色的电缆或不同形状或不同颜色的电缆连接器，需要对部件号进行识别，从而增加了存货清单及这种方法建立的复杂性。
本发明提供了一种无需实际上各不相同的电缆或电缆连接器，就能检测计算机元件之间的电缆连接是否正确的系统，解决了上述问题。
本发明的一个方面在于提供一种能够对（1）当一电缆从一个计算机元件上断开时，（2）当一电缆被连接到正确计算机元件的冗余端时，以及（3）当一电缆被连接到一个不正确的计算机元件时，进行检测。
更确切地说，本发明提供的第一计算机元件的接口逻辑包括，产生电缆检测信号的电缆检测信号发生器，产生元件节地址信号的元件地址信号发生器，产生元件芯片识别信号的元件芯片识别信号发生器，以及接收远程连接指示信号的运程连接指示信号接收机。
本发明的另一个方面是提供第二计算机元件的接口逻辑包括，接收电缆检测信号的电缆检测信号接收机，接收元件节地址信号的元件地址信号接收机，接收元件芯片识别信号的元件芯片识别信号接收机以及一产生远程连接指示信号的远程连接指示信号发生器。
本发明的第三个发明方面在于提供的第三和第四计算机元件。第三计算机元件的接口逻辑包括，产生第二电缆检测信号的第二电缆检测信号发生器，产生第二元件节地址信号的第二元件地址信号发生器，产生第二元件芯片识别信号的第二元件芯片识别信号发生器，以及接收第二远程连接指示信号的第二信号接收机。第四计算机元件的接口逻辑包括接收第二电缆检测信号的第二电缆检测信号接收机，接收第二件节地址信号的第二元件地址信号接收机，接收第二元件芯片识信号的第二元件芯片识别信号接收机，以及产生第二远程连接指示信号和第二远程连接指示信号发生器。
本发明的第四个方面在于，第一和第三计算机元件进一步包括产生奇偶信号的奇偶发生器，第二和第四计算机元件进一步包括检验奇偶正确性的奇偶校对机。
图1是本发明的计算机系统的一种实施方框图;以及
图2是图1所示计算机系统的主接口逻辑单元和目标接口逻辑单元的一种实施例方框图。
目录
Ⅰ.结构
A.X主接口逻辑（XMIL）
B.X目标接口逻辑（XTIL）
C.XMIL与XTIL的连接
D.Y主接口逻辑（YMIL）
E.Y目标接口逻辑（YTIL）
F.YMIL与YTIL的连接
Ⅱ.详细运行描述
A.遗漏电缆的检测
B.一交叉X电缆或交叉Y电缆的检测
C.在不同处理部分之间交叉的电缆的检测
D.奇偶信号校对
E.无电缆接线差错
F.处理部分9和处理部分12的运行
Ⅰ.结构
图1是本发明所述计算机系统一种实施例方框图。图1所示的计算机系统包含一第一计算机处理部分3、一第二计算机处理部分6、一第三计算机处理部分9以及一第四计算机处理部分12。
第一计算机处理部分3包含冗余计算机处理芯片15和18（分别用标记X和Y表示），以及输入/输出装置21。冗余计算机处理芯片15和18为分立计算机处理器，它们进行冗余计算机操作，从而当任意一个处理芯片有故障时，第一处理部分3的运行可以由另一无故障的处理芯片继续进行。输入/输出装置21由通信路径（图中未画）与处理芯片15和18相连，进行各种输入和输出操作。
处理芯片15包含X主接口逻辑（XMIL）24。处理芯片18包含Y主接口逻辑（YMIL）27。XMIL24和YMIL27由通信路径（图中未画），分别与处理芯片15和18的其他元件连接在一起。
第二计算机处理部分6包含冗余计算机处理芯片33和36（分别用X和Y表示）以及输入/输出装置21。冗余计算机处理芯片33和36为分立计算机处理器，它们进行冗余计算机操作，从而当任意一个处理芯片出故障时，可以由另一无故障处理芯片继续进行第二计算机处理芯片6的运行。输入/输出装置21由通信路径（图中未画）与处理芯片33和36连接在一起，进行各种输入和输出操作。
处理芯片33包含X目标接口逻辑（XTIL）39。处理芯片36包含Y目标接口逻辑（YTIL）36。XTIL39和YTIL42由通信路径45相互连接在一起。XTIL39和YTIL42由通信路径（图中未画）分别与处理芯片33和36的其他元件连接在一起。
电缆46分别通过XMIL24和XTIL39，将X处理芯片15与X处理芯片33连接在一起。电缆47分别通过YMIL27和YTIL42，将Y处理芯片18与Y处理芯片36连接在一起。
第三计算机处理部分9包含冗余计算机处理芯片48和51（分别用标记X和Y表示），以及输入/输出装置21。冗余计算机处理芯片48和51为分立计算机处理器，它们进行冗余计算机操作，从而当任意一个处理芯片出故障时，第三计算机处理部分9的运行可以由另一无故障处理芯片继续进行。输入/输出装置21由通信路径（图中未画），与处理芯片48和51连接，进行输入和输出操作。
处理芯片48包含X目标接口逻辑（XTIL）54。处理芯片51包含Y目标接口逻辑YTIL57。XTIL54和YTIL57由通信路径60相互耦合。XTIL54和YTIL57由通信路径（图中未画），分别与处理芯片48和51的其他元件连接在一起。
电缆61分别通过XTIL54主XMIL24，将X处理芯片15与X处理芯片48连接在一起。电缆62分别通过YTIL57和YMIL27，将Y处理芯片18与Y处理芯片51连接在一起。
第四计算机处理部分12包含冗余计算机处理芯片63和66（分别用标记X和Y表示）以及输入/输出装置21。冗余计算机处理芯片63和66为分立计算机处理器，它们进行冗余计算机操作，从而当任意一个处理芯片出故障时，第四计算机处理部分12的运行可以由另一无故障的处理芯片继续进行。输入/输出装置21由通信路径（图中未画）与处理芯片63和66连接在一起，进行各种输入和输出操作。
处理芯片63含有X目标接口逻辑（XTIL）69。处理芯片66含有Y目标接口逻辑（YTIL）72。XTIL69和XTIL72由通信路径75相互连接在一起。XTIL69和YTIL72由通信路径（图中未画），分别与处理芯片63和66的其他元件连接在一起。
电缆76分别通过XTIL69和XMIL24将X处理芯片15与X处理芯片63连接在一起。电缆77分别通过YTIL72和YMIL27，将Y处理芯片18与Y处理芯片66连接在一起。
A.X主接口逻辑24
图2是图1所示计算机系统的主接口逻辑XMIL24与YMIL27以及目标接口逻辑XTIL39与YTIL42的实施例方框图。为方便起见，图2中与图1相同的元件采用相同的标号。
XMIL24包含产生节地址的节地址发生器200，用于计算机处理部分6，9和12;产生处理芯片识别信号的芯片识别信号发生器203;产生奇偶信号的奇偶信号发生器206;产生电缆检测信号的电缆检测信号发生器209;以及如果电缆46、61和76连接恰当，用来与XMIL通信的远程连接指示（RCI）信号状态逻辑210。XMIL24有第一端口212、第二端口215以及第三端口218，电缆46、61和76分别被连接到这些端口内。输出端口212与信号驱动器/接收机221连接在一起，驱动器/接收机221通过端口212恰当地驱动、接收信号。输出端口215和218分别与类似的信号驱动器/接收机224和227连接在一起。
地址发生器200有三个二位输出端，第一输出端与第一端口212的信号驱动器/接收机的第一输入端连接，第二输出端与第二端口215的信号驱动器/接收机224的第一输入端连接，第三输出端与第三端口218的信号驱动器/接收机227的第一输出端连接。地址发生器200的第一个二位输出端也与奇偶信号发生器206的相应输入端连接。
芯片识别信号发生器203的一个输出端与信号驱动器/接收机221、224以及227中每一个的第二输出端连接。芯片识别信号信号发生器203的输出端也与奇偶信号发生器206的一个输入端耦合。奇偶信号发生器206有三个输出端：第一输出端与第一端口212的信号驱动器/接收机的第三输入端连接，第二输出端与第二端口215的第三输入信号驱动器/接收机连接，第三输出端与第三端口218的一个输入信号驱动器/接收机227连接。
电缆检测信号发生器209有一个分别与212、215和218端口的每一信号驱动器/接收机221、215和218的第四个输入端连接的输出端。RCI信号状态逻辑210有一个与每一信号驱动器/接收机221、224和227的一个输出端连接的输入端。一n位数据总线230也与信号驱动器/接收机221、224和227中的每一个连接在一起。
B.X目标接口逻辑39
XTIL39包含一节地址校对器250、一交换节号驱动器252（atraded section number driver）、一处理芯片校对器253、一奇偶校对器256以及一用来产生一RCI信号的RCI信号发生器259。XTIL39也有一与端口262连接的信号驱动器/接收机265。
节地址比较器250的一个输入与信号驱动器/接收机265的一个第一个二位输出端连接在一起，用来接收电缆46传送的地址信号。节地址比较器250的第二个输入端与一个二位交换节号总线251连接，此二位交换节号总线251是通信路径45中多条线路中的一条线路。节地址比较器250的一个输出端与RCI信号发生器259的第一输入端连接。交换节号驱动器252的一个输入端与信号驱动器/接收机的第一个二位输出信号连接，接收电缆46传送的地址信号，交换节号驱动器252的一个输出端与通信路径45连接在一起。
处理芯片校对器253的一个输入与信号驱动器/接收机265的第二输出连接，用来接收电缆46传送的芯片识别信号。处理芯片校对器253还有一个与RCI信号发生器259的第二个输入端连接的输出端。奇偶校对器256的第一个输入端与信号驱动器/接收机的第三个输出端连接，接收电缆46传送的奇偶信号。奇偶校对器256的第二输入端接收电缆46传送的地址信号，而第三个输入端接收电缆46传送的芯片识别信号。奇偶校对器256的输出端与RCI信号发生器259的第三个输入端连接。表示电缆46传送的电缆检测信号的、信号驱动器/接收机265的第四个输出与RCI信号发生器259的第四个输入连接。RCI信号发生器259的输出与信号驱动器/接收机265的一个输入连接。信号驱动器/接收机265也与一n位数据总线268连接。
C.XMIL24与XTIL39的连接
电缆46将XMI24斩端口212与XTIL39的端口262连接在一起。电缆46包含由上面描述的各信号发生器产生的、传送下述信号的多条通信路径（图中未画）：节地址信号、处理芯片识别信号、奇偶信号、电缆检测信号以及远程连接指示信号。此外，电缆46包含一在XMIL24和XTIL39之间传送n位数据信号的通信路径（数据总线，图中未画）。
D.Y主接口逻辑27
YMIL27包含产生用于计算机处理部分6、9和12的地址的部分地址发生器300、产生处理芯片识别信号的芯片信号发生器303、产生奇偶信号的奇偶信号发生器306、产生电缆检测信号的电缆检测信号发生器309以及在电缆46、61以及76连接恰当的情况下，向XMIL传递信号的RCI信号状态逻辑310。电缆47、62以及77分别被连接到YMIL27的第一端口312内、第二端口315内以及第三端口318内。输出端口312恰当通过端口312与驱动以及接收信号的信号驱动器/接收机321连接在一起。输出端口315和318分别与类似的信号驱动器/接收机324和327连接在一起。
地址发生器300有三个二位输出端，第一输出端与第一端口312的信号驱动器/接收机321的第一输入端连接，第二输出端与第二端口315的信号驱动器/接收机324的第一输入端连接，第三输出端与第三端口318的信号驱动器/接收机327的第一输入端耦合。地址发生器300的每一个二位输出端还与奇偶信号发生器306的相应输入端连接。
芯片信号发生器303的输出分别与端口312、315以及318每一信号驱动器/接收机321、324和327的第二输入端连接。芯片信号发生器303的输出端还与奇偶信号发生器306的一个输入端耦合。奇偶信号发生器306有三个输出端：第一输出端与第一端口312的信号驱动器/接收机的第三输入端连接，第二输出端与第二端口315的信号驱动器/接收机324的第三输入端连接，第三输出端与第三端口318的信号驱动器/接收机327的第三输入端连接。
电缆检测信号发生器309有一个与每一个信号驱动器/接收机321、324和327的第四输入端连接的输出端。RCI信号状态逻辑310的一个输入与每一信号驱动器/接收机321、324和327的一个输出连接，一n位数据总线330也与每一信号驱动器/接收机321、324和327连接。
E.Y目标接口逻辑42
YTIL42包含一节地址校对器350、一交换节号驱动器352、一芯片较对器353、一奇偶校对器356以及一产生RCI信号的RCI信号发生器359。YTI42还有一个与端口362连接的信号驱动器/接收机365。
节地址比较器350的一个输入与信号驱动器/接收机的第一个二位输出端连接，接收电缆47传送的地址信号。节地址比较器350的第二输入与一个二位交换节号总线351连接，此二位交换节号总线是通信路径45多条中的一条路径。节地址比较器350有一与RCI信号发生器359的第一输入端连接的输出端。交换节号驱动器352在一输入端处与信号驱动器/接收机的第一个二位输出信号连接，接收电缆47传送的地址信号，交换节号驱动器352还有一与通信路径45连接的输出。
处理校对器353在一输入端处与信号驱动器/接收机365的第二输出端连接，接收电缆47传送的芯片识别信号。处理芯片校对器353还有一与RCI信号发生器359的第二输出端连接的输出端。奇偶校对器356有一与信号驱动器/接收机365的第三输出端连接的输入端，接收电缆47传送的奇偶信号。奇偶校对器356的第二输入端接收电缆47传送的地址信号，而第三输入端接收电缆47传送的芯片识别信号。奇偶校对器356的一个输出端与RCI信号发生器359的第三输入端连接。代表电缆47传送的电缆检测信号的、信号驱动器/接收机365的第四个输出端与RCI信号发生器359的第四输入端连接。RCI信号发生器359的输出端与信号驱动器/接收机365的一个输入端连接。信号驱动器/接收机365还与一个n位数据总线381连接。
F.YMIL27与YTIL42的连接
电缆47将YMIL27的端口312与YTI42的端口362连接在一起。电缆47包含多条传送由上面描述的各信号发生器产生的下述信号的通信路径（图中未画）：节地址信号、处理芯片识别信号、奇偶信号、电缆检测信号以及运程连接指示信号。此外，电缆47包含在YMIL27和YTIL42之间传送n位数字信号的通信路径（数据总线，图中未画）。
Ⅱ.详细操作描述
运行中，XMIL24、YMIL27、XTIL39和YTIL42相互通信，确定第一处理部分3的处理器与第二处理部分6的处理器之间提供冗余通信路径的电缆46和47是否连接恰当。当电缆从第一处理部分3的恰当端口被连接到目标处理芯片时，电缆即恰当地将目标处理芯片（即含有X或YTIL的处理芯片）连接到第一处理部分3。
第一处理部分3的每一端口212、215、218、312、315以及318代表唯一的地址与芯片的组合，用来识别各个目标处理芯片。每一端口的地址是由地址发生器200或300产生的。地址发生器200产生端口212、215和218的永久地址。端口212给出的是二进制地址01，端口215的地址是10，端口218的地址是11。同样，地址发生器300给出端口312、315和318的永久地址。端口312给出的是二进制地址01，端口315的地址是10，端口318的地址是11。每一端口由一二位地址信号线与恰当地址发生器连接。
因为地址是永久性的，所以，端口实际上为硬件连线，来代表其各个地址。连接到每一端口的电缆带有从此端口到一个目标处理芯片的二位地址信号，从而把由电缆连接到的此端口地址分配给此目标处理芯片。对目标处理部分6、9和12进行恰当标记的一个要求是，X和Y处理芯片所分配的地址相同。
传送到每一目标处理芯片的另一识别信号是由芯片识信号发生器203和303产生的芯片识别信号。芯片识别信号发生器203产生指示端口212、215以及218应该连接到X目标处理芯片的永久判断芯片信号。芯片识别信号发生器303产生指示端口312、315和318应该连接到Y目标处理芯片的永久去判断芯片信号。
电缆连接不正确的识别取决于两个信号：（1）由电缆检测器209和309产生、且由第一部分3到每一处理部分6、9和12驱动的电缆检测信号，以及（2）响应于地址、芯片、奇偶以及电缆检测信号而由RCI信号发生器259和359产生的、由每一目标处理芯片至第一处理部分3驱动的RCI信号。这两个信号可以用来检测以下几种电缆错误连接情况：（1）电缆与端口212、215、218、262、312、315、318或者362中的一个端口断开;（2）从X处理芯片15来的电缆与一Y目标处理芯片连接，或者从Y处理芯片18来的电缆与一X目标处理芯片连接;或者（3）因为X和Y电缆没有连接到第一处理部分3的正确的一对电缆，所以单一处理部分6、9或12的X和Y处理部分给出矛盾地址。
A.遗漏电缆的检测
电缆检测发生器209和309分别在电缆46、61、76、47、62以及77，连续地对由每一个驱动器/接收机221、224、227、321、324以及327驱动的电缆检测信号作出判断。每一目标处理芯片接收判断电缆检测信号和判定某一电缆是否恰当连接到其端口的方法是相同的，所以这里只讨论XTI39中驱动器/接收机265运行的情况。
由系统设置，驱动器/接收机265使电缆检测信号偏向“否”，从而如果未收到一判断（“真”）电缆检测信号，则得知有问题存在。如果接收的电缆检测信号不是判断信号，则处理片33将不驱动其局部数据和交换节号总线。此外，检测到错误电缆连接意味着一“否”信号被输入到RCI信号的发生器259，且一“否”RCI信号（其意义是通知XMIL24，XTIL39的构造不正确）从RCI信号发生器259输出。
然而，当电缆46从XMIL24或XTIL39断开时，XMIL24不接收RCI信号发生器259驱动的“否”RCI信号。相反，驱动器/接收机212中的接收机被偏置至“否”，从而当一“真”RCI信号未被收到时，接收机将一“否”信号输出到RCI信号状态逻辑210，向X处理芯片15发出电缆不恰当连接的信息。
B.X或Y电缆交叉的检测
芯片信号校对器253和353对分别接收到的XTIL39和YTIL42中的芯片识别信号进行检验，从而判定电缆是否交错和被连接到错误目标处理芯片。芯片信号校对器253对驱动器/接收机265处收到的芯片信号进行比较，看看是否收到代表从X处理芯片15来的电缆的判断芯片识别信号。如果收到的芯片识别信号不是判断信号，则XTIL39被错误地连接到一个从Y处理芯片18来的端口上。XTIL39被错误地连接到一个从Y处理芯片18来的端口上。XTIL39中的逻辑（图中未画）确保继续驱动局部数据和交换节号总线，但芯片信号较对器253输出一向RCI信号发生器259指示错误的“否”信号。
RCI信号发生器259然后输出一“否”RCI信号，通知第一处理部分3，XTIL39的构造不正确。当电缆发生不恰当交错时，XTIL39与端口312、315或318中一个连接，“否”RCI信号被各端口中的恰当接收机接收。“否”信号然后被传送到RCI信号状态逻辑，把电缆的不恰当连接情况通知给Y处理芯片18。
除了要求代表从Y处理芯片18来的电缆的去判断芯片识别信号以外，芯片信号校对器353的运行与芯片信号校对器253的运行相同。
C.不同处理部分之间交错电缆的检测
各处理部分6、9和12由第一处理部分3给出一单一地址。每一处理部分6、9和12的地址取决于各部分的冗余处理芯片所连接的那一组端口。如上所述，地址发生器200产生把地址提供到端口212、215和218的地址信号。每一个产生的地址含二位，从而使第一处理部分3有一个地址，并且三个不同的地址被提供给处理部分6、9和12。
提供给每一处理部分的实际地址并不重要，甚至可以是任意的。然而，重要地是处理过程中的每一冗余处理芯片必须具有同一地址。此外，对每一处理部分中每一计算机处理芯片的地址进行较对的方法是相同的，所以，下面仅给出对赋给X处理芯片33的地址进行校对的方法。
地址是从电缆46通过驱动器/接收机212从地址发生器200发送出去的。此地址在驱动器/接收器265处被接收。赋给X处理芯片33的地址被发送到地址比较器250的第一输入端。在第二输入端，地址比较器250还从通过通信路径45与YTIL42相连的交换节号总线251处，接收传送到Y处理芯片36的地址。
对输入到地址比较器250的两个地址进行比较，并产生一指示比较结果的输出信号。如果地址匹配，则输出信号是“真”。如果地址不匹配，则输出信号是“否”，但是XTIL39内的逻辑（图中未画）确保XTIL39仍然驱动其局部数据和交换节号总线。
此外，从地址比较器250得到的“否”输出信号导致从RCI信号发生器259到XMI24斩“否”RCI信号输出。视XTIL39所错误连接到的端口而言，此“否”RCI信号在驱动器/接收机221、224或227处由一接收机接收，且接收机向RCI信号状态逻辑210发送一“否”信号。然而，RCI信号状态逻辑210通知XMIL24，XTIL39的电缆连接不正确。
当连接处理芯片36的电缆断开时，处理芯片36不驱动其内部地址交换节号总线。当地址比较器250在交换节号总线251上没有收到节地址时，交换节地址系统设置为00，且不对地址进行比较。这种情况下，总有一个“真”信号输出到RCI信号发生器259。如果冗余目标接口逻辑正处于修理、替换或判断状态，则当地址系统设置为00时，不比较地址就能使单一目标接口逻辑驱动数据和目标节地址总线。
D.奇偶信号校对
奇偶信号发生器206通过地址发生器200产生的地址信号和芯片识别信号发生器203产生的芯片识别信号，产生将偶校验置于每一端口212、215和218的信号。奇偶校验器256然后在二位地址信号和芯片识别信号在电缆46上传送以后，对二位地址信号和芯片识别信号中含有的偶校验进行校对。如果不含有偶校验，则奇偶较验器256向RCI信号发生器259输出一“否”信号，并向XTIL39输出一内部逻辑（图中未画），确保XTILL的局部数据以及交换节号总线不被驱动。
RCI信号发生器259产生的“否”信号输出同样在驱动器/接收机212中的接收机处被接收。然后，此接收机向RCI信号状态逻辑210发送一“否”信号，通知X处理芯片15未发生差错。
奇偶信号发生器306和奇偶校验器356的运行与奇偶信号发生器206和奇偶校验器256的运行相同。
E.无电缆接收差错
如果地址比较器250、芯片信号校对器253以及奇偶校验器256的输出信号以及驱动器/接收机265处接收的电缆检测信号全部为判断（真）信号，则RCI信号发生器259的输出为判断信号，且XTIL39驱动其内部交换节号和数据总线。判断RCI信号由驱动器/接收机212接收，并被传送到RCI信号状态逻辑210。RCI信号状态逻辑210通过通信路径（图中未画），通知X处理芯片15，XMIL和XTIL39的连接正确，从而使X处理芯片15恰当动作。
同样，当地址比较器350、芯片信号校对器353以及奇偶校验器356的输出信号以及驱动器/接收机365处接收的电缆检测信号全部为判断（真）信号，则RCI信号发生器359对RCI输出信号作出判断。此判断RCI信号由驱动器/接收机312接收，并被传送到RCI信号状态逻辑310。RCI信号状态逻辑310通过通信路径（图中未画）通知Y处理芯片18，YMIL27与YTIL42的连接正确，从而使Y处理芯片18恰当动作。
F.处理部分9和12的运行
处理部分9和12中XTIL54和69的运行与处理部分6的XTIL39的运行相同。此外，处理部分9和12中YTIL57和72的运行也与处理部分6中YTIL42的运行相同。
从上面本发明的一种实施例的完整描述中可以清楚地得知，本领域的技术人员可以采用许多其他等效或变换方法来实现此交错电缆检测系统。例如，本发明并不仅限于多处理器或冗余处理器环境。此系统可以被用于任何用冗余通信路径对计算机元件进行耦合的应用场合。
同样，只要芯片识别信号线的位长度（bit size）作相应变换，在计算机元件之间可以连接三条或更多条冗余通信线路。所有信号可以使用单线或微分线路（协议）（differential line protocols）的处理部分之间传送。
此外，其他实施例中可以改变连接到第一处理部分3的计算机处理部分的个数，只要地址线的位长度作相应变化，此计算机处理机部分的多数可以从零到任一数N。每一处理部分的输入/输出装置21的个数可变。
其他一些实施例还可以包括XMIL24和YMIL27的各种部件，如地址发生器200和300、奇偶发生器206和306、电缆检测器209和309、RCI状态逻辑单元210和310以及驱动器/接收机212、215、218、312、315和318，这些部件构筑在分别插在X处理芯片15和Y处理芯片18内的线路板上，而部件如芯片识别发生器203和303可以构筑在线路板之外。XTIL39和YTIL42还可以具有构筑在分别插在X处理芯片33和Y处理芯片36内的线路板上的各种部件或其逻辑电路。这些等同结构或替换结构也应包括在本发明的范围内。

Claims (19)

1、一种用于连接第一计算机元件和第二计算机元件的第一接口逻辑单元(简称ILU)，其特征在于，所述第一ILU包含：
一用于接收第一连续电缆检测信号的第一电缆检测信号接收机；
一用于接收第一地址信号的第一地址信号接收机；
一用于接收第一芯片识别信号的第一芯片识别信号接收机；以及
一用于产生第一远程连接指示信号的第一过程连接指示(简称RCI)信号。
2、一种用于连接第一计算机元件和第二计算机元件的第一接口逻辑单元（简称ILU），其特征在于，所述第一ILU包含：
一用于产生第一连续电缆检测信号的第一电缆检测信号发生器;
一用于产生第一地址信号的第一地址信号发生器;
一用于产生第一芯片识别信号的第一芯片识别信号发生器;以及
一用于接收第一RCI信号的第一远程连接指示（简称RCI）信号接收机。
3、一种计算机系统，其特征在于，它包含一具有第一接口逻辑单元（简称ILU）的第一计算机元件，其特征在于，所述第一ILU包括：
一用来产生第一连续电缆检测信号的第一电缆检测信号发生器;
一用来产生第一地址信号的第一地址信号发生器;
一用来产生第一芯片识别信号的第一芯片识别信号的发生器;以及
一用来接收第一RCI信号的第一远程连接指示（简称RCI）信号接收机。
4、如权利要求3所述的计算机系统，其特征在于，它还进一步包含具有第二ILU的第二计算机元件，所述第二ILU包括：
一用来产生第二连续电缆检测信号的第二电缆检测信号发生器;
一用来产生第二地址信号的第二地址信号发生器;
一用来产生第二芯片识别信号的第二芯片识别信号发生器;以及
一用来接收第二RCI信号的第二远程连接指示（简称RCI）信号接收机。
5、如权利要求4所述的计算机系统，其特征在于，它进一步包含将所述第一ILU与所述第二ILU连接的通信路径。
6、如权利要求5所述的计算机系统，其特征在于，所述第一计算机元件和所述第二计算机元件每一个均包含计算机处理器。
7、如权利要求6所述的计算机系统，其特征在于，所述第一计算机处理器和所述第二计算机处理器每一个均包含进行冗余操作的装置。
8、一种计算机系统，其特征在于，它包含：
（a）一具有第一ILU的第一计算机元件;
（b）一具有第二ILU的第二计算机元件;
（c）一将所述第一ILU与所述第二ILU连接的第一电缆，所述第一电缆包含：
一在所述第一计算机元件和所述第二计算机元件之间传送第一连续电缆检测信号和第一通信路径，
一在所述第一计算机元件和所述第二计算机元件之间传送第一地址信号的第二通信路径，
一在所述第一计算机元件和所述第二计算机元件之间传送第一芯片识别信号的第三通信路径，以及
一在所述第一计算机元件和所述第二计算机元件之间传送第一RCI信号的第四通信路径。
9、如权利要求8所述的计算机系统，其特征在于，所述第一ILU包含：
一用来产生所述第一连续电缆检测信号的第一电缆检测信号发生器，
一用来产生所述第一地址信号的第一地址信号发生器，
一用来产生所述第一芯片识别信号的第一芯片识别信号发生器，以及
一用来接收所述第一连续RCI信号的第一RCI信号接收机;
所述第二ILU包含：
一用来接收所述第一连续电缆检测信号的第一电缆检测信号接收机，
一用来接收所述第一地址信号的第一地址信号接收机，
一用来接收所述第一芯片识别信号的第一芯片识别信号接收机，以及
一用来产生所述第一连续RCI信号的第一RCI信号发生器。
10、如权利要求9所述的计算机系统，其特征在于，它进下包含：
（d）一具有第三ILU的第三计算机元件;
（e）一具有第四ILU的第四计算机元件;
（f）一将所述第三ILU与所述第四ILU连接在一起的第二电缆，所述第二电缆包含：
一在所述第三计算机元件和所述第四计算机元件之间传送第二连续电缆检测信号的第五通信路径，
一在所述第三计算机元件和所述第四计算机元件之间传送第二地址信号的第六通信路径，
一在所述第三计算机元件和所述第四计算机元件之间传送第二芯片识别信号的第七通信路径，以及
一在所述第三计算机元件和所述第四计算机元件之间传送第二RCI信号的第八通信路径。
11、如权利要求10所述的计算机系统，其特征在于，所述第三ILU包含：
一用来产生第二连续电缆检测信号的第二电缆检测信号发生器，
一用来产一第二地址识别信号的第二地址信号发生器，
一用来产生所述第二芯片识别信号的第二芯片识别信号发生器，以及
一用来接收所述第二连续RCI信号的第二RCI信号接收机;
所述第四ILU包含：
一用来接收所述第二连续电缆检测信号的第二电缆检测信号接收机，
一用来接收所述第二地址识别信号的第二地址信号接收机，
一用来接收所述第二芯片识别信号的第二芯片识别信号接收机，以及
一用来产生所述第二连续RCI信号的第二RCI信号信号发生器。
12、如权利要求11所述的计算机系统，其特征在于，它还进一步包含：
一将所述第一ILU与所述第三ILU连接在一起的第九通信路径;以及
一将所述第二ILU与所述第四ILU连接在一起的第十通信路径。
13、如权利要求12所述的计算机系统，其特征在于，所述第一计算机元件、所述第二计算机元件、所述第三计算机元件、所述第四计算机元件每一个均包含计算机处理器。
14、如权利要求12所述的计算机系统，其特征在于，
所述第一计算机处理器和所述第三计算机处理器每一个均包含进行冗余操作的装置;以及
所述第二计算机处理器和所述第四计算机处理器每一个均包含进行冗余操作的装置。
15、如权利要求14所述的计算机系统，其特征在于，所述第二ILU进一步包含：
与所述第一地址信号接收机和所述第十通信路径连接的第一地址比较装置，用来比较所述第一地址信号接收机接收的所述第一地址信号和所述第四ILU处接收的、并在所述第十通信路径上传送到所述第二ILU的所述第二地址信号，以及
与所述第一芯片识别信号接收机连接的第一芯片识别校对装置，用来校对所述第一芯片识别信号是否由所述第一ILU产生;
所述第四ILU进一步包含：
与所述第二地址信号接收机和所述第十通信路径连接的第二地址比较装置，用来比较所述第二地址信号接收机接收的所述第二地址信号和所述第二ILU处接收的、在所述第十通信路径上传送到所述第四ILU的第一地址信号，以及
与所述第二芯片识别信号接收器连接的第二芯片识别校对装置，用来校对所述第二芯片识别信号是否由所述第三ILU产生;
当所述第一电缆检测信号接收机接收的所述第一电缆检测信号被判断时，所述第一RCI信号发生器对所述第一连续RCI信号作出判断，指示所述第一电缆连接正确，所述第一地址比较装置指示所述第一地址信号与所述第二地址信号匹配，或者所述第二地址信号指示一特别地址，所述第一芯片识别校对装置指示所述第一芯片识别信号由所述第一ILU产生;以及
当所述第二电缆检测信号接收机接收的所述第二电缆检测信号被判断时，所述第二RCI信号发生器对所述第二连续RCI信号作出判断，指示所述第二电缆的连接正确，所述第二地址比较装置指示所述第二地址信号与所述第一地址信号匹配，或者所述第一地址信号指示所述特别地址，并且所述第二芯片识别校对装置指示所述第二芯片识别信号由所述第三ILU产生。
16、如权利要求15所述的计算机系统，其特征在于，它进一步包含：
与所述第一RCI信号发生器连接的装置，当所述第一RCI信号被判断时，用来驱动所述第二计算机元件内部的第一数据总线和第一地址总线;
与所述第二RCI信号发生器连接的装置，当所述第二RCI信号被判断时，用来驱动所述第四计算机元件内部的第二数据总线和第二地址总线。
17、如权利要求13所述的计算机系统，其特征在于，
所述第一电缆进一步包含所述第一计算机元件和所述第二计算机元件之间传送数据信号的第十一通信路径;以及
所述第二电缆进一步包含所述第三计算机元件和所述第四计算机元件之间传送数据信号的第十二通信路径。
18、如权利要求14所述的计算机系统，其特征在于，
所述第一ILU进一步包含产生所述第一地址信号和所述第一芯片识别信号的第一奇偶信号的第一奇偶信号发生器;
所述第二ILU进一步包含接收所述第一奇偶信号的第一奇偶信号接收机;
所述第三ILU进一步包含产生所述第二地址信号和所述第二芯片识别信号的第二奇偶信号的第二奇偶信号发生器;以及
所述第四ILU进一步包含接收第二奇偶信号的第二奇偶信号接收机。
19、如权利要求18所述的计算机系统，其特征在于，
所述第二ILU进一步包含：
与所述第一地址信号接收机以及所述第十通信路径连接的第一地址比较装置，用来比较所述第一地址信号接收机接收的所述第一地址信号和所述第四ILU处接收的、在所述第十通信路径上传送到所述第二ILU的所述第二地址信号，
与所述第一芯片识别信号接收机连接的第一芯片识别校对装置，用来校对所述第一芯片识别信号是否由所述第一ILU产生，以及
与所述第一奇偶信号接收机、所述第一地址信号接收机以及所述第一芯片识别信号接收机连接的第一奇偶较对装置，用来对所述第一奇偶信号提供正确奇偶性作出校对;
所述第四ILU进一步包含：
与所述第二地址信号接收机和所述第十通信路径连接的第二地址比较装置，用来比较所述第二地址信号接收机接收的所述第二地址信号和所述第四ILU处接收的、在所述第十通信路径上传送到所述第四ILU的所述第一地址信号，
与所述第二芯片识别信号接收机连接的第二芯片识别校对装置，用来校对所述第二芯片识别信号是否由所述第三ILU产生，以及
与所述第二奇偶信号接收机、所述第二地址信号接收机以及所述第二芯片识别信号接收机连接的第二奇偶校对装置，用来对所述第二奇偶信号提供正确奇偶性作出校对;
当所述第一电缆检测信号接收机接收的所述第一电缆检测信号被判断时，所述第一RCI信号发生器对所述第一连续RCI信号作出判断，指示所述第一电缆连接正确，所述第一地址比较装置指示所述第一地址信号与所述第二地址信号匹配，或者所述第二地址信号是一特别地址，所述第一芯片识别校对装置指示所述第一芯片识别信号由所述第一ILU产生，并且所述第一奇偶较对装置指示所述第一奇偶信号正确;以及
当所述第二电缆检测信号接收机接收的所述第二电缆检测信号被判断时，所述第二RCI信号发生器对所述第二连续RCI信号作出判断，指示所述第二电缆连接正确，所述第二地址比较装置指示所述第二地址信号与所述第一地址信号匹配，或者所述第一地址信号是一特别地址，所述第二芯片识别校对装置指示所述第二芯片识别信号由所述第三ILU产生，并且所述第二奇偶较对装置指示所述第二奇偶信号正确。
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