CN110429809A - 谐振迪克森Dickson转换器及其控制方法和驱动集成电路 - Google Patents

谐振迪克森Dickson转换器及其控制方法和驱动集成电路 Download PDF

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Abstract

本申请涉及谐振迪克森Dickson转换器及其控制方法和驱动集成电路。示例性实施方案中的至少一些示例性实施方案是包括以下项的方法：在第一接通时间内由通过第一分支的谐振电流驱动迪克森Dickson转换器的电压输出，谐振电流具有谐振半周期；在第二接通时间内由通过第三分支的谐振电流驱动电压输出，通过第三分支的谐振电流具有谐振半周期；以及然后将第一分支和第三分支电隔离；在第一死区时间期间检测到第一接通时间不同于第一分支的谐振半周期；以及调整在驱动谐振电流的后续循环中使用的第一接通时间，该调整使第一接通时间更密切地匹配第一分支的谐振半周期。

Description

谐振迪克森Dickson转换器及其控制方法和驱动集成电路
相关申请的交叉引用
本申请要求于2018年5月1日提交的名称为“用于迪克森Dickson转换器的预测谐振控制”(“Predictive Resonance Control for a迪克森Dickson Converter”)的美国临时申请62/665,294的权益。该临时申请以引用方式并入本文，如同在下面完全再现。
技术领域
本申请涉及电源转换器的技术领域，具体地讲是谐振迪克森Dickson转换器。
背景技术
许多应用使用降低电压的电源转换器。例如，在具有机架安装式服务器刀片的服务器机房中，功率可以作为直流(DC)电压来分配给每个机架，并且然后由每个机架内的服务器刀片利用。然而，随着服务器能力增大，功率消耗也会增加。为了在服务器能力增大时提供更大功率，在一些情况下，工业增加用于向每个机架分配功率的DC分配电压(例如，从12伏DC(VDC)到48VDC)，使得在一些情况下在现有基础结构上可以以较低电流递送更多功率。因此，DC分配电压的增加造成需要附加高效率电源转换器，以在向在每个机架内、或在每个机架单元或每组机架单元处的服务器刀片供电之前再次降低供电电压(例如将48VDC降低到12VDC)。本说明书涉及可用于这些目的和其他目的(例如汽车用途)的示例性电源转换器。
发明内容
示例性实施方案涉及操作迪克森Dickson转换器的方法，包括：在第一接通时间内由通过第一分支的谐振电流驱动迪克森Dickson转换器的电压输出，谐振电流具有谐振半周期；在第二接通时间内由通过第三分支的谐振电流驱动电压输出，通过第三分支的谐振电流具有谐振半周期；以及然后将第一分支和第三分支电隔离；在第一死区时间期间检测到第一接通时间不同于第一分支的谐振半周期；调整在驱动谐振电流的后续循环中使用的第一接通时间，该调整使第一接通时间更密切地匹配第一分支的谐振半周期；在第二死区时间期间检测到第二接通时间不同于第三分支的谐振电流的谐振半周期；以及调整在驱动谐振电流的后续循环中使用的第二接通时间，该调整使第二接通时间更密切地匹配第三分支的谐振电流的谐振半周期。
在示例性方法中，检测到第一接通时间是不同的还可以包括检测指示在第一死区时间期间通过第一分支的电流的第一值。在示例性方法中，该调整还可以包括如果指示电流的第一值指示通过第一分支的谐振电流在第一接通时间到期之前改变极性，那么缩短第一接通时间。在示例性方法中，该调整还可以包括如果指示电流的第一值指示通过第一分支的谐振电流具有第一极性并且在第一接通时间到期之前在零安培左右的电流的预定窗口之外，那么加长第一接通时间。在示例性方法中，检测指示通过第一分支的电流的第一值还可以包括检测第一分支的电感器的引线上的电压。在示例性方法中，检测指示通过第一分支的电流的第一值还可以包括检测第一分支的电容器的引线上的电压。
该示例性方法还可以包括在第一死区时间和第二死区时间到期之后：在第三接通时间内由第一分支的谐振电流驱动通过第二分支的电压输出；在第四接通时间内由第三分支的谐振电流将电流驱动到下游部件；以及然后将第一分支、第二分支和第三分支电隔离；在第三死区时间期间检测到第三接通时间不同于第一分支的谐振半周期；调整在驱动谐振电流的后续循环中使用的第三接通时间，该调整使第三接通时间更密切地匹配第一分支的谐振半周期；在第四死区时间期间检测到第四接通时间不同于第三分支的谐振半周期；以及调整在驱动谐振电流的后续循环中使用的第四接通时间，该调整使第四接通时间更密切地匹配第三分支的谐振半周期。在示例性方法中，检测到第三接通时间是不同的还可以包括检测指示在第三死区时间期间通过第一分支的电流的第二值。在示例性方法中，将电流驱动到下游部件还可以包括从包括以下各项的组中选择的至少一个：驱动到电压输出；以及驱动到迪克森Dickson转换器的在第三分支与电压输出之间的下游分支。
还有其他示例性实施方案是电源转换器诸如迪克森Dickson转换器。迪克森Dickson转换器可以具有第一分支，该第一分支包括：第一场效应晶体管(FET)，该第一FET限定栅极、源极和漏极，该漏极耦接到迪克森Dickson转换器的输入电压；第一电容器，该第一电容器与第一电感器串联耦合；第二FET，该第二FET限定栅极、源极和漏极，第二FET的漏极耦接到迪克森Dickson转换器的电压输出，并且源极耦接到第一电感器；和第三FET，该第三FET限定栅极、源极和漏极，第三FET的漏极耦接到第二FET的源极，并且第三FET的源极耦接到地。迪克森Dickson转换器可以具有第二分支，该第二分支包括：第四FET，该第四FET限定栅极、源极和漏极，第四FET的漏极耦接到第一FET的源极；第二电容器，该第二电容器限定第一引线和第二引线，第一引线耦接到第四FET的源极；第五FET，该第五FET限定栅极、源极和漏极，第五FET的漏极耦接到电压输出，并且第五FET的源极耦接到第二电容器的第二引线；和第六FET，该第六FET限定栅极、源极和漏极，第六FET的漏极耦接到第五FET的源极，并且第六FET的源极耦接到地。迪克森Dickson转换器可以具有第三分支，该第三分支包括：第七FET，该第七FET限定栅极、源极和漏极，第七FET的漏极耦接到第四FET的源极；第三电容器，该第三电容器与第二电感器串联耦合；第八FET，该第八FET限定栅极、源极和漏极，第八FET的漏极耦接到电压输出，并且第八FET的源极耦接到第二电感器；和第九FET，该第九FET限定栅极、源极和漏极，第九FET的漏极耦接到第八FET的源极，并且第九FET的源极耦接到地；第十FET，该第十FET耦接到第七FET的源极。迪克森Dickson转换器可以具有驱动集成电路(IC)，该驱动IC包括：组一端子，该组一端子耦接到第一FET和第二FET的栅极；组二端子，该组二端子耦接到第六FET、第七FET和第八FET的栅极；组三端子，该组三端子耦接到第三FET、第四FET和第五FET的栅极；和组四端子，该组四端子耦接到第九FET和第十FET的栅极。驱动IC被配置为在第一相期间将组一端子的生效时间与组二端子的生效时间分开地控制，同时保持组三端子和组四端子解除生效。
电源转换器的示例性驱动IC还可以包括：第一感测端子，该第一感测端子耦接到在第二FET与第三FET之间的节点；并且驱动IC被配置为在第一相期间：通过组一端子的生效，在第一接通时间内将第一分支的谐振电流驱动到电压输出；以及然后通过组一端子和组三端子的解除生效，在第一死区时间内将第一分支电隔离；借助第一感测端子并在第一死区时间期间检测到第一接通时间不同于在第一相期间第一分支的谐振电流的谐振半周期；以及调整在驱动谐振电流的后续循环中使用的第一接通时间，该调整使第一接通时间更密切地匹配在第一相期间第一分支的谐振半周期。
电源转换器的示例性驱动IC还可以包括：第二感测端子，该第二感测端子耦接到在第八FET与第九FET之间的节点；并且驱动IC被配置为在第一相期间：通过组二端子的生效，在第二接通时间内将第三分支的谐振电流驱动到电压输出；以及通过组二端子和组四端子的解除生效，将第三分支电隔离；借助第二感测端子并在第二死区时间期间检测到第二接通时间不同于在第一相期间第三分支的谐振电流的谐振半周期；以及调整在驱动谐振电流的后续循环中使用的第二接通时间，该调整使第二接通时间更密切地匹配在第一相期间第三分支的谐振半周期。
电源转换器的示例性驱动IC还可以被配置为在第二相期间将组三端子的生效时间与组四端子的生效时间分开地控制，同时保持组一端子和组二端子解除生效。电源转换器的示例性驱动IC还可以包括：第一感测端子，该第一感测端子耦接到在第二FET与第三FET之间的节点；并且驱动IC被配置为在第二相期间：通过组三端子的生效，在第三接通时间内将第一分支的谐振电流驱动到通过第二分支的电压输出；以及然后通过组一端子和组三端子的解除生效，在第三死区时间内将第一分支电隔离；借助第一感测端子并在第三死区时间期间检测到第三接通时间不同于在第二相期间第一分支的谐振半周期；以及调整在驱动谐振电流的后续循环中使用的第三接通时间，该调整使第三接通时间更密切地匹配在第二相期间第一分支的谐振半周期。
电源转换器的示例性驱动IC还可以包括：第二感测端子，该第二感测端子耦接到在第八FET与第九FET之间的节点；并且驱动IC被配置为在第二相期间：通过组四端子的生效，在第四接通时间内将第三分支的谐振电流驱动到电压输出；以及然后通过组二端子和组四端子的解除生效，在第四死区时间内将第三分支电隔离；借助第二感测端子并在第四死区时间期间检测到第四接通时间不同于在第二相期间第三分支的谐振电流的谐振半周期；以及调整在驱动谐振电流的后续循环中使用的第四接通时间，该调整使第四接通时间更密切地匹配在第二相期间第三分支的谐振周期。
另外示例性实施方案是用于在第一相和后续第二相中驱动迪克森Dickson转换器的驱动集成电路(IC)，包括：组一端子，该组一端子在第一接通时间期间生效；组二端子，该组二端子在第二接通时间期间生效；组三端子，该组三端子在第三接通时间期间生效；组四端子，该组四端子在第四接通时间期间生效，和控制器。控制器可以被配置为在第一相期间：将组一端子的第一接通时间与组二端子的第二接通时间分开地控制；以及使组三端子和组四端子解除生效。控制器可以被配置为在第二相期间：将组三端子的第三接通时间与组四端子的第四接通时间分开地控制；以及使组一端子和组二端子解除生效。
驱动IC还可以包括：第一感测端子，该第一感测端子被配置为耦接到迪克森Dickson转换器的第一分支的节点。控制器可以被配置为在第一相期间：在第一接通时间内使组一端子生效；以及然后在第一死区时间内使组一端子和组三端子解除生效；借助第一感测端子并在第一死区时间期间检测到第一接通时间不同于在第一相期间第一分支的谐振电流的谐振半周期；以及调整在后续第一相循环中使用的第一接通时间。驱动IC还可以包括：第二感测端子，该第二感测端子被配置为耦接到迪克森Dickson转换器的第三分支的节点。控制器可以被配置为在第一相期间：在第二接通时间内使组二端子生效；以及然后在第二死区时间内使组二端子和组四端子解除生效；借助第二感测端子并在第二死区时间期间检测到第二接通时间不同于在第一相期间第三分支的谐振电流的谐振半周期；以及调整在后续第一相循环中使用的第二接通时间。
驱动IC还可以包括：第一感测端子，该第一感测端子耦接到迪克森Dickson转换器的第一分支的节点。控制器可以被配置为在第二相期间：在第三接通时间内使组三端子生效；以及然后在第三死区时间内使组一端子和组三端子解除生效；借助第一感测端子并在第三死区时间期间检测到第三接通时间不同于在第二相期间第一分支的谐振半周期；以及调整在后续第二相循环中使用的第三接通时间。
驱动IC还可以包括：第二感测端子，该第二感测端子耦接到迪克森Dickson转换器的第三分支。控制器可以被配置为在第二相期间：在第四接通时间内使组四端子生效；以及然后在第四死区时间内使组二端子和组四端子解除生效；借助第二感测端子并在第四死区时间期间检测到第四接通时间不同于在第二相期间第三分支的谐振电流的谐振半周期；以及调整在后续第二相循环中使用的第四接通时间。
驱动IC的控制器还可以包括：第一感测端子，该第一感测端子被配置为耦接到迪克森Dickson转换器的第一分支的节点；第二感测端子，该第二感测端子被配置为耦接到迪克森Dickson转换器的第三分支的节点。控制器包括：感测电路，该感测电路限定第一感测输入、第一感测输出和第二感测输出，第一感测输入耦接到第一感测端子；第一向上/向下计数器，该第一向上/向下计数器限定计数输入和计数输出，计数输入耦接到第一感测输出，并且第一向上/向下计数器被配置为响应于计数输入上的计数信号而递增或递减；第一脉冲宽度调制(PWM)电路，该第一PWM电路限定接通时间输入和脉冲输出，接通时间输入耦接到第一向上/向下计数器的计数输出；第二向上/向下计数器，该第二向上/向下计数器限定计数输入和计数输出，第二向上/向下计数器的计数输入耦接到第二感测输出，并且第二向上/向下计数器被配置为响应于第二向上/向下计数器的计数输入上的计数信号而递增或递减；第二PWM电路，该第二PWM电路限定接通时间输入和脉冲输出，第二PWM电路的接通时间输入耦接到第二向上/向下计数器的计数输出；和感测电路，该感测电路被配置为通过改变被驱动到第一PWM电路的接通时间输入的计数值来调整第一接通时间，并且感测电路被配置为通过改变被驱动到第二PWM电路的接通时间输入的计数值来调整第二接通时间。
附图说明
为了详细描述示例性实施方案，现在将参照附图，在附图中：
图1示出了根据至少一些实施方案的谐振、降压、迪克森Dickson转换器的电路图；
图2A示出了根据至少一些实施方案的在相一期间的示例性迪克森Dickson转换器的电路图；
图2B示出了根据至少一些实施方案的在相一期间的示例性迪克森Dickson转换器的电路图；
图3示出了根据至少一些实施方案的在迪克森Dickson转换器内的各种电压的时序图；
图4示出了根据至少一些实施方案的在迪克森Dickson转换器内的各种电压的时序图；
图5示出了根据至少一些实施方案的在迪克森Dickson转换器内的各种电压的时序图；
图6示出了根据至少一些实施方案的在相二期间的示例性迪克森Dickson转换器的电路图；
图7示出了根据至少一些实施方案的电源转换器；
图8示出了根据至少一些实施方案的控制器的功能框图；并且
图9示出了根据至少一些实施方案的方法。
定义
各种术语用于表示特定系统部件。不同公司可用不同名称表示一种部件–本文献并非意于在名称不同而功能相同的部件之间作出区分。在下面的讨论中以及在权利要求书中，术语“包括”和“包含”以开放形式使用，并且因此，这些术语应被解释成意指“包括但不限于…”。另外，术语“耦接”或“耦接”意指间接连接或直接连接。因此，如果第一设备耦接到第二设备，则该连接可通过直接连接或通过经由其他设备和连接的间接连接进行。
关于场效应晶体管(FET)(或迪克森Dickson转换器的分支)，“接通时间”应当意指FET(或分支内的FET)导通的时间长度。
由于“谐振周期”涉及具有谐振频率的谐振电流，“谐振周期”是谐振事件的一个完整循环的持续时间。
“谐振半周期”应当意指谐振周期的一半。
“控制器”应当意指被配置为读取信号并响应于此类信号而采取动作的单独电路部件、专用集成电路(ASIC)、微控制器(具有控制软件)、现场可编程门阵列(FPGA)或其组合。
就电气设备而言，术语“输入”和“输出”是指到电气设备的电气连接，并且不应被视为需要操作的动词。例如，控制器可具有栅极输出和一个或多个感测输入。
具体实施方式
以下讨论涉及本发明的各种实施方案。虽然这些实施方案中的一个或多个实施方案可能是优选的，但所公开的实施方案不应解释为或以其他方式用来限制包括权利要求书在内的本公开的范围。另外，本领域技术人员应当理解，以下描述具有广泛应用，并且对任何实施方案的讨论仅意指该实施方案的示例，而并非旨在表示包括权利要求书在内的本公开的范围限于该实施方案。
本文描述的各种实施方案涉及操作迪克森Dickson转换器的方法和系统。更具体地，各种示例性实施方案涉及操作具有谐振分支的迪克森Dickson转换器(在下文中被称为谐振迪克森Dickson转换器)并分开地控制在每个相内谐振分支的耦接以实现各种电控开关的零伏切换(ZVS)和/或零电流切换(ZCS)的方法和系统。还更具体地，示例性实施方案涉及被配置为操作谐振迪克森Dickson转换器以及具有相关联的驱动IC的电源转换器的驱动集成电路(IC)，其中驱动IC：分开地控制在第一相期间与每个分支相关联的电控开关(例如场效应晶体管(FET))，以确保每个分支的接通时间基本上匹配在第一相期间每个分支的谐振半周期；以及分开地控制在第二相期间与每个分支相关联的FET的接通时间，以确保每个分支的接通时间基本上匹配在相二期间每个分支的谐振半周期。三分支迪克森Dickson转换器具有1/4的输入输出电压增益。迪克森Dickson转换器的谐振型式将电感器添加到每个分支，以形成分支谐振。已知技术指出消除中间分支中的电感器而不影响在与每个分支相关联的每个接通时间期间的谐振的存在的机会。本说明书首先转至对示例性三分支迪克森Dickson转换器的解释。
图1示出了根据至少一些实施方案的谐振、降压、迪克森Dickson转换器的电路图。具体地，示例性迪克森Dickson转换器100包括第一分支102、第二分支104和第三分支106，它们从源极(未明确地示出的源极)以输入电压VIN接收直流(DC)，并且该示例性迪克森Dickson转换器产生DC输出电压VOUT。由于示例性迪克森Dickson转换器100是降压转换器，以迪克森Dickson转换器100的输出电压(即以VOUT)产生的电压可以是在电压输入VIN处存在的电压的分数。输出电压VOUT可以被递送到负载108(说明性示出为电阻器)。示例性迪克森Dickson转换器100具有两个谐振分支(即分支102和分支106)，和一个非谐振分支(即分支104)；然而，根据示例性实施方案的迪克森Dickson转换器可以具有任何非零数量的分支，并且迪克森Dickson转换器的增益将是谐振分支的数量的一半的倒数。因此，图1的示例性迪克森Dickson转换器100具有增益0.25。
示例性谐振第一分支102包括FET 110(标记为Q1)、电容器112(标记为C1)、电感器114(标记为L1)、FET 116(标记为Q5)和FET 118(标记为Q6)。FET是电控开关的具体示例，并且其他电控开关可以包括双极性结型晶体管，并且为了下端操作频率，可以包括固态继电器。将依次讨论每个示例性分支。
第一分支102包括FET Q1 110，该FET Q1限定控制输入或栅极120、第一连接或漏极122、和第二连接或源极124。FET Q1 110具有从源极耦接到漏极的体二极管132。漏极122耦接到迪克森Dickson转换器100的VIN。FET Q1 110的源极124耦接到分支节点126。分支节点126将第一分支102耦接到第二分支104，如下面将更详细地讨论的。第一分支102还包括谐振或LC电路，该谐振或LC电路包括串联连接的电容器112和电感器114，其中LC电路的一端耦接到FET Q1 110的源极124。更具体地，电容器112的第一引线耦接到分支节点126，而电容器112的第二引线耦接到电感器114的第一引线。电感器114的第二引线耦接到节点134。因此，当FET Q1 110接通时，电流从输入电压VIN被驱动通过FET Q1 110以及包括电容器112和电感器114的LC电路。节点134进一步由FET Q5 116和FET Q6 118限定。具体地，FETQ5 116限定控制输入或栅极136、第一连接或漏极138、和第二连接或源极140。FET Q5 116具有从源极耦接到漏极的体二极管142。漏极138耦接到迪克森Dickson转换器100的输出电压VOUT，并且源极140耦接电感器114的第二引线并进一步限定节点134。FET Q6 118限定控制输入或栅极144、第一连接或漏极146、和第二连接或源极148。FET Q6 118具有从源极耦接到漏极的体二极管150。FET Q6 118的漏极146耦接到电感器114，并且源极148耦接到地152。
仍然参考图1，迪克森Dickson转换器100的示例性第二分支104是非谐振分支。具体地，第二分支104包括FET 154(标记为Q2)、电容器156(标记为C2)、FET 158(标记为Q7)和FET 160(标记为Q8)。FET Q2 154限定控制输入或栅极162、第一连接或漏极164、和第二连接或源极166。FET Q2 154具有从源极耦接到漏极的体二极管168。FET Q2 154的漏极164耦接到FET Q1 110的源极124并进一步限定分支节点126。FET Q2 154的源极166耦接到分支节点167，其中分支节点167将第二分支104耦接到第三分支106，如下面更详细地讨论的。在示例性第二分支104中，电容器156限定耦接到分支节点167的第一连接和耦接到分支节点170的第二连接。分支节点170由FET Q7 158和FET Q8 160进一步限定。具体地，FET Q7 158限定控制输入或栅极172、第一连接或漏极174、和第二连接或源极176。FET Q7 158具有从源极耦接到漏极的体二极管178。FET Q7 158的漏极174耦接到迪克森Dickson转换器100的VOUT，并且源极176进一步限定分支节点170。FET Q8 160限定控制输入或栅极180、第一连接或漏极182、和第二连接或源极184。FET Q8 160具有从源极耦接到漏极的体二极管186。漏极182耦接到FET Q7 158的源极176并进一步限定分支节点170。FET Q8 160的源极184耦接到地152。
仍然参考图1，迪克森Dickson转换器100的第三分支106包括FET 190(标记为Q3)、电容器192(标记为C3)、电感器194(标记为L2)、FET 196(标记为Q9)和FET 198(标记为Q9Q10)。第三分支106的部件彼此连接的方式类似于包括第一分支102的部件的方式。具体地，FET Q3 190限定控制输入或栅极199、第一连接或漏极197、和第二连接或源极195。FETQ3 190具有从源极耦接到漏极的体二极管193。FET Q3 190的漏极197耦接到FET Q2 154的源极166并进一步限定分支节点167。FET Q3 190的源极195耦接到分支节点191，并且限定第三分支106的输出。
类似于第一分支102，第三分支106包括谐振或LC电路，该谐振或LC电路包括串联连接的电容器192和电感器194。LC电路的一端耦接到FET Q3 190的源极195，而另一端耦接到分支节点189。具体地，电容器192的第一引线耦接分支节点191，而电容器192的第二引线耦接电感器194的第一引线。电感器194的第二引线耦接分支节点189。分支节点189由FETQ9 196的源极和FET Q10 198的漏极进一步限定。更具体地，FET Q9 196限定控制输入或栅极187、第一连接或漏极185、和第二连接或源极183。FET Q9 196具有从源极耦接到漏极的体二极管181。FET Q9 196的漏极185耦接到迪克森Dickson转换器100的VOUT，并且源极183耦接电感器194的第二引线并进一步限定分支节点189。FET Q10 198限定控制输入或栅极179、第一连接或漏极177、和第二连接或源极175。FET Q10 198具有从源极耦接到漏极的体二极管173。FET Q10 198的漏极177耦接到FET Q9 196的源极183。因此，FET Q10 198的漏极177进一步限定分支节点189。FET Q9 198的源极175耦接到地152。
仍然参考图1，FET 169(标记为Q4)借助分支节点191耦接第三分支106，并且耦接迪克森Dickson转换器100的VOUT。更具体地，FET Q4 169限定控制输入或栅极165、第一连接或漏极163、和第二连接或源极161。FET Q4 169具有从源极耦接到漏极的体二极管。在示例性三分支迪克森Dickson转换器100中，FET Q4 169的漏极163耦接到分支节点191，并且源极161耦接到VOUT。在包括附加分支的情况下，FET Q4 169可以是那些另外分支的元件；或者如图所示，FET Q4 169可以用于将最终分支与输出电压VOUT选择性隔离。在各种实施方案中，迪克森Dickson转换器100的VOUT可以耦接负载108和输出电容器157。
仍然参考图1，迪克森Dickson转换器100的操作可以包括至少两个互补相。在第一相(有时被称为“相一”)期间，第一分支102的LC电路(包括电容器112和电感器114)耦接到输入电压VIN，而第二分支104耦接第三分支106的LC电路(包括电容器192和电感器194)。因此，在相一期间，电流从输入电压VIN被驱动通过第一分支102的LC电路以到达VOUT。同样，在相一期间，电流从第二分支104的电容器156被驱动通过第三分支106的LC电路以到达VOUT。当LC电路中的电流的方向是关于切换方向或改变极性时，迪克森Dickson转换器100的操作切换到第二相(有时被称为“相二”)。
在相二期间，第一分支102的LC电路耦接第二分支104。另外，第三分支106与第二分支104断开连接，并替代地耦接到示例性系统中的输出电压VOUT。因此，在相二期间，将电流从第一分支102中的LC电路驱动到第二分支104以对电容器156充电。同样，在相二期间，将来自第三分支106中的LC电路的电流驱动到VOUT。出于下面将变得清楚的原因，通过利用第一分支和第三分支中的每个LC电路的谐振，本文描述的方法和系统使得能够实现ZCS。本说明书现在转至对各个相的更深入的解释，包括对在切换实现ZCS时迪克森Dickson转换器100内的电压的分析。
图2A示出了根据至少一些实施方案的在相一期间的示例性迪克森Dickson转换器100的电路图。具体地，在示例性实施方案中，使在操作相内导通的所有FET同时导通。因此，出于解释目的，相一将被称为在使相一期间导通的所有FET导通的瞬间开始，并且认为相一在相二开始时(即，在使在相二期间导通的所有FET导通时)结束。每个相还包括在相结束时的死区时间(虽然每个分支的死区时间的长度可能不同)，并且死区时间将被视为相的部分。死区时间被认为是已结束的相的部分还是刚开始的相的部分是任意的，并且不应被视为限制本发明。
在图2A中，在相一期间导通的FET被示出为短路，并且在相一期间不导通的FET仅被示出为FET的体二极管。在示例性相一期间，并且对于第一分支102，FET Q1 110和FET Q5116是导通的，并且FET Q6 118是不导通的。在示例性相一期间，并且对于第二分支104，FETQ8 160是导通的，并且FET Q2 154和FET Q7 158是不导通的。并且，对于第三分支106，FETQ3 190和FET Q9 196是导通的，并且FET Q10 198是不导通的。同样，在第一相期间，FET Q4169是不导通的。
然后，根据示例性实施方案，在相一期间，谐振电流被驱动通过第一分支102以到达输出电压VOUT，如箭头200所示。由于第一分支中的LC电路，第一分支具有谐振频率。假设输出电容器157显著地大于电容器C1 112，这可以表明，第一分支102的谐振频率在FET导通时将是：
其中FR是谐振频率，LR是分支内的电感的值，并且CR是分支的电容的值。出于下面将变得清楚的原因，谐振分支(例如第一分支102和第三分支106)中的谐振电容被选择为具有相同的值。类似地，谐振分支(例如第一分支102和第三分支106)中的谐振电感被选择为具有相同的值。因此，在一些情况下，L1＝L2＝LR，并且C1＝C3＝CR。最初，当使FET Q1 110和FET Q5 116导通时，电流如箭头200所示的那样流动。然而，如果FET保持导通的时间太长，那么由于谐振，电流将改变方向或极性，并且由此从输出电压VOUT的电容器157汲取电流。相反，如果FET保持导通的时间太短(例如，电流仍为正且非零，或在零安培左右的电流的预定窗口之外)，那么电流在使FET不导通时仍将流动。
然后，根据示例性实施方案，在相一期间，驱动集成电路(IC)(下面更详细地讨论)控制第一分支102的FET，使得在由箭头200表示的电流达到零时的点(即，ZCS点)处使FET不导通。ZCS发生的时间点与频率有关。也就是说，谐振频率FR表示谐振周期(即，谐振周期是谐振频率FR的倒数)。因此，ZCS在谐振周期的一半时发生，在下文中被称为“谐振半周期”。
仍然参考图2A，进一步在示例性相一期间，谐振电流被驱动通过第三分支106以到达输出电压VOUT，如箭头202所示。在这种情况下，可以认为电流从地152流过电容器156、流过第三分支106的LC电路并且然后流到输出电压VOUT。如前所述，箭头202表示流到输出电压VOUT的电流方向。由于第三分支106中的LC电路，第三分支在相一期间具有谐振频率。然而，来自耦接第三分支106的LC电路的第二分支104的电容器C2 156的存在使谐振频率从上面等式(1)中给出的谐振频率略微改变。具体地，如果再次假设输出电容器157显著地大于电容器C3 192，并且如果进一步假设电容器C2 156的电容远大于电容器C3 192(例如，C2＝kC3)，那么这可以示出，第三分支106的谐振频率在相一期间将是：
其中FR2是结合电容器C2 156考虑的谐振频率，k是关于大小的倍数，并且FR如等式(1)所限定。例如，对于k＝10，谐振频率FR2可以比FR大5％。最初，当使FET Q3 190、FET Q8160和FET Q9 196导通时，电流如箭头202所示的那样流动。然而，如果FET保持导通的时间太长，那么电压将改变极性并因此改变方向，并且从输出电压VOUT的输出电容器157汲取电流。相反，如果FET保持导通的时间太短(例如，电流仍为正且非零，或在零安培左右的电流的预定窗口之外)，那么电流在使FET不导通时仍将流动。
然后，根据示例性实施方案，在相一期间，驱动IC(下面更详细地讨论)控制第三分支106(和第二分支104)的FET，使得在由箭头202表示的电流到达零时的点(即ZCS点)处使FET不导通，电流到达零时的点在谐振半周期结束时发生。然而，应当注意，在相一期间第三分支106的谐振半周期不同于在相一期间第一分支102的谐振半周期。因此，根据示例性实施方案，驱动IC在相一期间分开地控制各种FET，在预期实现ZCS的接通时间(在先前相一中计算)到期时关断每组FET。
图2B示出了根据至少一些实施方案的在相一期间的示例性迪克森Dickson转换器的电路图。具体地，图2B示出了在相一的死区时间(即，当FET不导通时)期间的示例性迪克森Dickson转换器100。由于迪克森Dickson转换器100中的所有FET在死区时间内都不导通，因此图2B中的所有FET仅作为FET的体二极管示出。一旦使各种FET不导通，驱动IC(下面将更详细地讨论)检测每个分支内的实际ZCS点发生切换的密切程度，并且基于检测而调整用于后续相一中的期望接通时间。更确切地，驱动IC通过如图2B所示使所有FET不导通(在其相应的时间处)来将迪克森Dickson转换器100的所有分支电隔离，从而限定死区时间。驱动IC可以检测到第一接通时间(在相一期间与第一分支102相关联)不同于在相一期间第一分支102的谐振半周期。当注意到差异时，驱动IC调整在相一的后续循环中使用的第一接通时间，并且该调整使第一接通时间更密切地匹配第一分支102的谐振半周期。类似地，驱动IC检测到第二接通时间(在相一期间与第三分支106相关联)不同于在相一期间第三分支106的谐振半周期。当注意到差异时，驱动IC调整在相一的后续循环中使用的第二接通时间，并且该调整使第二接通时间更密切地匹配第三分支106的谐振半周期。本说明书现在转至对检测各种接通时间何时不同于相应谐振半周期的解释。
图3示出了根据至少一些实施方案的在迪克森Dickson转换器内的各种电压的时序图。具体地，图3示出了在迪克森Dickson转换器100(图2B)内的各个分支节点处随在相一结束时(在时间t2)与相二开始时(再次在时间t2)之间的过渡中的对应时间而变的电压。还更具体地，图3示出了分支节点126处的电压(图2B，标记为VINB)、分支节点134处的电压(图2B，标记为RP1)、分支节点167处的电压(图2B，标记为MID)、分支节点170处的电压(图2B，标记为CFO)、分支节点191处的电压(图2B，标记为VOUTB)和分支节点189处的电压(图2B，标记为RP2)。时序图假设迪克森Dickson转换器具有40VDC的输入电压VIN和10伏的输出电压VOUT，但是该解释可扩展到任何输入电压和输出电压。
图3的时序图假设从相一到相二过渡。具体地，相一在时间t2结束(在时间t1和t2之间具有死区时间)，接着是在在时间t2开始的相二期间的各个分支节点处的电压。此外，图3示出了在假设各个FET精确地在每个分支内的ZCS点处关断的情况下各个分支节点处的电压的反应。为了不使附图过度复杂，假设在每个分支内在相一期间导通的各种FET同时关断，但是如已经讨论的，可以在不同时间关断FET以适应ZCS切换。
如从图3中可以看出的那样，在相一的有效部分期间在分支节点VINB 126(图2)处的电压等于40V的示例性输入电压VIN。在t1与t2之间的死区时间(即，当FET不导通时)期间，分支节点VINB 126处的电压在约35V左右振荡，并且在处于时间t2的相二开始处，电压下降到约30V。在相一的有效部分期间在分支节点RP1 134(图2B)处的电压等于10V的示例性输出电压VOUT。在t1与t2之间的死区时间(即，FET不导通)期间，分支节点RP1 134处的电压最初略微高于10V(由导通通过FET Q6 118的体二极管导致)，并且然后在约5V左右振荡，并且在处于时间t2的相二开始处，电压下降到约零。在相一的有效部分期间在分支节点MID167(图2B)处的电压等于在该示例中的中点电压(即20V)。在t1与t2之间的死区时间(即，FET不导通)期间，分支节点MID 167处的电压在约25V左右振荡，并且在该示例中，在处于时间t2的相二开始处变为约30V。在相的有效部分期间在分支节点CFO(图2B)处的电压通过FET Q8 160接地。在t1与t2之间的死区时间(即，FET不导通)期间，分支节点CFO 170处的电压最初略微高于10V(由导通通过FET Q8 180的体二极管导致)，在约2.5V左右振荡，并且在处于时间t2的相二开始处等于输出电压VOUT。在相一的有效部分期间在分支节点VOUTB 191(图2B)处的电压等于在该示例中的中点电压(即20V)。在t1与t2之间的死区时间(即，FET不导通)期间，分支节点VOUTB 191处的电压在约15V左右振荡，并且在处于时间t2的相二开始处，电压下降到输出电压VOUT(即10V)。最后，在相一的有效部分期间在分支节点RP2 189(图2B)处的电压等于10V的示例性输出电压VOUT。在t1与t2之间的死区时间(即，FET不导通)期间，分支节点RP1 134处的电压最初略微高于10V(由导通通过FET Q10 198的体二极管导致)，并且然后在约5V左右振荡，并且在处于时间t2的相二开始处，电压下降到约零。
图4示出了根据至少一些实施方案的在迪克森Dickson转换器内的各种电压的时序图。具体地，图4示出了在假设各个FET在每个分支内的ZCS点之前关断(即，切换频率高于每个谐振分支内的谐振频率)的情况下在迪克森Dickson转换器100(图2B)内的各个分支节点处随在相一结束时(在时间t2)与相二开始时(再次在时间t2)之间的过渡中的对应时间而变的电压。如前所述，为了不使附图过度复杂，假设在每个分支内在相一期间导通的各种FET同时关断，但是如已经讨论的，可以在不同时间关断FET以适应ZCS切换。
如从图4中可以看出的那样，在相一的有效部分期间在分支节点VINB 126(图2B)处的电压等于40V的示例性输入电压VIN。在该早期切换情况下，在t1与t2之间的死区时间(即，FET不导通)期间，分支节点VINB 126处的电压最初在区400中饱和到高于40V(如由流过FET Q5 116(图2B)的体二极管142(图2B)的电流导致)，并且然后在约40V左右振荡，并且在处于时间t2的相二开始处，电压下降到约30V。在相一的有效部分期间在分支节点RP1134(图2B)处的电压等于10V的示例性输出电压VOUT。在该早期切换情况下，在t1与t2之间的死区时间(即，FET不导通)期间，分支节点RP1 134处的电压在区402中下降到约0.7V(即，FET Q5 116的体二极管142的正向二极管压降)，并且然后在约5V左右振荡，并且在处于时间t2的相二开始处，电压下降到约零。在相一的有效部分期间在分支节点MID 167(图2B)处的电压等于在该示例中的中点电压(即20V)。在早期切换情况下，在t1与t2之间的死区时间(即，FET不导通)期间，分支节点MID 167处的电压具有与ZCS切换情况相同的形状(图3)，但是峰值电压最初更高(例如，在峰404处)。在相的有效部分相期间在分支节点CFO 170(图2B)处的电压通过FET Q8 160接地。在早期切换情况中，在t1与t2之间的死区时间(即，FET不导通)期间，分支节点CFO 170处的电压具有与ZCS切换情况相同的形状(图3的)，但是峰值电压最初更高(例如，在峰406处)。在相一的有效部分期间在分支节点VOUTB 191(图2B)处的电压等于在该示例中的中点电压(即20V)。在该早期切换情况下，在t1与t2之间的死区时间(即，FET不导通)期间，分支节点VOUTB 191处的电压最初在峰408处变为高于20V，并且然后在约20V左右振荡，并且在处于时间t2的相二开始处，电压下降到约10V。最后，在相一的有效部分期间在分支节点RP2 189(图2B)处的电压等于10V的示例性输出电压VOUT。在该早期切换情况下，在t1与t2之间的死区时间(即，FET不导通)期间，分支节点RP2 189处的电压最初在谷410处变低，并且然后在约5V左右振荡，并且在处于时间t2的相二开始处，电压下降到约零。
根据示例性实施方案，驱动IC(下面更详细地讨论)可以通过检测在死区时间期间在各个分支节点处的电压来确定各个分支是否是早期切换的。例如，比较图3和4，驱动IC可以通过分支节点VINB 126(图2B)处的电压如图4所示在死区时间的初始部分中饱和高的事实来检测第一分支102(图2B)的早期切换，这一事实与如图3所示在死区时间的早期部分中振荡相反。作为另一个示例，驱动IC可以通过分支节点RP1 134(图2B)处的电压如图4区402所示在死区时间的初始部分中下降为低的事实来检测第一分支102中的早期切换，这一事实与如图3所示在死区时间的早期部分期间跳到略微高于10V相反。通过感测所指出的各种电压中的任一个电压，驱动IC可以检测到在相一期间第一分支的第一接通时间不同于谐振半周期(例如，短于谐振半周期)，并且调整在后续第一相循环中使用的第一接通时间。
作为又一个示例，驱动IC可以通过分支节点VOUTB 191(图2B)处的电压如图4峰408所示在死区时间的初始部分期间跳到高于20V的事实来检测第三分支106(图2B)中的早期切换，这一事实与如图3所示在死区时间的早期部分中最初下降到低于20V相反。作为另一个示例，驱动IC可以通过分支节点RP2 189(图2B)处的电压如图4谷410所示在死区时间的初始部分中下降为低的事实来检测第一分支106中的早期切换，这一事实与如图3所示在死区时间的早期部分期间跳到略微高于10V相反。通过感测所指出的各种电压中的任一个电压，驱动IC可以检测到在相一期间第三分支的第二接通时间不同于谐振半周期(例如，短于谐振半周期)，并且调整在后续第一相循环中使用的第二接通时间。
图5示出了根据至少一些实施方案的在迪克森Dickson转换器内的各种电压的时序图。具体地，图5示出了在假设各个FET在每个分支内的ZCS点之后关断(即，切换频率低于每个谐振分支内的谐振频率)的情况下在迪克森Dickson转换器100(图2B)内的各个分支节点处随在相一结束时(在时间t2)与相二开始时(再次在时间t2)之间的过渡中的对应时间而变的电压。如前所述，为了不使附图过度复杂，假设在每个分支内在相一期间导通的各种FET同时关断，但是如已经讨论的，可以在不同时间关断FET以适应ZCS切换。
如从图5中可以看出的那样，在相一的有效部分期间在分支节点VINB 126(图2B)处的电压等于40V的示例性输入电压VIN。在该晚期切换情况下，在t1与t2之间的死区时间(即，FET不导通)期间，分支节点VINB 126处的电压在区500中下降到约20V，并且然后在仅约35V左右振荡，并且在处于时间t2的相二开始处，电压下降到约30V。在相一的有效部分期间在分支节点RP1 134(图2B)处的电压等于10V的示例性输出电压VOUT。在该晚期切换情况下，在t1与t2之间的死区时间(即，FET不导通)期间，分支节点RP1 134处的电压在区502中爬到略微高于10V，并且然后在处于时间t2的相二开始处，电压下降到零。在相一的有效部分期间在分支节点MID 167(图2B)处的电压等于在该示例中的中点电压(即20V)。在该晚期切换情况下，在t1与t2之间的死区时间(即，FET不导通)期间，分支节点MID 167处的电压在死区时间的早期部分(区504)期间保持大部分不变，并且然后稳定在约30V处。在相的有效部分相期间在分支节点CFO 170(图2B)处的电压通过FET Q8 160接地。在该晚期切换情况中，在t1与t2之间的死区时间(即，FET不导通)期间，分支节点CFO 170处的电压在区506中略微为负，并且然后在处于时间t2的相二开始时上升到输出电压VOUT。在相一的有效部分期间在分支节点VOUTB 191(图2B)处的电压等于在该示例中的中点电压(即20V)。在该晚期切换情况下，在t1与t2之间的死区时间(即，FET不导通)期间，分支节点VOUTB 191处的电压最初在区508中下降到约10V，并且然后朝向20V上升，并且在处于时间t2的相二开始处，电压下降到输出电压VOUT。最后，在相一的有效部分期间在分支节点RP2 189(图1)处的电压等于10V的示例性输出电压VOUT。在该晚期切换情况下，在t1与t2之间的死区时间(即，FET不导通)期间，分支节点RP2189处的电压最初在区510中爬到略微高于10V，并且然后在处于时间t2的相二开始处，电压下降到零。
根据示例性实施方案，驱动IC(下面更详细地讨论)可以通过检测在死区时间期间在各个分支节点处的电压来确定各个分支是否是晚期切换的。例如，比较图3和5，驱动IC可以通过分支节点VINB 126(图2B)处的电压如图5区500所示在死区时间的初始部分中饱和低的事实来检测第一分支102(图1)的晚期切换，这一事实与如图3所示在死区时间的早期部分中振荡相反。作为另一个示例，驱动IC可以通过分支节点RP1 134(图2B)处的电压如图4区502所示在死区时间的初始部分中保持高的事实来检测第一分支102中的晚期切换，这一事实与如图3所示下降为低相反。通过感测所指出的各种电压中的任一个电压，驱动IC可以检测到在相一期间第一分支的第一接通时间不同于谐振半周期(例如，长于谐振半周期)，并且调整在后续第一相循环中使用的第一接通时间。
作为又一个示例，驱动IC可以通过分支节点VOUTB 191(图2B)处的电压如图5区508所示在死区时间的初始部分期间变低的事实来检测第三分支106(图2B)中的晚期切换，这一事实与如图3所示在死区时间的早期部分中最初下降到低于20V相反。作为另一个示例，驱动IC可以通过分支节点RP2 189(图2B)处的电压如图5区510所示在死区时间的初始部分中保持高的事实来检测第三分支104中的晚期切换，这一事实与如图3所示在死区时间中的早期振荡相反。通过感测所记录的各种电压中的任一个电压，驱动IC可以检测到在相一期间第三分支的第二接通时间不同于谐振半周期(例如，长于谐振半周期)，并且调整在后续第一相循环中使用的第二接通时间。
图6示出了根据至少一些实施方案的在相二期间的示例性迪克森Dickson转换器100的电路图。具体地，图6示出了在FET导通时相二的有效部分期间的电路图。如前所述，在操作相的有效部分内导通的所有FET同时导通。因此，出于解释目的，相二将被称为在使相二期间导通的所有FET导通的瞬间开始，并且认为相二在使在相二期间导通的所有FET不导通之后的死区时间结束时完成。因此，每个相还包括在相结束时的死区时间(但是每个分支的死区时间的长度可能不同)，并且死区时间将被视为相的部分。
在图6中，在相二期间导通的FET被示出为短路，并且在相二期间不导通的FET仅被示出为FET的体二极管。在示例性相二期间，并且对于第一分支102，FET Q6 118是导通的，并且FET Q1 110和FET Q5 116是不导通的。在示例性相二期间，并且对于第二分支104，FETQ2 154和FET Q7 158是导通的，并且FET Q8 160是不导通的。而且，对于第三分支106，FETQ10 198是导通的，并且FET Q3 190和FET Q9 196是不导通的。此外，在相二期间，FET Q4169是导通的。
然后，根据示例性实施方案，在相二期间，谐振电流被驱动通过第三分支106而VOUT到达输出电压，如箭头600所示。由于第三分支中的LC电路，第三分支具有谐振频率，该谐振频率由上面等式(1)给出。最初，当使FET Q10 198和FET Q4 169导通时，电流如箭头600所示的那样流动。然而，如果FET保持导通的时间太长，那么由于谐振，电流将改变方向，并且由此从输出电压VOUT的电容器157汲取电流。相反，如果FET保持导通的时间太短(例如，电流仍为正且非零，或在零安培左右的电流的预定窗口之外)，那么电流在使FET不导通时仍将流动到电容器157。
根据示例性实施方案，在相二期间，驱动集成IC控制第三分支106的FET Q10 198以及FET Q4 169，使得在由箭头600表示的电流达到零时的点(即ZCS点)处，使FET不导通。如关于相一所讨论的，ZCS发生的时间点是谐振半周期。
仍然参考图6，进一步在示例性相二期间，谐振电流被驱动通过第一分支102并到达输出电压VOUT，如箭头602所示。在这种情况下，可以认为电流从地152流过第一分支102的LC电路，流过电容器156，并且然后流到输出电压VOUT。如前所述，箭头602表示流到输出电压VOUT的电流方向。由于第一分支102中的LC电路，第一分支在相二期间具有谐振频率。然而，来自耦接第一分支102的LC电路的第二分支104的电容器156的存在使谐振频率从上面等式(1)中给出的谐振频率略微改变。具体地，如果再次假设输出电容器显著地大于电容器C1112，并且如果进一步假设电容器C2 156的电容远大于电容器C1 112(例如，C2＝kC1)，那么在相一期间第一分支102的谐振频率由上面等式(2)给出。最初，当使FET Q6 118、FET Q2154和FET Q7 158导通时，电流如箭头602所示的那样流动。然而，如果FET保持导通的时间太长，那么电流将改变方向，并且由此从输出电压VOUT的电容器157汲取电流。相反，如果FET保持导通的时间太短(例如，电流仍为正且非零，或在零安培左右的电流的预定窗口之外)，那么电流在使FET不导通时仍将流动。
根据示例性实施方案，在相二期间，驱动IC(下面更详细地讨论)控制第一分支102(和第二分支104)的FET，使得在由箭头602表示的电流到达零时的点(即ZCS点)处使FET不导通，电流到达零时的点在谐振半周期结束时发生。然而，应当注意，在相二期间第三分支106的谐振半周期不同于在相二期间第一分支102的谐振半周期。因此，根据示例性实施方案，驱动IC在相二期间分开地控制各种FET，在预期实现ZCS的接通时间(在先前相二中计算)到期时关断每组FET。
一旦使各种FET不导通(例如，如图2B所示)，驱动IC(下面将更详细地讨论)检测在相二期间每个分支内的实际ZCS点发生切换的密切程度，并且基于检测而调整用于后续相二中的期望接通时间。更确切地，驱动IC通过使所有FET不导通来将迪克森Dickson转换器100的所有分支电隔离，从而限定死区时间。驱动IC可以检测到第三接通时间(在相二期间与第一分支102相关联)不同于在相二期间第一分支102的谐振半周期。当注意到差异时，驱动IC调整在相二的后续循环中使用的第三接通时间，并且该调整使第三接通时间更密切地匹配在相二期间第一分支102的谐振半周期。类似地，驱动IC检测到第四接通时间(在相二期间与第三分支106相关联)不同于在相二期间第三分支106的谐振半周期。当注意到差异时，驱动IC调整在相二的后续循环中使用的第四接通时间，并且该调整使第四接通时间在相二期间更密切地匹配第三分支106的谐振半周期。
参考图3至5详细地讨论相一与相二之间的过渡，以及检测在相一期间的接通时间是匹配还是不同于它们的相应谐振半周期。证明的是，检测在相二期间的接通时间是匹配还是不同于它们的相应谐振半周期在概念上与相一情况相关。也就是说，当接通时间与相应半周期(即ZCS)匹配时，各个分支节点处的各种电压具有某些特性。当早期执行切换时，电压特性具有指示早期切换发生的某些特征。当晚期执行切换时，电压特性具有指示晚期切换发生的某些特征。受益于本公开，本领域的普通技术人员现在可以确定早期切换电压特性或晚期切换电压特性，并且因此可以设计电源转换器和相关驱动IC以在相二到相一过渡中操作。因此，为了不使本说明书过长，未呈现与相二结束相关联的死区时间的时序图。根据至少一些实施方案，本说明书现在转至电源转换器，包括迪克森Dickson转换器和驱动IC。
图7示出了根据至少一些实施方案的电源转换器。具体地，图7示出了示例性电源转换器700，包括耦接到驱动IC 702的迪克森Dickson转换器100。如前所述，迪克森Dickson转换器100包括第一分支102、第二分支104和第三分支106。迪克森Dickson转换器100与图1相同或类似，因此这里不再重复描述。
电源转换器700还包括耦接到迪克森Dickson转换器100的驱动IC 702。示例性驱动IC 702限定耦接到迪克森Dickson转换器的多个端子。在具有三个分支的迪克森Dickson转换器100的示例性情况下，驱动IC 702限定四个端子，该四个端子耦接到迪克森Dickson转换器100的各个FET的各个栅极。具体地，示例性驱动IC 702限定组一端子704、组二端子706、组三端子708和组四端子710。示例性组一端子704耦接到FET Q1 110和FET Q5 116的栅极(如附图中的气泡“G1”所示)。示例性组二端子706耦接到FET Q8 160、FET Q3 190和FET Q9 196的栅极(如附图中的气泡“G2”所示)。示例性组三端子708耦接到FET Q6 118、FET Q2 154和FET Q7 158的栅极(如附图中的气泡“G3”所示)。示例性组四端子710耦接到FET Q4 169和FET Q10 198的栅极(如附图中的气泡“G4”所示)。
在第一相期间，驱动IC 702被设计并构造成将组一端子704的生效时间与组二端子706的生效时间分开地控制，同时保持组三端子708和组四端子710解除生效。类似地，在第二相期间，驱动IC 702被设计并构造成将组三端子708的生效时间与组四端子710的生效时间分开地控制，同时保持组一端子704和组二端子706解除生效。
示例性驱动IC 702还包括多个感测端子。具体地，示例性驱动IC 702包括VINB感测端子712、RP1感测端子714、MID感测端子716、CFO感测端子718、VOUTB感测端子720、RP2感测端子722和输出电压感测端子724。VINB感测端子712耦接到分支节点126(如气泡“S1”所示)。RP1感测端子714耦接到分支节点134(如气泡“S2”所示)。MID感测端子716耦接到分支节点167(如气泡“S3”所示)。CFO感测端子718耦接到分支节点170(如气泡“S4”所示)。VOUTB感测端子720耦接到分支节点191(如气泡“S5”所示)。RP2感测端子722耦接到分支节点189(如气泡“S6”所示)。而且，输出电压感测端子724耦接到输出电压VOUT(如气泡“S7”所示)。应当注意，并非所有驱动IC 702将具有所有提到的感测端子。例如，一些驱动IC702可以仅使用RP1感测端子714和RP2感测端子722来执行任务，该任务确定分支的接通时间是否匹配在该相期间该分支的谐振半周期。
图7的示例性驱动IC 702可以因此制造导通和非导通的各种FET以实现各种相(借助组端子)，并且可以检测到接通时间不同于谐振半周期(借助感测端子)。例如，在第一相或相一期间，示例性驱动IC 702可以被配置为通过组一端子704的生效来在第一接通时间内将第一分支102的谐振电流驱动到输出电压VOUT。在组一端子704的生效之后，驱动IC 702可以通过组一端子704和组三端子708的解除生效来在第一死区时间内将第一分支电隔离。在由此产生的死区时间期间，驱动IC 702可以检测到(例如，借助RP1感测端子714)第一接通时间不同于在第一相期间第一分支的谐振电流的谐振半周期。驱动IC 702可以进一步调整在驱动谐振电流的后续循环中使用的第一接通时间，该调整使第一接通时间在后续第一相期间更密切地匹配第一分支的谐振半周期。
此外，在示例性第一相期间，图7的驱动IC 702可以通过组二端子706的生效来在第二接通时间内将第三分支的谐振电流驱动到输出电压。然后，示例性驱动IC 702可以通过组二端子206和组四端子710的解除生效来将第三分支106电隔离。此后，驱动IC 702可以在第二死区时间期间检测到(例如，借助RP2感测端子722)第二接通时间不同于在第一相期间第三分支106的谐振电流的谐振半周期。驱动IC 702可以进一步调整在驱动谐振电流的后续循环中使用的第二接通时间，该调整使得第二接通时间在第一相期间更密切地匹配第三分支的谐振半周期。
在示例性相二期间，图7的驱动IC 702可以通过组三端子708的生效来在第三接通时间内通过第二分支104将第一分支102的谐振电流驱动到电压输出。此后，驱动IC 702可以通过组一端子704和组三端子708的解除生效来在第三死区时间内将第一分支102电隔离。驱动IC 702可以在第三死区时间期间检测到(例如，借助RP1感测端子714)第三接通时间不同于在第二相期间第一分支102的谐振半周期。驱动IC 702可以进一步调整在驱动谐振电流的后续循环中使用的第三接通时间，该调整使第三接通时间在第二相期间更密切地匹配第一分支102的谐振半周期。
此外，在示例性相二期间，图7的驱动IC 702可以通过组四端子710的生效来在第四接通时间内将第三分支106的谐振电流驱动到输出电压。此后，驱动IC 702可以通过组二端子和组四端子的解除生效来在第四死区时间内将第三分支106电隔离。驱动IC 702可以在第四死区时间期间检测到(例如，借助RP2感测端子722)第四接通时间不同于在第二相期间第三分支106的谐振电流的谐振半周期。驱动IC 702可以进一步调整在驱动谐振电流的后续循环中使用的第四接通时间，该调整使第二接通时间在相二期间更密切地匹配第三分支106的谐振周期。
可以借助驱动IC 702内的控制器730来实现驱动IC 702的所有示例性功能。控制器704可以采用任何合适的形式，诸如专用集成电路(ASIC)、微控制器(具有控制软件)、现场可编程门阵列(FPGA)或其组合。在一些情况下，控制器730可以是封装(例如，包封)为驱动IC 702的单个单片集成电路。在其他情况下，控制器730可以是共同封装为驱动IC 702的多个半导体管芯(例如，多芯片模块(MCM))。本说明书现在转向控制器730的示例性实施方式。
图8示出了根据至少一些实施方案的控制器730的一部分的功能框图。具体地，图8示出了一组功能块，以描述用于特定相(例如，相一)的控制器730的一个示例性实施方式。示例性控制器730包括一组RP传感器800、两个计数器802和804、两个数字脉冲宽度调制器(DPWM)806和808、和同步电路810。每个都将依次进行讨论。
示例性RP传感器800具有两个感测输入812和814。在将分支节点RP1和RP2上的电压感测为指示接通时间是否匹配在相期间的相应谐振半周期的示例性情况下，感测输入812和814分别耦接到RP1感测端子714(图7)和RP2感测端子722(图7)。然而，感测接通时间是否匹配在相期间的相应谐振半周期可以涉及感测不同电压和/或附加电压(例如，VINB感测端子712(图7)或VOUTB感测端子720上的电压)。因此，示例性RP传感器800可以检测该传感器的输入812和814处的电压并产生一组数字输出。选择RP分支节点的一个示例性益处是这些分支节点上的电压在地与0.25倍VIN之间摆动，因此电压范围相对较低。此外，RP分支节点电压直接地参考地，因此即使用作传感器的比较器的输入也将具有参考地的电压或阈值。示例性RP传感器800可以在相一期间产生与第一分支102(图1)相关联的向上计数输出816和向下计数输出818。当第一接通时间与谐振半周期不匹配时，RP传感器800使向上计数输出816或向下计数输出818暂时地生效。同样，如果第一接通时间与在相一期间第一分支102的谐振半周期匹配，那么计数输出816和818都不生效。此外，示例性RP传感器800可以在相一期间产生与第三分支106(图1)相关联的向上计数输出824和向下计数输出826。当第二接通时间与第三分支106的谐振半周期不匹配时，RP传感器800使向上计数输出824或向下计数输出826暂时地生效。同样，如果第二接通时间与在相一期间第三分支106的谐振半周期匹配，那么计数输出824和826都不生效。
计数器802和804耦接到RP传感器800的计数输出。具体地，考虑计数器802在相一期间与第一分支102相关联，并且因此计数器802具有向上计数输入828(耦接到向上计数输出816)和向下计数输入830(耦接到向下计数输出818)。示例性计数器802可以发起到非零计数值(例如，在计数器802的计数范围的中间)。当计数向上输入828生效时，由计数器802保持的计数值可以增加一定增量。同样，当向下计数输入830生效时，由计数器802保持的计数值可以减少一定增量(例如，10纳秒，其可以是与向上计数增加相同的增量)。因此，由计数器802保持的值表示第一分支102的在后续相一中使用的第一接通时间。
进一步考虑计数器804在相一期间与第三分支106相关联，并且因此计数器804具有向上计数输入832(耦接到向上计数输出824)和向下计数输入834(耦接到向下计数输出826)。示例性计数器804可以发起到非零计数值(例如，在计数器804的计数范围的中间)。当计数向上输入832生效时，由计数器804保持的计数值可以增加一定增量。同样，当向下计数输入834生效时，由计数器804保持的计数值可以减少一定增量(例如，10纳秒，其可以是与向上计数增加相同的增量)。因此，由计数器804保持的值表示第三分支106的在后续相一中使用的第二接通时间。
示例性计数器802和804各自耦接到相应DPWM 806和808。具体地，计数器802限定计数输出836，计数器802在该计数输出上驱动表示第一分支102的在下一个相一循环中使用的第一接通时间的值(例如数字值)。DPWM 806限定计数输入838和脉冲输出840。DPWM806可以在脉冲输出840上产生脉冲，该脉冲输出具有由在计数输入838上接收的值控制的持续时间，并且该持续时间是在下一个相一内的第一接通时间。计数器804限定计数输出842，计数器804在该计数输出上驱动表示在下一个相一循环中使用的第二接通时间的值(例如数字值)。DPWM 810限定计数输入844和脉冲输出846。DPWM 808可以在脉冲输出846上产生模拟脉冲，该脉冲输出具有由在计数输入844上接收的值控制的持续时间，并且该持续时间是第三分支106在下一个相一内的第二接通时间。
同步电路810限定脉冲输入848和脉冲输入850。此外，示例性同步电路810限定四个输出：组一输出852；组二输出854；组三输出856；和组四输出858。示例性同步电路810可以基于在脉冲输入848和850上接收的脉冲信号来使组输出生效和解除生效。例如，在相一期间，同步电路810可以使组一输出852在由脉冲输入848的生效时间控制的时间量内生效，并且进一步在相一期间，同步电路810可以使组三输出856在由脉冲输入850的生效时间控制的时间量内生效。在一些情况下，同步电路810在脉冲输入848和850上接收脉冲时间(例如，在相一结束时的死区时间期间)，并且存储脉冲时间，直到下一个相一开始。在其他情况下，同步电路810可以触发DPWM 806和808以在下一个相一期间提供数字脉冲，并且将那些数字脉冲传递到它们相应的组输出。示例性同步电路810在相一期间将组一输出852和组三输出856的生效的开始对准，但是如前所述，组一输出852的接通时间可以不同于组三输出856的接通时间。即使具有不同的接通时间，同步电路810也因此将死区时间调适为使相一同时结束(并且相二可以开始(例如，图3的时间t2))。示例性同步电路810在相二期间还将组二输出854和组四输出858的生效的开始对准，但是再次如前所述，组二输出854的接通时间可以不同于组四输出858的接通时间。即使在相二中具有不同的接通时间，同步电路810也因此将死区时间调适为使相二同时结束(并且相一可以开始)。
图8的示例性控制器730集中于相一，因此具有RP传感器800、计数器802和804、和DPWM 806和808来校正和跟踪相一接通时间(例如第一接通时间和第二接通时间)。现在理解与相一一起使用的示例性电路，受益于本公开，本领域的普通技术人员将理解将使用另外一组RP传感器来确定相二的接通时间与相二的相应谐振半周期匹配的密切程度。另外一组计数器将用于跟踪相二的接通时间(例如第三接通时间和第四接通时间)。而且，可以使用另外一组DPWM来从那些附加计数器的计数值形成数字脉冲。为了不使本说明书过长，未示出那些附加RP传感器、计数器和DPWM。
图9示出了根据至少一些实施方案的方法。具体地，该方法开始(框900)并包括：在第一接通时间内由通过第一分支的谐振电流驱动迪克森Dickson转换器的电压输出，谐振电流具有谐振半周期(框902)；在第二接通时间内由通过第三分支的谐振电流驱动电压输出，通过第三分支的谐振电流具有谐振半周期(框904)；将第一分支和第三分支电隔离(框906)；在第一死区时间期间检测到第一接通时间不同于第一分支的谐振半周期(框908)；调整在驱动谐振电流的后续循环中使用的第一接通时间，该调整使第一接通时间更密切地匹配第一分支的谐振半周期(框910)；在第二死区时间期间检测到第二接通时间不同于第三分支的谐振电流的谐振半周期(框912)；以及调整在驱动谐振电流的后续循环中使用的第二接通时间，该调整使第二接通时间更密切地匹配第三分支的谐振半周期(框914)。此后，该方法结束(框916)。
附图中的许多电气连接被示为没有中间设备的直接耦合，但在上面的描述中并未如此明确说明。然而，对于在附图中示出的没有中间设备的电气连接，该段落应充当权利要求的先行基础，以用于引用任何电气连接作为“直接耦合”。
上述讨论意在说明本发明的原理和各种实施方案。一旦完全理解上述公开的内容，对于本领域技术人员来说许多变型形式和修改形式就将变得显而易见。以下权利要求书被解释为旨在包含所有此类变型形式和修改形式。

Claims (10)

1.一种操作迪克森Dickson转换器的方法，包括：
在第一接通时间内由通过第一分支的谐振电流驱动所述迪克森Dickson转换器的电压输出，所述谐振电流具有谐振半周期；
在第二接通时间内由通过第三分支的谐振电流驱动所述电压输出，通过所述第三分支的所述谐振电流具有谐振半周期；以及然后
将所述第一分支和所述第三分支电隔离；
在第一死区时间期间检测到所述第一接通时间不同于所述第一分支的所述谐振半周期；
调整在驱动所述谐振电流的后续循环中使用的所述第一接通时间，所述调整使所述第一接通时间更密切地匹配所述第一分支的所述谐振半周期；
在第二死区时间期间检测到所述第二接通时间不同于所述第三分支的所述谐振电流的所述谐振半周期；以及
调整在驱动所述谐振电流的后续循环中使用的所述第二接通时间，所述调整使所述第二接通时间更密切地匹配所述第三分支的所述谐振电流的所述谐振半周期。
2.根据权利要求1所述的方法，其中检测到所述第一接通时间是不同的还包括检测指示在所述第一死区时间期间通过所述第一分支的电流的第一值。
3.根据权利要求1所述的方法，还包括：在所述第一死区时间和所述第二死区时间到期之后：
在第三接通时间内由所述第一分支的所述谐振电流驱动通过第二分支的所述电压输出；
在第四接通时间内由所述第三分支的所述谐振电流将电流驱动到下游部件；以及然后
将所述第一分支、所述第二分支和所述第三分支电隔离；
在第三死区时间期间检测到所述第三接通时间不同于所述第一分支的所述谐振半周期；
调整在驱动所述谐振电流的后续循环中使用的所述第三接通时间，所述调整使所述第三接通时间更密切地匹配所述第一分支的所述谐振半周期；
在第四死区时间期间检测到所述第四接通时间不同于所述第三分支的所述谐振半周期；以及
调整在驱动所述谐振电流的后续循环中使用的所述第四接通时间，所述调整使所述第四接通时间更密切地匹配所述第三分支的所述谐振半周期。
4.根据权利要求3所述的方法，其中所述将所述电流驱动到所述下游部件还包括从包括以下各项的组中选择的至少一个：驱动到所述电压输出；以及驱动到所述迪克森Dickson转换器在所述第三分支与所述电压输出之间的下游分支。
5.一种用于在第一相和后续第二相中驱动迪克森Dickson转换器的驱动集成电路IC，包括：
组一端子，所述组一端子在第一接通时间期间生效；
组二端子，所述组二端子在第二接通时间期间生效；
组三端子，所述组三端子在第三接通时间期间生效；
组四端子，所述组四端子在第四接通时间期间生效；
控制器，所述控制器被配置为在所述第一相期间：
将所述组一端子的所述第一接通时间与所述组二端子的所述第二接通时间分开地控制；以及
使所述组三端子和所述组四端子解除生效；
所述控制器被配置为在所述第二相期间：
将所述组三端子的所述第三接通时间与所述组四端子的所述第四接通时间分开地控制；以及
使所述组一端子和所述组二端子解除生效。
6.根据权利要求5所述的驱动IC，还包括：
第一感测端子，所述第一感测端子被配置为耦接到所述迪克森Dickson转换器的第一分支的节点；和
所述控制器被配置为在所述第一相期间：
在所述第一接通时间内使所述组一端子生效；以及然后
在第一死区时间内使所述组一端子和所述组三端子解除生效；
借助所述第一感测端子并在所述第一死区时间期间检测到所述第一接通时间不同于在所述第一相期间所述第一分支的谐振电流的谐振半周期；以及
调整在后续第一相循环中使用的所述第一接通时间。
7.根据权利要求6所述的驱动IC，还包括：
第二感测端子，所述第二感测端子被配置为耦接到所述迪克森Dickson转换器的第三分支的节点；和
所述控制器被配置为在所述第一相期间：
在所述第二接通时间内使所述组二端子生效；以及然后
在所述第二死区时间内使所述组二端子和所述组四端子解除生效；
借助所述第二感测端子并在所述第二死区时间期间检测到所述第二接通时间不同于在所述第一相期间所述第三分支的谐振电流的谐振半周期；以及
调整在后续第一相循环中使用的所述第二接通时间。
8.根据权利要求5所述的驱动IC，还包括：
第一感测端子，所述第一感测端子耦接到所述迪克森Dickson转换器的第一分支的节点；并且
所述控制器被配置为在所述第二相期间：
在所述第三接通时间内使所述组三端子生效；以及然后
在第三死区时间内使所述组一端子和所述组三端子解除生效；
借助所述第一感测端子并在所述第三死区时间期间检测到所述第三接通时间不同于在所述第二相期间所述第一分支的谐振半周期；以及
调整在后续第二相循环中使用的所述第三接通时间。
9.根据权利要求8所述的驱动IC，还包括：
第二感测端子，所述第二感测端子耦接到所述迪克森Dickson转换器的第三分支；并且
所述控制器被配置为在所述第二相期间：
在所述第四接通时间内使所述组四端子生效；以及然后
在第四死区时间内使所述组二端子和所述组四端子解除生效；
借助所述第二感测端子并在所述第四死区时间期间检测到所述第四接通时间不同于在所述第二相期间所述第三分支的所述谐振电流的谐振半周期；以及
调整在后续第二相循环中使用的所述第四接通时间。
10.根据权利要求5所述的驱动IC，所述驱动IC耦接到迪克森Dickson转换器，所述迪克森Dickson转换器包括：
第一分支，所述第一分支包括：
第一场效应晶体管FET，所述第一FET限定栅极、源极和漏极，所述漏极耦接到所述迪克森Dickson转换器的输入电压；
第一电容器，所述第一电容器与第一电感器串联耦合；
第二FET，所述第二FET限定栅极、源极和漏极，所述第二FET的所述漏极耦接到所述迪克森Dickson转换器的电压输出，并且所述源极耦接到所述第一电感器；和
第三FET，所述第三FET限定栅极、源极和漏极，所述第三FET的所述漏极耦接到所述第二FET的所述源极，并且所述第三FET的所述源极耦接到地；
第二分支，所述第二分支包括：
第四FET，所述第四FET限定栅极、源极和漏极，所述第四FET的所述漏极耦接到所述第一FET的所述源极；
第二电容器，所述第二电容器限定第一引线和第二引线，所述第一引线耦接到所述第四FET的所述源极；
第五FET，所述第五FET限定栅极、源极和漏极，所述第五FET的所述漏极耦接到所述电压输出，并且所述第五FET的所述源极耦接到所述第二电容器的所述第二引线；和
第六FET，所述第六FET限定栅极、源极和漏极，所述第六FET的所述漏极耦接到所述第五FET的所述源极，并且所述第六FET的所述源极耦接到所述地；
第三分支，所述第三分支包括：
第七FET，所述第七FET限定栅极、源极和漏极，所述第七FET的所述漏极耦接到所述第四FET的所述源极；
第三电容器，所述第三电容器与第二电感器串联耦合；
第八FET，所述第八FET限定栅极、源极和漏极，所述第八FET的所述漏极耦接到所述电压输出，并且所述第八FET的所述源极耦接到所述第二电感器；和
第九FET，所述第九FET限定栅极、源极和漏极，所述第九FET的所述漏极耦接到所述第八FET的所述源极，并且所述第九FET的所述源极耦接到所述地；
第十FET，所述第十FET耦接到所述第七FET的所述源极；
所述驱动IC的所述组一端子耦接到所述第一FET和所述第二FET的所述栅极；
所述驱动IC的所述组二端子耦接到所述第六FET、所述第七FET和所述第八FET的所述栅极；
所述驱动IC的所述组三端子耦接到所述第三FET、所述第四FET和所述第五FET的所述栅极；和
所述驱动IC的所述组四端子耦接到所述第九FET和所述第十FET的所述栅极。
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