CN110399328A - 一种板载图形处理器控制方法与装置 - Google Patents

Abstract

本发明公开了一种板载图形处理器控制方法与装置包括：访问基板控制器获取配置信息，配置高速串行计算机扩展总线交换芯片、时钟复用器、和时钟缓冲器，使用电源信号与板载电压调节器通信以执行上电和时序控制，使高速串行计算机扩展总线交换芯片按照配置信息将多个板载图形处理器连接至高速串行计算机扩展总线并提供时钟信号。本发明能够针对多个不同GPU或GPU的不同工作状态来提供PCIE接口和时钟信号，控制板载图形处理器按照其性能需求正常工作，提高板载图形处理器的处理能力。

Description

一种板载图形处理器控制方法与装置

技术领域

本发明涉及计算机领域，更具体地，特别是指一种板载图形处理器控制方法与装置。

背景技术

随着互联网技术的不断发展和并行计算需求的不断增加，GPU(图形处理器)以其出色的图形处理能力和高性能计算能力有效释放计算压力，显著提升产品的计算处理效率与竞争力。GPU服务器逐渐兴起并呈现愈演愈烈之势。为了充分发挥GPU的计算性能，GPU服务器中的GPU安装方式已由传统的GPU插卡形式逐渐转变为板载GPU形式。与插卡GPU不同，板载GPU需为GPU板卡提供多组PCIE信号以实现CPU(中央处理器)与每个GPU的数据交互，但由于服务器空间结构和CPU的PCIE(高速串行计算机扩展总线)端口数量受限，并发数量较少，不能很好地提升GPU计算能力；另一方面，不同GPU可能具有不同工作频率、或相同GPU在不同工作状态下可能具有不同的工作频率，而现有技术不能随意根据工作频率需求来切换时钟信号。

针对现有技术中GPU端口数量有限、时钟信号难以切换的问题，目前尚未有有效的解决方案。

发明内容

有鉴于此，本发明实施例的目的在于提出一种板载图形处理器控制方法与装置，能够针对多个不同GPU或GPU的不同工作状态来提供PCIE接口和时钟信号，控制板载图形处理器按照其性能需求正常工作，提高板载图形处理器的处理能力。

基于上述目的，本发明实施例的第一方面提供了一种板载图形处理器控制方法，包括通过复杂可编程逻辑器件执行以下步骤：

通过内部集成电路总线访问基板控制器获取配置信息；

根据配置信息通过通用输入输出总线配置高速串行计算机扩展总线交换芯片、时钟复用器、和时钟缓冲器；

使用电源信号与板载电压调节器通信，以对高速串行计算机扩展总线交换芯片、时钟复用器、和时钟缓冲器执行上电和时序控制；

使高速串行计算机扩展总线交换芯片按照配置信息将多个板载图形处理器连接至高速串行计算机扩展总线，并为多个板载图形处理器提供由时钟复用器指定的和由时钟缓冲器扩展的时钟信号。

在一些实施方式中，还包括：在通过内部集成电路总线访问基板控制器获取配置信息之前，先根据预定的默认配置信息通过通用输入输出总线配置高速串行计算机扩展总线交换芯片、时钟复用器、和时钟缓冲器。

在一些实施方式中，通过内部集成电路总线访问基板控制器获取配置信息还包括：向基板控制器发送默认控制信息，并从基板控制器接收基于默认控制信息的控制命令以执行远程控制。

在一些实施方式中，还包括：在通过内部集成电路总线访问基板控制器获取配置信息之前，先读取高速串行计算机扩展总线交换芯片的标识，并使用标识配置多个板载图形处理器。

在一些实施方式中，使高速串行计算机扩展总线交换芯片按照配置信息将多个板载图形处理器连接至高速串行计算机扩展总线包括：将配置信息通过通用输入输出总线的配置引脚传输到和配置高速串行计算机扩展总线交换芯片，以将一组高速串行计算机扩展总线扩展为更多组高速串行计算机扩展总线而分别连接到多个板载图形处理器。

在一些实施方式中，根据配置信息通过通用输入输出总线配置高速串行计算机扩展总线交换芯片、时钟复用器、和时钟缓冲器包括：将配置信息通过通用输入输出总线的时钟复用信号传输到和配置时钟复用器，以在外部时钟信号和高速串行计算机扩展总线交换芯片的本地时钟信号中选择性地指定一个作为多个板载图形处理器使用的时钟信号而发送到时钟缓冲器。

在一些实施方式中，根据所述配置信息通过通用输入输出总线配置高速串行计算机扩展总线交换芯片、时钟复用器、和时钟缓冲器包括；将配置信息通过通用输入输出总线的时钟可用信号传输到和配置时钟缓冲器，以将一组多个板载图形处理器使用的时钟信号扩展为更多组多个板载图形处理器使用的时钟信号而发送到多个板载图形处理器。

在一些实施方式中，电源信号包括上电信号和完成信号，上电信号配置为使板载电压调节器开始执行上电和时序控制，完成信号配置为确定板载电压调节器上电和时序控制执行完成。

本发明实施例的第二方面提供了一种板载图形处理器控制装置，包括：

复杂可编程逻辑器件，用于执行上述的板载图形处理器控制方法以为多个板载图形处理器提供高速串行计算机扩展总线连接和时钟信号；

基板控制器，通过内部集成电路总线连接到复杂可编程逻辑器件，用于对复杂可编程逻辑器件提供配置信息；

高速串行计算机扩展总线交换芯片，连接到复杂可编程逻辑器件，用于根据配置信息对多个板载图形处理器提供多组高速串行计算机扩展总线；

时钟复用器，连接到复杂可编程逻辑器件，用于根据配置信息为多个板载图形处理器指定并输出一个时钟信号；

时钟缓冲器，连接到复杂可编程逻辑器件和时钟缓冲器，用于接收一个时钟信号，并根据配置信息对多个板载图形处理器提供多个时钟信号；

板载电压调节器，连接到复杂可编程逻辑器件，用于根据复杂可编程逻辑器件的信号对高速串行计算机扩展总线交换芯片、时钟复用器、和时钟缓冲器执行上电和时序控制。

本发明实施例的第三方面提供了一种图形处理器板卡，包括：

多个板载图形处理器；

处理器；和

存储器，存储有处理器可运行的程序代码，程序代码在被运行时执行上述的板载图形处理器控制方法。

本发明具有以下有益技术效果：本发明实施例提供的板载图形处理器控制方法与装置，通过访问基板控制器获取配置信息，配置高速串行计算机扩展总线交换芯片、时钟复用器、和时钟缓冲器，使用电源信号与板载电压调节器通信以执行上电和时序控制，使高速串行计算机扩展总线交换芯片按照配置信息将多个板载图形处理器连接至高速串行计算机扩展总线并提供时钟信号的技术方案，能够针对多个不同GPU或GPU的不同工作状态来提供PCIE接口和时钟信号，控制板载图形处理器按照其性能需求正常工作，提高板载图形处理器的处理能力。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本发明提供的板载图形处理器控制方法的流程示意图；

图2为本发明提供的板载图形处理器控制方法的具体实施方式示意图；

图3为本发明提供的板载图形处理器控制装置的结构示意图。

其中，CPLD＝复杂可编程逻辑器件；BMC＝基板控制器；PCIE switch＝高速串行计算机扩展总线交换芯片；Clock mux＝时钟复用器；Clock Buffer＝时钟缓冲器；Board VR＝板载电压调节器。

具体实施方式

为使本发明的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本发明实施例进一步详细说明。

需要说明的是，本发明实施例中所有使用“第一”和“第二”的表述均是为了区分两个相同名称非相同的实体或者非相同的参量，可见“第一”“第二”仅为了表述的方便，不应理解为对本发明实施例的限定，后续实施例对此不再一一说明。

基于上述目的，本发明实施例的第一个方面，提出了一种能够针对多个不同GPU或GPU的不同工作状态来提供PCIE接口和时钟信号的板载图形处理器控制方法的一个实施例。图1示出的是本发明提供的板载图形处理器控制方法的流程示意图。

所述板载图形处理器控制方法，如图1所示包括通过CPLD执行以下步骤：

步骤S101：通过内部集成电路总线访问基板控制器获取配置信息；

步骤S103：根据配置信息通过通用输入输出总线配置高速串行计算机扩展总线交换芯片、时钟复用器、和时钟缓冲器；

步骤S105：使用电源信号与板载电压调节器通信，以对高速串行计算机扩展总线交换芯片、时钟复用器、和时钟缓冲器执行上电和时序控制；

步骤S107：使高速串行计算机扩展总线交换芯片按照配置信息将多个板载图形处理器连接至高速串行计算机扩展总线，并为多个板载图形处理器提供由时钟复用器指定的和由时钟缓冲器扩展的时钟信号。

本领域普通技术人员可以理解实现上述实施例方法中的全部或部分流程，可以通过计算机程序来指令相关硬件来完成，所述的程序可存储于一计算机可读取存储介质中，该程序在执行时，可包括如上述各方法的实施例的流程。其中，所述的存储介质可为磁碟、光盘、只读存储记忆体(ROM)或随机存储记忆体(RAM)等。所述计算机程序的实施例，可以达到与之对应的前述任意方法实施例相同或者相类似的效果。

在一些实施方式中，还包括：在通过内部集成电路总线访问基板控制器获取配置信息之前，先根据预定的默认配置信息通过通用输入输出总线配置高速串行计算机扩展总线交换芯片、时钟复用器、和时钟缓冲器。

考虑到BMC为远程控制的窗口，并不是总是会主动发送控制信息，因此也可以根据预定的默认配置来执行配置以满足随时到来的上电需求。

在一些实施方式中，通过内部集成电路总线访问基板控制器获取配置信息还包括：向基板控制器发送默认控制信息，并从基板控制器接收基于默认控制信息的控制命令以执行远程控制。

在一些实施方式中，还包括：在通过内部集成电路总线访问基板控制器获取配置信息之前，先读取高速串行计算机扩展总线交换芯片的标识，并使用标识配置多个板载图形处理器。

在一些实施方式中，使高速串行计算机扩展总线交换芯片按照配置信息将多个板载图形处理器连接至高速串行计算机扩展总线包括：将配置信息通过通用输入输出总线的配置引脚传输到和配置高速串行计算机扩展总线交换芯片，以将一组高速串行计算机扩展总线扩展为更多组高速串行计算机扩展总线而分别连接到多个板载图形处理器。

在一些实施方式中，根据配置信息通过通用输入输出总线配置高速串行计算机扩展总线交换芯片、时钟复用器、和时钟缓冲器包括：将配置信息通过通用输入输出总线的时钟复用信号传输到和配置时钟复用器，以在外部时钟信号和高速串行计算机扩展总线交换芯片的本地时钟信号中选择性地指定一个作为多个板载图形处理器使用的时钟信号而发送到时钟缓冲器。

在本发明实施例中可选的时钟由外部的100M时钟与本地25M的时钟。频率更高则计算更快，因此本发明通常选择频率更高的100M时钟以充分发挥GPU的计算性能。

在一些实施方式中，根据配置信息通过通用输入输出总线配置高速串行计算机扩展总线交换芯片、时钟复用器、和时钟缓冲器包括：将配置信息通过通用输入输出总线的时钟可用信号传输到和配置时钟缓冲器，以将一组多个板载图形处理器使用的时钟信号扩展为更多组多个板载图形处理器使用的时钟信号而发送到多个板载图形处理器。

更多组高速串行计算机扩展总线和更多组多个板载图形处理器使用的时钟信号都是对应于多个板载图形处理器的，本领域技术人员可以据此调整数量使其相互匹配。

在一些实施方式中，电源信号包括上电信号和完成信号，向板载电压调节器发送上电信号以使板载电压调节器开始执行上电和时序控制，从板载电压调节器接收完成信号以确定板载电压调节器上电和时序控制执行完成。

根据本发明实施例公开的方法还可以被实现为由CPU执行的计算机程序，该计算机程序可以存储在计算机可读存储介质中。在该计算机程序被CPU执行时，执行本发明实施例公开的方法中限定的上述功能。上述方法步骤以及系统单元也可以利用控制器以及用于存储使得控制器实现上述步骤或单元功能的计算机程序的计算机可读存储介质实现。

本发明实施例使用CPLD来执行板载图形处理器控制方法，使用NVIDIA HGX-2作为图形处理器板卡。下面参照图2所示的具体实施流程来按步骤进一步描述本发明实施例的具体实施方式。请看图2：

(1)CPLD读取Board ID，根据当前Board ID，为HGX-2等需要配置ID信号的GPU板配置ID，进入步骤(2)；

Board ID是指PCIE switch和CPLD所在板卡(switch板)的ID，有些GPU需要先配置相应的PCIE接口才能使用该接口。

(2)CPLD根据默认配置，分别设置PCIE Switch、Clock Mux、Clock Buffer的工作模式，进入步骤(3)；

(3)BMC是否修改PCIE Switch、Clock Mux、Clock Buffer的工作模式，若是，进入步骤(4)，否则进入步骤(5)；

(4)CPLD根据BMC的配置，重新设置PCIE Switch、Clock Mux、Clock Buffer的工作模式，进入步骤(5)；

本发明实施例使用了先配置默认配置，然后由BMC决定是否进行远程修改，并按需要修改配置的实施方式。也可以不配置默认配置，直接由BMC给出配置。两种方法各有优劣，本领域技术人员可根据实际需要来自由选择如何实施。

(5)系统开机，Switch板主电上电，进入步骤(6)；

Switch板主电上电即通过Board VR为PCIE Switch、Clock Mux、Clock Buffer供电，使其工作。Board VR与CPLD相连以接收来自CPLD的Power Enable信号，同时将PowerGood发送给CPLD以确认供电成功；同时还与电源相连以实现DC/DC电压变换功能。

(6)系统工作过程中，BMC是否修改PCIE Switch、Clock Mux、Clock Buffer的工作模式，若是，进入步骤(7)，否则进入步骤(8)；

(7)等待系统关机，Switch板主电下电后，CPLD根据BMC的配置，重新设置PCIESwitch、Clock Mux、Clock Buffer的工作模式，进入步骤(9)；

(8)等待系统关机，Switch板主电下电，进入步骤(9)；

由上述步骤可见，即使是在系统运行中也可以正常接收BMC的远程控制指令，但其远程控制指令必须在系统关闭后才能执行，因此在系统运行中接收的远程控制指令将在系统关机时执行，其执行方式与步骤(2)到(4)完全一致。

(9)是否关机，若是，进入步骤(10)；否则，返回步骤(5)；

(10)停止。

从上述实施例可以看出，本发明实施例提供的板载图形处理器控制方法，通过访问基板控制器获取配置信息，配置高速串行计算机扩展总线交换芯片、时钟复用器、和时钟缓冲器，使用电源信号与板载电压调节器通信以执行上电和时序控制，使高速串行计算机扩展总线交换芯片按照配置信息将多个板载图形处理器连接至高速串行计算机扩展总线并提供时钟信号的技术方案，能够针对多个不同GPU或GPU的不同工作状态来提供PCIE接口和时钟信号，控制板载图形处理器按照其性能需求正常工作，提高板载图形处理器的处理能力。

需要特别指出的是，上述板载图形处理器控制方法的各个实施例中的各个步骤均可以相互交叉、替换、增加、删减，因此，这些合理的排列组合变换之于板载图形处理器控制方法也应当属于本发明的保护范围，并且不应将本发明的保护范围局限在所述实施例之上。

基于上述目的，本发明实施例的第二个方面，提出了一种能够针对多个不同GPU或GPU的不同工作状态来提供PCIE接口和时钟信号的板载图形处理器控制装置的一个实施例。图3示出的是本发明提供的板载图形处理器控制装置的结构示意图。板载图形处理器控制装置包括：

复杂可编程逻辑器件，用于执行上述的板载图形处理器控制方法以为多个板载图形处理器提供高速串行计算机扩展总线连接和时钟信号；

基板控制器，通过内部集成电路总线连接到复杂可编程逻辑器件，用于对复杂可编程逻辑器件提供配置信息；

高速串行计算机扩展总线交换芯片，连接到复杂可编程逻辑器件，用于根据配置信息对多个板载图形处理器提供多组高速串行计算机扩展总线；

时钟复用器，连接到复杂可编程逻辑器件，用于根据配置信息为多个板载图形处理器指定并输出一个时钟信号；

时钟缓冲器，连接到复杂可编程逻辑器件和时钟缓冲器，用于接收一个时钟信号，并根据配置信息对多个板载图形处理器提供多个时钟信号；

板载电压调节器，连接到复杂可编程逻辑器件，用于根据复杂可编程逻辑器件的信号对高速串行计算机扩展总线交换芯片、时钟复用器、和时钟缓冲器执行上电和时序控制。

CPLD分别与BMC、PCIE Switch、Clock Mux、Clock Buffer和Board VR相连，一方面与BMC进行I2C数据交互，获取所需配置信息；另一方面通过CPLD GPIO配置PCIE Switch、Clock Mux、Clock Buffer的工作模式；同时CPLD还可以控制Board VR的Power Enable信号，检测Power Good信号，以实现PCIE Switch的上电和时序控制功能。

在一些实施方式中，CPLD以Lattice LCMXO2-2000UHC芯片为核心，用于实现该设计方法的所有软件控制代码，包括Board ID读取及配置代码，I2C数据通讯代码，PCIESwitch、Clock MUX、Clock Buffer工作模式配置代码，主电上下电时序控制代码等。

在一些实施方式中，BMC以ASPEED公司AST2500芯片为核心，搭载其相关外围线路，用于实现服务器基板控制功能。BMC作为与CPLD I2C数据通讯的主机，用于获取Switch板配置模式及控制CPLD切换PCIE Switch、Clock MUX、Clock Buffer工作模式功能。

在一些实施方式中，PCIE Switch以Avago公司PEX9797芯片为核心，搭载其外围线路，主要用于将来自CPU的一组或两组PCIE信号扩展为多组PCIE信号，用于CPU与GPU之间的PCIE信号传输。

在一些实施方式中，Clock Mux以IDT公司IDT5V41067芯片为核心，搭载其外围线路，主要用于在外部100M时钟与Switch板本地25M时钟两组时钟源之间选取一组作为GPU板100M时钟源。

在一些实施方式中，Clock Buffer以IDT公司DB1200系列芯片为核心，搭载其外围线路，主要用于将来自Clock Mux单元的一组100M时钟扩展为多组100M时钟，为GPU板内部GPU提供100M时钟。

在一些实施方式中，Board VR用于为Switch板内部芯片提供工作电源，同时，Board VR单元的Power Enable/Power Good信号与CPLD单元相连，用于实现CPLD主电上下电时序控制功能。

结合这里的公开所描述的各种示例性逻辑块、模块、电路和算法步骤可以被实现为电子硬件、计算机软件或两者的组合。为了清楚地说明硬件和软件的这种可互换性，已经就各种示意性组件、方块、模块、电路和步骤的功能对其进行了一般性的描述。这种功能是被实现为软件还是被实现为硬件取决于具体应用以及施加给整个系统的设计约束。本领域技术人员可以针对每种具体应用以各种方式来实现所述的功能，但是这种实现决定不应被解释为导致脱离本发明实施例公开的范围。

基于上述目的，本发明实施例的第三个方面，提出了一种能够针对多个不同GPU或GPU的不同工作状态来提供PCIE接口和时钟信号的图形处理器板卡的一个实施例。图形处理器板卡包括：

多个板载图形处理器；

处理器；和

存储器，存储有处理器可运行的程序代码，程序代码在被运行时执行上述的板载图形处理器控制方法。

从上述实施例可以看出，本发明实施例提供的板载图形处理器控制装置和图形处理器板卡，通过访问基板控制器获取配置信息，配置高速串行计算机扩展总线交换芯片、时钟复用器、和时钟缓冲器，使用电源信号与板载电压调节器通信以执行上电和时序控制，使高速串行计算机扩展总线交换芯片按照配置信息将多个板载图形处理器连接至高速串行计算机扩展总线并提供时钟信号的技术方案，能够针对多个不同GPU或GPU的不同工作状态来提供PCIE接口和时钟信号，控制板载图形处理器按照其性能需求正常工作，提高板载图形处理器的处理能力。

需要特别指出的是，上述板载图形处理器控制装置和图形处理器板卡的实施例采用了所述板载图形处理器控制方法的实施例来具体说明各模块的工作过程，本领域技术人员能够很容易想到，将这些模块应用到所述板载图形处理器控制方法的其他实施例中。当然，由于所述板载图形处理器控制方法实施例中的各个步骤均可以相互交叉、替换、增加、删减，因此，这些合理的排列组合变换之于所述板载图形处理器控制装置和图形处理器板卡也应当属于本发明的保护范围，并且不应将本发明的保护范围局限在所述实施例之上。

以上是本发明公开的示例性实施例，但是应当注意，在不背离权利要求限定的本发明实施例公开的范围的前提下，可以进行多种改变和修改。根据这里描述的公开实施例的方法权利要求的功能、步骤和/或动作不需以任何特定顺序执行。此外，尽管本发明实施例公开的元素可以以个体形式描述或要求，但除非明确限制为单数，也可以理解为多个。

应当理解的是，在本文中使用的，除非上下文清楚地支持例外情况，单数形式“一个”旨在也包括复数形式。还应当理解的是，在本文中使用的“和/或”是指包括一个或者一个以上相关联地列出的项目的任意和所有可能组合。上述本发明实施例公开实施例序号仅仅为了描述，不代表实施例的优劣。

本领域普通技术人员可以理解实现上述实施例的全部或部分步骤可以通过硬件来完成，也可以通过程序来指令相关的硬件完成，所述的程序可以存储于一种计算机可读存储介质中，上述提到的存储介质可以是只读存储器，磁盘或光盘等。

所属领域的普通技术人员应当理解：以上任何实施例的讨论仅为示例性的，并非旨在暗示本发明实施例公开的范围(包括权利要求)被限于这些例子；在本发明实施例的思路下，以上实施例或者不同实施例中的技术特征之间也可以进行组合，并存在如上所述的本发明实施例的不同方面的许多其它变化，为了简明它们没有在细节中提供。因此，凡在本发明实施例的精神和原则之内，所做的任何省略、修改、等同替换、改进等，均应包含在本发明实施例的保护范围之内。

Claims (10)

1.一种板载图形处理器控制方法，其特征在于，包括通过复杂可编程逻辑器件执行以下步骤：

通过内部集成电路总线访问基板控制器获取配置信息；

根据所述配置信息通过通用输入输出总线配置高速串行计算机扩展总线交换芯片、时钟复用器、和时钟缓冲器；

使用电源信号与板载电压调节器通信，以对所述高速串行计算机扩展总线交换芯片、所述时钟复用器、和所述时钟缓冲器执行上电和时序控制；

使所述高速串行计算机扩展总线交换芯片按照所述配置信息将多个板载图形处理器连接至高速串行计算机扩展总线，并为所述多个板载图形处理器提供由所述时钟复用器指定的和由所述时钟缓冲器扩展的时钟信号。

2.根据权利要求1所述的方法，其特征在于，还包括：在通过所述内部集成电路总线访问所述基板控制器获取所述配置信息之前，先根据预定的默认配置信息通过所述通用输入输出总线配置所述高速串行计算机扩展总线交换芯片、所述时钟复用器、和所述时钟缓冲器。

3.根据权利要求2所述的方法，其特征在于，通过所述内部集成电路总线访问所述基板控制器获取所述配置信息还包括：向所述基板控制器发送所述默认控制信息，并从所述基板控制器接收基于所述默认控制信息的控制命令以执行远程控制。

4.根据权利要求1所述的方法，其特征在于，还包括：在通过所述内部集成电路总线访问所述基板控制器获取所述配置信息之前，先读取所述高速串行计算机扩展总线交换芯片的标识，并使用所述标识配置所述多个板载图形处理器。

5.根据权利要求1所述的方法，其特征在于，使所述高速串行计算机扩展总线交换芯片按照所述配置信息将多个板载图形处理器连接至高速串行计算机扩展总线包括：将所述配置信息通过所述通用输入输出总线的配置引脚传输到和配置所述高速串行计算机扩展总线交换芯片，以将一组高速串行计算机扩展总线扩展为更多组高速串行计算机扩展总线而分别连接到所述多个板载图形处理器。

6.根据权利要求1所述的方法，其特征在于，根据所述配置信息通过通用输入输出总线配置高速串行计算机扩展总线交换芯片、时钟复用器、和时钟缓冲器包括：将所述配置信息通过所述通用输入输出总线的时钟复用信号传输到和配置所述时钟复用器，以在外部时钟信号和所述高速串行计算机扩展总线交换芯片的本地时钟信号中选择性地指定一个作为所述多个板载图形处理器使用的时钟信号而发送到所述时钟缓冲器。

7.根据权利要求1所述的方法，其特征在于，根据所述配置信息通过通用输入输出总线配置高速串行计算机扩展总线交换芯片、时钟复用器、和时钟缓冲器包括：将所述配置信息通过所述通用输入输出总线的时钟可用信号传输到和配置所述时钟缓冲器，以将一组所述多个板载图形处理器使用的时钟信号扩展为更多组所述多个板载图形处理器使用的时钟信号而发送到所述多个板载图形处理器。

8.根据权利要求1所述的方法，其特征在于，所述电源信号包括上电信号和完成信号，所述上电信号配置为使所述板载电压调节器开始执行上电和时序控制，所述完成信号配置为确定所述板载电压调节器上电和时序控制执行完成。

9.一种板载图形处理器控制装置，其特征在于，包括：

复杂可编程逻辑器件，用于执行如权利要求1-8中任意一项所述的板载图形处理器控制方法以为多个板载图形处理器提供高速串行计算机扩展总线连接和时钟信号；

基板控制器，通过内部集成电路总线连接到所述复杂可编程逻辑器件，用于对所述复杂可编程逻辑器件提供配置信息；

高速串行计算机扩展总线交换芯片，连接到所述复杂可编程逻辑器件，用于根据所述配置信息对所述多个板载图形处理器提供多组高速串行计算机扩展总线；

时钟复用器，连接到所述复杂可编程逻辑器件，用于根据所述配置信息为所述多个板载图形处理器指定并输出一个时钟信号；

时钟缓冲器，连接到所述复杂可编程逻辑器件和所述时钟缓冲器，用于接收一个所述时钟信号，并根据所述配置信息对所述多个板载图形处理器提供多个所述时钟信号；

板载电压调节器，连接到所述复杂可编程逻辑器件，用于根据复杂可编程逻辑器件的信号对所述高速串行计算机扩展总线交换芯片、所述时钟复用器、和所述时钟缓冲器执行上电和时序控制。

10.一种图形处理器板卡，其特征在于，包括：

多个板载图形处理器；

处理器；和

存储器，存储有处理器可运行的程序代码，所述程序代码在被运行时执行如权利要求1-8中任意一项所述的板载图形处理器控制方法。