CN110390984A - 存储器系统和存储器系统的操作方法 - Google Patents

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Abstract

本发明涉及一种存储器系统，该存储器系统包括：存储器装置，包括三维(3D)单元阵列，在该3D单元阵列中，具有相同高度的存储器单元以行为单位联接到分量字线，并且具有相同高度的分量字线联接到组字线；以及控制器，适用于控制存储器装置以执行编程操作，将编程数据编程到联接到从包括在单个组字线中的多个分量字线之中选择的数据分量字线的存储器单元中，并且控制存储器装置以执行虚拟编程操作，将虚拟数据编程到联接到多个分量字线之中的剩余虚设分量字线的存储器单元中。

Description

存储器系统和存储器系统的操作方法
相关申请的交叉引用
本申请要求于2018年4月20日向韩国知识产权局提交的申请号为10-2018-0046031的韩国专利申请的优先权，其公开内容通过引用整体并入本文。
技术领域
本发明的各个示例性实施例总体涉及一种存储器系统。特别地，实施例涉及一种控制存储器装置以对具有多个数据片段的存储器单元执行编程操作的方法。
背景技术
计算机环境范例已经转变为允许在任何时间和任何地点使用计算机系统的普适计算。因此，诸如移动电话、数码相机和笔记本计算机的便携式电子装置的使用已经快速增长。这些便携式电子装置一般使用用于存储数据的存储器系统，即数据存储装置。存储器系统可包括也被简单称作存储器装置的一个或多个半导体存储器装置。存储器系统可被用作便携式电子装置的主要或辅助存储器装置。
与硬盘驱动装置相比，因为使用存储器装置的此类存储器系统不具有移动部件(例如，具有读取/写入头的机械臂)，所以它们提供优良的稳定性、耐久性、高信息访问速度和低功耗。具有这些优势的存储器系统的示例包括通用串行总线(USB)存储器装置、具有各种接口的存储卡和固态驱动器(SSD)。
发明内容
本发明的各个实施例涉及一种存储器系统及其操作方法，该存储器系统能够将编程数据和虚拟数据编程到联接到包括在组字线(group word line)中的分量字线(component word lines)的存储器单元中。
根据本发明的实施例，一种存储器系统可包括：存储器装置，包括三维(3D)单元阵列，其中具有相同高度的存储器单元以行为单位联接到分量字线，并且具有相同高度的分量字线联接到组字线；以及控制器，适用于控制存储器装置以执行编程操作，将编程数据编程到联接到从包括在单个组字线中的多个分量字线之中选择的数据分量字线的存储器单元中，并且控制存储器装置以执行虚拟编程操作，将虚拟数据编程到联接到多个分量字线之中的剩余虚设分量字线的存储器单元中。
根据本发明的实施例，存储器系统的操作方法可包括：将编程数据编程到联接到数据分量字线的存储器单元中，该数据分量字线选自包括在三维(3D)单元阵列的单个组字线中的多个分量字线；并且将虚拟数据编程到联接到包括在单个组字线中的多个分量字线之中的剩余虚设分量字线的存储器单元中。
根据本发明的实施例，通过将编程数据和虚拟数据编程到联接到包括在组字线中的分量字线的存储器单元中，可防止并发失败。
根据本发明的实施例，存储器系统可包括：三维(3D)单元阵列，其被分成多个第一组，多个第一组中的每一个联接到各自的组字线，其中多个第一组中的每一个包括多个第二组，第二组中的每一个包括与单个分量字线联接的多个存储器单元；以及控制器，适用于以预定大小的片段单位识别编程数据，将编程数据中的每一个片段分配给第一组中的每一个，并且将编程数据的片段编程到第一组中的一些第二组中并将虚拟数据编程到第一组中的其它第二组中。
附图说明
图1为示出根据本发明的实施例的包括存储器系统的数据处理系统的示图。
图2是示出根据本发明的实施例的图1所示存储器系统的存储器装置的示图。
图3是示出根据本发明的实施例的存储器装置的存储块的电路图。
图4至图11是示意性地示出根据本发明的实施例的存储器系统的存储器装置的示图。
图12是示出存储块的横截面图。
图13是示出多个组字线的示图。
图14为描述根据本发明的实施例的编程操作的流程图。
具体实施方式
下面将参照所附附图对各个实施例进行更详细的描述。然而，本发明可以不同的形式体现，并不应被解释为限制于本文所阐述的实施例。而是，提供这些实施例使得本公开将是彻底和完整的，并将本发明完全传达给相关领域的技术人员。在整个公开中，相同的附图标记在整个本发明的各个附图和实施例中表示相同的部件。注意的是，对“实施例”的参考不一定意味着仅针对一个实施例，并且对“实施例”的不同参考不一定针对相同的实施例。
还应注意的是，在此说明书中，“连接/联接”不仅指的是一个元件直接联接另一个元件，而且指的是一个元件通过中间元件间接联接另一个元件。而且，只要其没有被另外特别地说明，否则单数形式也可包括复数形式，反之亦然。应该容易理解的是，本公开中的“在…上”和“之上”的含义应以最宽泛的方式解释使得“在…上”不仅表示“直接在…上”，而且表示在某物“上”，其中其间具有中间特征或层，并且“之上”不仅表示直接在顶部上，而且表示在某物的顶部上，其中其间具有中间特征或层。当第一层被称为在第二层“上”或在衬底“上”时，其可能不仅指的是第一层直接形成在第二层或衬底上的情况，而且也可能指的是第三层存在于第一层和第二层或衬底之间的情况。
将理解的是，虽然术语“第一”、“第二”、“第三”等可在本文使用以描述各种元件，但是这些元件不受这些术语限制。这些术语被用于区分一个元件与另一元件。因此，在不脱离本发明的精神和范围的情况下，以下描述的第一元件也可被称为第二元件或第三元件。
将进一步理解的是，当在本说明书中使用术语“包括”、“包括有”、“包含”和“包含有”时，其说明所陈述元件的存在，并且不排除一个或多个其它元件的存在或添加。如此处所用，术语“和/或”包括一个或多个相关列出项目的任意和所有的组合。
除非另有限定，否则本文所使用的包括技术术语和科学术语的所有术语具有与本发明所属领域中普通技术人员通常理解的含义相同的含义。将进一步理解的是，诸如在常用词典中限定的那些术语的术语应被理解为具有与它们在本公开的上下文和相关领域中的含义一致的含义并且将不以理想化或过于正式的意义来解释，除非本文如此明确地限定。
在以下描述中，为了提供本发明的彻底理解，阐述了许多具体细节。本发明可在没有一些或全部这些具体细节的情况下被实施。在其它情况下，为了避免不必要地模糊本发明，未详细地描述公知的进程结构和/或进程。
下面，将参照附图对本公开的各个实施例进行更详细的描述。
图1为示出根据本公开的实施例的包括存储器系统的数据处理系统100的框图。
参照图1，数据处理系统100可包括主机102和存储器系统110。
主机102可以是或者包括例如便携式电子装置，诸如移动电话、MP3播放器和笔记本计算机。主机102也可以是或者包括例如电子装置，诸如台式计算机、游戏机、TV和投影仪。
存储器系统110可响应于来自主机102的请求而运行。例如，存储器系统110可存储待由主机102访问的数据。存储器系统110可用作主机102的主要存储器系统。存储器系统可用作主机102的辅助存储器系统。根据待与主机102电联接的主机接口的协议，存储器系统110可包括各种存储装置的任意一种。存储器系统110可以是或者包括诸如以下的各种存储装置的任意一种：固态驱动器(SSD)、多媒体卡(MMC)、嵌入式MMC(eMMC)、减小尺寸的MMC(RS-MMC)和微型-MMC、安全数字(SD)卡、迷你-SD和微型-SD、通用串行总线(USB)存储装置、通用闪存(UFS)装置、紧凑型闪存(CF)卡、智能媒体(SM)卡、记忆棒等。
存储器系统110的存储装置可以是或包括易失性存储器装置，诸如动态随机存取存储器(DRAM)、静态随机存取存储器(SRAM)等。存储器系统110的存储装置可以是或包括非易失性存储器装置，诸如只读存储器(ROM)、掩膜ROM(MROM)、可编程ROM(PROM)、可擦除可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、铁电随机存取存储器(FRAM)、相变RAM(PRAM)、磁阻RAM(MRAM)、电阻式RAM(RRAM)等。
存储器系统110可包括存储器装置150和控制器130。存储器装置可存储待由主机102访问的数据。控制器130可控制数据在存储器装置150中的存储。
控制器130和存储器装置150可被集成到单个装置中。例如，控制器130和存储器装置150可被集成在被配置为固态驱动器(SSD)的单一半导体装置中。当存储器系统110被配置为SSD时，与存储器系统110电联接的主机102的运行速度可被显著提高。
控制器130和存储器装置150可被集成在被配置为存储卡的单一半导体装置中。控制器130和存储卡150可被集成在被配置为诸如以下的存储卡的单一半导体装置中：个人计算机存储卡国际协会(PCMCIA)卡、紧凑型闪存(CF)卡、智能媒体(SM)卡(SMC)、记忆棒、多媒体卡(MMC)、RS-MMC和微型-MMC、安全数字(SD)卡、迷你-SD、微型-SD和SDHC、通用闪存(UFS)装置等。
在实施例中，存储器系统110可以是或者包括计算机、超移动PC(UMPC)、工作站、上网本、个人数字助理(PDA)、便携式计算机、网络平板、平板计算机、无线电话、移动电话、智能电话、电子书、便携式多媒体播放器(PMP)、便携式游戏机、导航装置、黑匣子、数字相机、数字多媒体广播(DMB)播放器、三维(3D)电视、智能电视、数字音频记录器、数字音频播放器、数字图像记录器、数字图像播放器、数字视频记录器、数字视频播放器、配置数据中心的存储器、能够在无线环境下发送和接收信息的装置、配置家庭网络的各种电子装置之一、配置计算机网络的各种电子装置之一、配置远程信息处理网络的各种电子装置之一、RFID装置、配置计算系统的各种组成元件之一等等。
存储器装置150可在写入操作期间存储从主机102中提供的数据。存储器装置150可在读取操作期间将存储的数据提供至主机102。存储器装置150可包括多个存储块152、154、156……(以下称为“存储块152至156”)。存储块152至156的每一个可包括多个页面。每一个页面可包括多个存储器单元，一个或多个字线(WL)可被电联接至多个存储器单元。
当装置的电源被切断或关闭时，存储器装置150可保留所存储的数据。存储器装置150可以是非易失性存储器装置，例如闪速存储器。闪速存储器可具有三维(3D)堆栈结构。后面参照图2至图11对存储器装置150的3D堆栈结构进行更详细的描述。
控制器130可响应于从主机102接收的请求来控制存储器装置150。控制器130可控制存储器装置150和主机102之间的数据流。例如，控制器130可将从存储器装置150读取的数据提供至主机102，并将从主机102中提供的数据存储在存储器装置150中。因此，控制器130可控制存储器装置150的全部操作，诸如，例如，读取操作、写入操作、编程操作和擦除操作。
在图1的示例中，控制器130可包括主机接口132、处理器134、错误校正码(ECC)部件138、电源管理单元140、存储器接口142(例如，NAND闪存控制器)和存储器144。
主机接口132可处理从主机102中提供的命令和数据。主机接口132可在诸如以下的各种接口协议中的至少一个下与主机102通信：通用串行总线(USB)、多媒体卡(MMC)、高速外围组件互连(PCI-E)、串列SCSI(SAS)、串行高级技术附件(SATA)、并行高级技术附件(PATA)、小型计算机系统接口(SCSI)、增强型小型磁盘接口(ESDI)、集成驱动电路(IDE)等。
在读取操作期间，ECC部件138可检测并校正从存储器装置150中读取的数据中的错误。例如，当错误位的数量大于或等于可校正错误位的阈值数量时，ECC部件138可能无法校正错误位。ECC部件138可输出错误校正失败信号，指示错误位校正失败。
ECC部件138可基于诸如以下的编码调制执行错误校正操作：低密度奇偶校验检查(LDPC)码、博斯-查德胡里-霍昆格姆(BCH)码、turbo码、里德-索罗门(RS)码、卷积码、递归系统码(RSC)、网格编码调制(TCM)、分组编码调制(BCM)等。ECC部件138可包括如错误校正操作可能需要的所有电路、系统或装置。
PMU 140可提供和/或管理用于控制器130的电源，即用于包括在控制器130中的组成元件的电源。可使用任何合适的电源模块。
存储器接口142可用作控制器130和存储器装置150之间的存储器接口，用于容许控制器130例如响应于从主机102接收的请求控制存储器装置150。存储器接口142可在处理器134的控制下生成用于对存储器装置150执行操作的控制信号，并且传输或接收数据。存储器装置150为闪速存储器，例如，当存储器装置150为NAND闪速存储器时。存储器接口142可包括将存储器装置150接口连接至控制器的任何合适的接口单元。例如，存储器接口142可以是提供用于使NAND闪速存储器与控制器接合的接口的NFC单元。应当注意的是，存储器接口142的特定架构和功能可根据采用的存储器装置的类型而变化。
存储器144可用作支持在存储器系统110、特别是在控制器130中执行的操作的存储器。存储器144可加载或存储用于在存储器系统110和控制器130中或由存储器系统110和控制器130执行的操作的数据(例如，指令、代码、引擎或程序)。控制器130可响应于从主机102接收的请求来控制存储器装置150。例如，控制器130可将从存储器装置150读取的数据提供至主机102，同时将从主机102提供的数据存储在存储器装置150中。当控制器130控制存储器装置150的操作时，存储器144可存储被控制器130和存储器装置150用于诸如读取操作、写入操作、编程操作和擦除操作的操作的数据。
存储器144可包括任何适合的存储器装置。存储器144可以是易失性存储器。例如，存储器144可包括静态随机存取存储器(SRAM)。在另一示例中，存储器144可包括动态随机存取存储器(DRAM)。存储器144可包括任何适合的架构。例如，存储器144可包括本领域公知的编程存储器、数据存储器、写入缓冲器、读取缓冲器、映射缓冲器等。
处理器134可控制存储器系统110的一般操作。处理器134可响应于从主机102接收的写入请求或读取请求而控制用于存储器装置150的写入操作或读取操作。处理器134可包括至少一个任何合适的处理器。处理器134可使用被称为闪存转换层(FTL)的固件，以控制存储器系统110的一般操作。处理器134可包括至少一个微处理器。可使用任何适当的微处理器。处理器134可包括中央处理单元(CPU)。
在处理器134中可包括坏块管理单元(未示出)，用于执行存储器装置150的坏块管理。坏块管理单元可发现包括在存储器装置150中的处于用于进一步使用的不满意状态的坏存储块，并对坏存储块执行坏块管理。当存储器装置150为闪速存储器例如NAND闪速存储器时，在写入操作期间，例如编程操作期间，由于NAND存储器单元或NAND功能逻辑的特性，可能发生编程失败。在坏块管理操作期间，编程失败的存储块或坏存储块的数据可被编程到新的存储块中。由于编程失败导致的坏块可使存储器装置150的利用效率和存储器系统100的可靠性严重恶化。因此，为了解决这些问题，在处理器134中可包括可靠的坏块管理。
图2是示出根据实施例的存储器装置，例如图1所示的存储器装置150的示例的示图。
参照图2，存储器装置150可包括多个存储块，例如，存储块BLOCK0(210)至BLOCKN-1(240)。多个存储块BLOCK0(210)至BLOCKN-1(240)中的每一个可包括多个页面，例如，本发明将不被局限于此的2M数量的页面(2M个页面)。多个页面的每一个可包括多个字线可被电联接至其的多个存储器单元。
根据可被存储或表达在每一个存储器单元中的位的数量，存储块可以是单层单元(SLC)存储块或多层单元(MLC)存储块。SLC存储块可包括含有多个存储器单元的多个页面，每一个存储器单元能够存储1位数据。MLC存储块可包括含有多个存储器单元的多个页面，每一个存储器单元能够存储多-位数据，例如，两位或更多位数据。包括利用每一个能存储三位数据的存储器单元实施的多个页面的MLC存储块可被指代为三层单元(TLC)存储块。
多个存储块BLOCK0(210)至BLOCKN-1(240)中的每一个可在写入操作期间存储从主机装置102提供的数据。多个存储块BLOCK0(210)至BLOCKN-1(240)可在读取操作期间向主机102提供所存储的数据。
图3是示出根据实施例的多个存储块，例如图1所示的存储块152至156之中的任何一个存储块的电路图。
参照图3，存储器装置150的存储块330可包括多个单元串340，其分别被电联接至位线BL0至BLm-1。例如，存储块330可对应于存储器装置150中的多个存储块152至156中的任何一个。每列的串340可包括至少一个漏极选择晶体管DST和至少一个源极选择晶体管SST。多个存储器单元或多个存储器单元晶体管MC0至MCn-1可被串联电联接在选择晶体管DST、SST之间。各个存储器单元MC0至MCn-1可由多层单元(MLC)配置，其每一个存储多位的数据信息。串340可分别电联接至对应的位线BL0至BLm-1。作为参照，在图3中，“DSL”表示漏极选择线，“SSL”表示源极选择线，“CSL”表示共源线。
虽然图3作为示例示出了由NAND闪速存储器单元配置的存储块152，但是将注意的是，根据本实施例的存储器装置150的存储块152不限于NAND闪速存储器。存储块152可通过NOR闪速存储器、其中组合了至少两种存储器单元的混合闪速存储器或其中控制器被内置在存储器芯片中的OneNAND闪速存储器实现。半导体装置的操作特性可以不仅应用于其中电荷存储层由导电浮置栅极配置的闪速存储器装置，而且应用于其中电荷存储层由介电层配置的电荷捕获闪存(CTF)。
存储器装置150中的电源310可提供字线电压，例如编程电压、读取电压和通过电压以根据操作模式而选择性地供应给各个字线。电源310可提供待供应给例如其中布置存储器单元的阱区的体材料(bulk)的电压。电源310可响应于从控制电路(未示出)传送的控制信号生成具有不同电平的多个电压。例如，电源310可在控制电路的控制下生成多个可变读取电压，用于生成多个读取数据并选择存储器单元阵列的存储块或扇区中的一个。电源310可选择所选择存储块的字线中的一个，并且向所选择字线和未选择字线提供不同的字线电压。
存储器装置150的读取和写入(读取/写入)电路320可由控制电路控制。根据操作模式，读取/写入电路320可用作读出放大器或写入驱动器。在验证/正常读取操作期间，读取/写入电路320可用作用于从存储器单元阵列中读取数据的读出放大器。而且，在编程操作期间，读取/写入电路320可用作写入驱动器，该写入驱动器根据将存储在存储器单元阵列中的数据来驱动位线。在编程操作期间，读取/写入电路320可从缓冲器(未示出)接收待写入存储器单元阵列中的数据。读取/写入电路320可根据输入的数据使电流在位线上流动。为此，数据读取/写入电路320可包括多个页面缓冲器322、324和326，其分别对应于列(或位线)或者列对(或位线对)，且在页面缓冲器322、324和326的每一个中可包含多个锁存器(未示出)。
图4至11是示出图1所示的存储器装置150的示意图。
图4是示出图1所示的存储器装置150的多个存储块152至156的示例性结构的框图。
参照图4，存储器装置150可包括多个存储块BLK0至BLKN-1。图4中的存储块BLK0至BLKN-1可对应于图1的存储块152至156。存储块BLK0至BLKN-1的每一个可利用三维(3D)结构或垂直结构来实施。各个存储块BLK0至BLKN-1可包括在第一至第三方向例如x-轴、y-轴和z-轴方向上延伸的结构。
各个存储块BLK0至BLKN-1可包括在第二方向上延伸的多个NAND串NS。多个NAND串NS可在第一方向和第三方向上设置。每一个NAND串NS可被电联接至位线BL、至少一个源极选择线SSL、至少一个接地选择线GSL、多个字线WL、至少一个虚设字线DWL和共源线CSL。即，各个存储块BLK0至BLKN-1可被电联接至多个位线BL、多个源极选择线SSL、多个接地选择线GSL、多个字线WL、多个虚设字线DWL和多个共源线CSL。
图5是根据实施例的多个存储块，例如图4所示的多个存储块BLK0至BLKN-1之中的一个存储块BLKi的透视图。图6是沿图5中所示的存储块BLKi的线I-I＇截取的横截面图。
参照图5和图6，在存储器装置150的多个存储块中的存储块BLKi可包括在第一至第三方向上延伸的结构。
可设置衬底5111。衬底5111可包括掺杂有第一类型杂质的硅材料。例如，衬底5111可包括掺杂有p-型杂质的硅材料或者可以为p-型阱，例如袋p-阱，并包括围绕p-型阱的n-型阱。尽管为便于描述假设衬底5111为p-型硅，但是应注意的是衬底5111并不局限于为p-型硅材料。
在第一方向上延伸的多个掺杂区域5311至5314可被设置在衬底5111上方。多个掺杂区域5311至5314可含有不同于衬底5111的类型和不纯度的第二类型杂质。例如，多个掺杂区域5311至5314可掺杂有n-型杂质。尽管这里假设第一至第四掺杂区域5311至5314为n-型，但应注意的是第一至第四掺杂区域5311至5314并不局限于为n-型材料。
在第一和第二掺杂区域5311和5312之间的衬底5111上方的区域中，在第一方向上延伸的多个介电材料5112可在第二方向上顺序设置。介电材料5112和衬底5111可在第二方向上相互分开预定的距离。介电材料5112可在第二方向上相互分开预定的距离。介电材料5112可包括诸如氧化硅的介电材料。
在第一和第二掺杂区域5311和5312之间的衬底5111上方的区域中，可以设置多个柱状物5113，其在第一方向上顺序设置并在第二方向上穿过介电材料5112。多个柱状物5113可各自穿过介电材料5112并可与衬底5111电联接。每一个柱状物5113可由多种导电材料配置。作为示例而非限制，每一个柱状物5113的表面层5114可包括掺杂有第一类型杂质的硅材料。也就是说，每一个柱状物5113的表面层5114可包括掺杂有与衬底5111相同类型杂质的硅材料。尽管为便于描述，这里假设每一个柱状物5113的表面层5114可包括p-型硅，但每一个柱状物5113的表面层5114并不限于为p-型硅。
每一个柱状物5113的内层5115可以由介电材料形成。例如，每一个柱状物5113的内层5115可被诸如氧化硅的介电材料填充。
在第一和第二掺杂区域5311和5312之间的区域内，可沿着介电材料5112、柱状物5113和衬底5111的暴露表面设置介电层5116。介电层5116的厚度可小于介电材料5112之间的距离的一半。换言之，除介电材料5112和介电层5116之外的材料的区域或空间可位于两个介电层5116之间。例如，一个区域可布置在介电材料5112的第一介电材料的底面上，而另一区域可布置在介电材料5112的第二介电材料的顶面上。介电材料5112可包括第一介电材料下方的另一介电材料。
在第一和第二掺杂区域5311和5312之间的区域内，导电材料5211至5291可被设置在介电层5116的暴露表面上方。在第一方向上延伸的导电材料5211可被设置在邻近衬底5111的介电材料5112和衬底5111之间。例如，在第一方向上延伸的导电材料5211可布置在两个介电层5116之间：一个可布置在衬底5111上，而另一个可布置在邻近衬底5111的介电材料5112的底面上。
在第一方向上延伸的导电材料可被设置在两个介电层5116之间：一个可被设置在介电材料5112中的一个的顶面上方，另一个被设置于被设置在特定介电材料5112上方的介电材料5112中的另一介电材料的底面上方。在第一方向上延伸的导电材料5221至5281可被设置在介电材料5112之间。在第一方向上延伸的导电材料5291可被设置在最上面的介电材料5112上方。在第一方向上延伸的导电材料5211至5291可包括金属材料。在另一示例中，在第一方向上延伸的导电材料5211至5291可包括诸如多晶硅的导电材料。
在第二和第三掺杂区域5312和5313之间的区域中，可设置与第一和第二掺杂区域5311和5312之间的结构相同的结构。例如，在第二和第三掺杂区域5312和5313之间的区域中，可以设置在第一方向上延伸的多个介电材料5112、在第一方向上顺序排列并在第二方向上穿过多个介电材料5112的多个柱状物5113、设置在多个介电材料5112和多个柱状物5113的暴露表面上方的介电层5116和在第一方向上延伸的多个导电材料5212至5292。
在第三和第四掺杂区域5313和5314之间的区域中，可设置与第一和第二掺杂区域5311和5312之间相同的结构。例如，在第三和第四掺杂区域5313和5314之间的区域中，可设置在第一方向上延伸的多个介电材料5112、在第一方向顺序排列并在第二方向上穿过多个介电材料5112的多个柱状物5113、设置在多个介电材料5112和多个柱状物5113的暴露表面上方的介电层5116和在第一方向上延伸的多个导电材料5213至5293。
漏极5320可分别设置在多个柱状物5113上方。漏极5320可包括掺杂有第二类型杂质的硅材料。例如，漏极5320可包括掺杂有n-型杂质的硅材料。尽管为便于描述假设漏极5320包括n-型硅，但应注意的是，漏极5320并不局限于n-型硅。进一步地，虽然为了便于描述和说明，图6示出了漏极5320中的每一个的宽度等于柱状物5113中的每一个的宽度，但应当注意的是，每一个漏极5320的宽度不限于此。也就是说，每一个漏极5320的宽度可以大于每一个对应的柱状物5113的宽度。每一个漏极5320可以焊盘的形状设置在每一个对应的柱状物5113的顶面上方。
在第三方向上延伸的导电材料5331至5333可被设置在漏极5320上方。可在第一方向上顺序设置导电材料5331至5333。各个导电材料5331至5333可与对应区域中的漏极5320中的每一个电联接。在第三方向上延伸的漏极5320和导电材料5331至5333可各自通过接触插塞彼此电联接。在第三方向上延伸的导电材料5331至5333可包括金属材料。在第三方向上延伸的导电材料5331至5333可包括诸如多晶硅的导电材料。
在图5和图6中，串可包括各个柱状物5113，其中介电层5116和导电材料5211至5291、5212至5292和5213至5293在第一方向上延伸。各个柱状物5113可与介电层5116和在第一方向上延伸的导电材料5211至5291、5212至5292和5213至5293一起构成NAND串NS。每一个NAND串NS可包括多个晶体管结构TS。
图7为图6所示的晶体管结构TS的横截面图。将参照图5和图6描述图7的晶体管结构TS。
参照图7，在图6所示的晶体管结构TS中，介电层5116可包括第一至第三子介电层5117、5118和5119。
在每一个柱状物5113中的p-型硅的表面层5114可作为晶体管的主体。邻近柱状物5113的第一子介电层5117可作为遂穿介电层。第一子介电层5117可包括热氧化层。
第二子介电层5118可作为电荷存储层。换言之，第二子介电层5118可用作电荷撷取层。第二子介电层5118可包括氮化物层或金属氧化物层，诸如氧化铝层、氧化铪层等。
邻近导电材料5233的第三子介电层5119可作为阻断介电层。邻近在第一方向上延伸的导电材料5233的第三子介电层5119可利用单层或多层构成。第三子介电层5119可包括高-k介电层，诸如氧化铝层、氧化铪层等，其具有比第一和第二子介电层5117和5118更大的介电常数。
导电材料5233可作为栅或控制栅。即，栅或控制栅5233、阻断介电层5119、电荷存储层5118、隧穿介电层5117和主体5114可构成晶体管或存储器单元晶体管结构。例如，第一至第三子介电层5117至5119可形成氧化物-氮化物-氧化物(ONO)结构。在实施例中，为了方便，每一个柱状物5113中的p-型硅的表面层5114将被称作第二方向上的主体。
重新参照图5和图6，存储块BLKi可包括多个柱状物5113。即，存储块BLKi可包括多个NAND串NS。详细地，存储块BLKi可包括在第二方向或与衬底5111垂直的方向上延伸的多个NAND串NS。
每一个NAND串NS可包括设置在第二方向上的多个晶体管结构TS。每一个NAND串NS的多个晶体管结构TS的至少一个可作为串源极晶体管SST。每一个NAND串NS的多个晶体管结构TS的至少另外一个可作为接地选择晶体管GST。
栅或控制栅可对应于在第一方向上延伸的导电材料5211至5291、5212至5292和5213至5293。换言之，栅或控制栅可在第一方向上延伸以构成字线和至少两个选择线、至少一个源极选择线SSL和至少一个接地选择线GSL。
在第三方向上延伸的导电材料5331至5333可被电联接至NAND串NS的一端。在第三方向上延伸的导电材料5331至5333可作为位线BL。即，在一个存储块BLKi中，多个NAND串NS可被电联接至一个位线BL。
在第一方向上延伸的第二类型掺杂区域5311至5314可被设置于NAND串NS的其它端。在第一方向上延伸的第二类型掺杂区域5311至5314可作为共源线CSL。
即，存储块BLKi可包括在垂直于衬底5111的方向上延伸的多个NAND串NS，并可作为例如电荷捕获型存储器的NAND闪速存储块，其中多个NAND串NS被电联接至一个位线BL。
尽管在图5至图7中说明了在第一方向上延伸的导电材料5211至5291、5212至5292和5213至5293被包括在9个不同的层中，但应注意到，在第一方向上延伸的导电材料5211至5291、5212至5292和5213至5293并不局限于被设置成9层。例如，在第一方向上延伸的导电材料可被包括在8个层、16个层或任意多个层中。换言之，在一个NAND串NS中，晶体管的数量可根据区域而变化。
尽管图5至图7示出了单个位线BL联接到三(3)个NAND串NS，但本发明的实施例不限于单个位线BL联接到三(3)个NAND串NS。例如，存储块BLKi的单个位线BL可联接到“m”个NAND串NS。此处，在第一方向上延伸的导电材料5211至5291、5212至5292和5213至5293的数量以及在第一方向上延伸的公共源极线5311、5312、5313和5314的数量可被调整为与联接到单个位线BL的NAND串NS的数量一样多。
尽管图5至图7示出了三(3)个NAND串NS联接到在第一方向上延伸的单个导电材料，但本发明的实施例不限于三(3)个NAND串NS联接到在第一方向上延伸的单个导电材料。例如，“n”个NAND串NS联接到在第一方向上延伸的单个导电材料。此处，位线5331、5332和5333的数量可被调整为与联接到在第一方向上延伸的单个导电材料的NAND串NS的数量相同。
图8是示出了根据实施例的多个存储块，例如图4的存储块BLK0至BLKN-1之中的任何一个存储块BLKi的示例的电路图。
参照图8，存储块BLKi包括多个存储器单元MC1至MCN和多个字线WL1至WLN。存储块BLKi包括多个NAND串NS11至NSm1、NS12至NSm2以及NS13-NSm3。存储块BLKi包括多个源极选择线SSL1至SSLM。
参照图8，在具有第一结构的存储块BLKi中，NAND串NS11至NS31可被设置在第一位线BL1和共源线CSL之间。第一位线BL1可对应于在第三方向上延伸的图5和图6所示的导电材料5331。NAND串NS12至NS32可被设置在第二位线BL2和共源线CSL之间。第二位线BL2可对应于在第三方向上延伸的图5和图6所示的导电材料5332。NAND串NS13至NS33可位于第三位线BL3和共源线CSL之间。第三位线BL3可对应于在第三方向上延伸的图5和图6所示的导电材料5333。
每一个NAND串NS的源极选择晶体管SST可被电联接至对应的位线BL。每一个NAND串NS的接地选择晶体管GST可被电联接至共源线CSL。存储器单元MC可被设置在每一个NAND串NS的源极选择晶体管SST和接地选择晶体管GST之间。
在该示例中，NAND串NS可由行和列的单元建立，并且电联接至一个位线的NAND串NS可形成一列。电联接到第一位线BL1的NAND串NS11至NS31可对应于第一列。电联接到第二位线BL2的NAND串NS12至NS32可对应于第二列。电联接到第三位线BL3的NAND串NS13至NS33可对应于第三列。电联接至一个源极选择线SSL的NAND串NS可以形成一行。电联接到第一源极选择线SSL1的NAND串NS11至NS13可构成第一行。电联接到第二源极选择线SSL2的NAND串NS21至NS23可成为第二行。电联接到第三源极选择线SSL3的NAND串NS31至NS33可形成第三行。
在每一个NAND串NS中，可以定义高度。在每一个NAND串NS中，邻近接地选择晶体管GST的存储器单元MC1的高度可具有值“1”。在每一个NAND串NS中，当从衬底5111测量时，随着存储器单元靠近源极选择晶体管SST，存储器单元的高度可增加。在NAND串NS中的每一个中，邻近串选择晶体管SST的存储器单元MCN的高度可以为“N”。
在相同行中的NAND串NS的源极选择晶体管SST可共享源极选择线SSL。在不同行中的NAND串NS的源极选择晶体管SST可以分别电联接至不同的源极选择线SSL1、SSL2和SSL3。
在相同行中的NAND串NS中的相同高度处的存储器单元可共享字线WL。即，在相同高度上，电联接至不同行的NAND串NS的存储器单元MC的字线WL可被电联接。在相同行的NAND串NS中的相同高度处的虚设存储器单元DMC可共享虚设字线DWL。即，在相同高度或水平上，电联接至不同行中的NAND串NS的虚设存储器单元DMC的虚设字线DWL可被电联接。
位于相同水平、相同高度或相同层中的字线WL或虚设字线DWL可在其中可设置在第一方向上延伸的导电材料5211至5291、5212至5292和5213至5293的层处互相电联接。在第一方向上延伸的导电材料5211至5291、5212至5292和5213至5293可以通过接触部被共同电联接至上层。在上层处，在第一方向上延伸的导电材料5211至5291、5212至5292和5213至5293可被电联接。换言之，在相同行中的NAND串NS的接地选择晶体管GST可共享接地选择线GSL。而且，在不同行中的NAND串NS的接地选择晶体管GST可共享接地选择线GSL。即，NAND串NS11至NS13、NS21至NS23和NS31至NS33可电联接至接地选择线GSL。
共源线CSL可与NAND串NS电联接。在有源区域上方和衬底5111上方，第一至第四掺杂区域5311至5314可被电联接。第一至第四掺杂区域5311至5314可通过接触部电联接到上层。通过上层，第一至第四掺杂区域5311至5314可被电联接。
即，如图8所示，相同高度或水平的字线WL可被电联接。因此，当特定高度处的字线WL被选择时，电联接至字线WL的所有NAND串NS可被选择。不同行中的NAND串NS可被电联接至不同的源极选择线SSL。因此，在电联接至相同字线WL的NAND串NS中，通过选择源极选择线SSL1至SSL3之一，在未选择行中的NAND串NS可以与位线BL1至BL3电绝缘。换言之，通过选择源极选择线SSL1至SSL3之一，可以选择一行NAND串NS。而且，通过选择位线BL1至BL3之一，在列单元中可选择在所选择行中的NAND串NS。
在每一个NAND串NS中，可设置虚设存储器单元DMC。本发明不限于在图8中进行和描述的图示。在图8中，可在每一个NAND串NS的第三存储器单元MC3和第四存储器单元MC4之间设置虚设存储器单元DMC。即，可在虚设存储器单元DMC和接地选择晶体管GST之间设置第一至第三存储器单元MC1至MC3。可在虚设存储器单元DMC和源极选择晶体管SST之间设置第四至第六存储器单元MC4至MC6。每一个NAND串NS的存储器单元MC可通过虚设存储器单元DMC被划分成存储器单元组。在划分的存储器单元组中，邻近接地选择晶体管GST的存储器单元，例如MC1至MC3，可被称为下部存储器单元组。邻近串选择晶体管SST的存储器单元，例如MC4至MCN，可被称为上部存储器单元组。
下面，将参照图9至图11进行详细的描述，图9至图11示出了根据利用3D非易失存储器装置实现的实施例的存储器系统中的存储器装置，3D非易失存储器装置的结构不同于参照图5至图8描述的结构。
图9是示意性地示出3D非易失性存储器装置的透视图。具体地，图9示出了存储块BLKj，其可对应于图4的多个存储块BLK1至BLKN-1中的任何一个存储块。图10为沿图9的线VII-VII＇截取的存储块BLKj的横截面图。
参照图9和图10，存储块BLKj可包括在第一至第三方向上延伸的结构。
可设置衬底6311。例如，衬底6311可包括掺杂有第一类型杂质的硅材料。例如，衬底6311可包括掺杂有p-型杂质的硅材料或者可以为p-型阱，例如袋p-阱，并包括围绕p-型阱的n-型阱。尽管假设在所描述的实施例中，为便于描述，衬底6311为p-型硅，但应注意到，衬底6311并不局限于为p-型硅。
在x-轴方向和y-轴方向上延伸的第一至第四导电材料6321至6324可被设置在衬底6311上方。第一至第四导电材料6321至6324可在z-轴方向上分离预定距离。
在x-轴方向和y-轴方向上延伸的第五至第八导电材料6325至6328可被设置在衬底6311上方。第五至第八导电材料6325至6328可在z-轴方向上分离预定距离。第五至第八导电材料6325至6328可在y-轴方向上与第一至第四导电材料6321至6324分离。
多个下部柱状物DP可以穿过第一至第四导电材料6321至6324。每一个下部柱状物DP可在z-轴方向上延伸。而且，多个上部柱状物UP可穿过第五至第八导电材料6325至6328。每一个上部柱状物UP可在z-轴方向上延伸。
下部柱状物DP和上部柱状物UP的每一个可包括内部材料6361、中间层6362和表面层6363。中间层6362可作为单元晶体管的通道。表面层6363可包括阻断介电层、电荷存储层和隧穿介电层。
下部柱状物DP和上部柱状物UP可通过管栅PG被电联接。管栅PG可被设置在衬底6311中。例如，管栅PG可包括与下部柱状物DP和上部柱状物UP所采用的材料相同的材料。
在x-轴和y-轴方向上延伸的第二类型的掺杂材料6312可被设置在下部柱状物DP上方。例如，第二类型的掺杂材料6312可包括n-型硅材料。第二类型的掺杂材料6312可作为共源线CSL。
漏极6340可被设置在上部柱状物UP上方。漏极6340可包括n-型硅材料。在y-轴方向上延伸的第一和第二上部导电材料6351和6352可被设置在漏极6340上方。
第一和第二上部导电材料6351和6352可在x-轴方向上分离。第一和第二上部导电材料635和6352可包括金属。第一和第二上部导电材料6351和6352和漏极6340可通过接触插塞电联接。第一和第二上部导电材料6351和6352可分别作为第一和第二位线BL1和BL2。
第一导电材料6321可作为源极选择线SSL。第二导电材料6322可用作第一虚设字线DWL1。第三和第四导电材料6323和6324可分别作为第一和第二主字线MWL1和MWL2(未示出)。第五和第六导电材料6325和6326可分别作为第三和第四主字线MWL3和MWL4。第七导电材料6327可用作第二虚设字线DWL2。第八导电材料6328可用作漏极选择线DSL。
下部柱状物DP和邻近下部柱状物DP的第一至第四导电材料6321至6324可形成下部串。上部柱状物UP和邻近上部柱状物UP的第五至第八导电材料6325至6328可形成上部串。下部串和上部串可通过管栅PG被电联接。下部串的一端可电联接至作为共源线CSL的第二类型的掺杂材料6312。上部串的一端可通过漏极6340被电联接至对应的位线。一个下部串和一个上部串可构成一个单元串，其被电联接在作为共源线CSL的第二类型的掺杂材料6312和作为位线BL的上部导电材料层6351和6352中的对应一个之间。
即，下部串可包括源极选择晶体管SST、第一虚设存储器单元DMC1和第一和第二主存储器单元MMC1和MMC2。上部串可包括第三和第四主存储器单元MMC3和MMC4、第二虚设存储器单元DMC2和漏极选择晶体管DST。
在图9和图10中，上部串和下部串可形成NAND串NS，且NAND串NS可包括多个晶体管结构TS。由于包括在图9和图10中的NAND串NS中的晶体管结构在上文中参照图7被详细地描述了，因此这里将省略其详细的描述。
图11是示出根据实施例的图9和图10的存储块BLKj的电路图。为便于描述和说明，仅示出了存储块BLKj的第一和第二串ST1和ST2。
参照图11，在图4的多个块BLK1至BLKN-1中的存储块BLKj中，其每一个利用如上文参照图9和图10所述的通过管栅PG电联接的一个上部串和一个下部串实现的单元串可构成多个对的方式设置。
即，在某个存储块BLKj中，沿第一通道CH1(未示出)堆叠的存储器单元CG0至CG31，例如至少一个源极选择栅极和至少一个漏极选择栅极可形成第一串ST1。沿第二通道CH2(未示出)堆叠的存储器单元CG0至CG31，例如至少一个源极选择栅极和至少一个漏极选择栅极可形成第二串ST2。
第一和第二串ST1和ST2可被电联接至相同漏极选择线DSL和相同源极选择线SSL。第一串ST1可被电联接至第一位线BL1，同时第二串ST2可被电联接至第二位线BL2。
尽管为便于描述和说明，在图11中描述了第一和第二串ST1和ST2可被电联接至相同漏极选择线DSL和相同源极选择线SSL，但可在各个实施例中应用不同的布局。例如，在实施例中，第一和第二串ST1和ST2可电联接到相同的源极选择线SSL和相同的位线BL。第一串ST1可电联接到第一漏极选择线，同时第二串ST2可电联接到第二漏极选择线。进一步地，可设想第一和第二串ST1、ST2可电联接到相同的漏极选择线DSL和相同的位线BL。第一串ST1可电联接到第一源极选择线，同时第二串ST2可电联接到第二源极选择线。
在下文中，根据本发明的实施例，将参照图12至图14详细描述将编程数据和虚拟数据编程到联接到包括在存储器系统中的组字线中的分量字线的存储器单元MC中的操作。
图12是示出图5至图8的存储块BLKi根据线III-III′的横截面图。尽管图12至图13示出了单个位线BL联接到四(4)个NAND串NS，但本发明的实施例不限于单个位线BL联接到四(4)个NAND串NS，并且NAND串NS的数量可根据设计而变化。
如参照图8所描述的，相同行的NAND串NS的相同高度的存储器单元MC可共享字线WL。参照图12，分量字线CW可对应于联接到相同行的NAND串NS的相同高度的存储器单元MC的字线WL。例如，第一分量字线CW1可对应于联接到NAND串NS11至NS13的相同高度的存储器单元MC的字线WL，其中NAND串NS11至NS13联接到作为第一行的第一串选择线SSL1(如图8所示)。例如，第二分量字线CW2可对应于联接到NAND串NS21至NS23的相同高度的存储器单元MC的字线WL，其中NAND串NS21至NS23联接到作为第二行的第二串选择线SSL2(如图8所示)。例如，第三分量字线CW3可对应于联接到NAND串NS31至NS33的相同高度的存储器单元MC的字线WL，其中NAND串NS31至NS33联接到作为第三行的第三串选择线SSL3(如图8所示)。虽然未在图8中示出，但第四分量字线CW4可对应于联接到NAND串NS41至NS43的相同高度的存储器单元MC的字线WL，其中NAND串NS41至NS43联接到作为第四行的第四串选择线SSL4。
如参照图8所描述的，联接到不同行的NAND串NS的相同高度的存储器单元MC的字线WL可彼此共同联接。参照图12，组字线GW可对应于联接到不同行的NAND串NS的相同高度的存储器单元MC的一组共同联接的分量字线CWL。例如，第一至第四分量字线CW1至CW4可彼此共同联接以形成单个组字线GW。
当对联接到包括在组字线GW中的第一至第四分量字线CW1至CW4之中的一个的存储器单元MC的编程操作失败时，由于具有通过第一至第四分量字线CW1至CW4的物理联接形成的组字线GW的存储块BLKi的结构特征，已被正常编程到联接到第一至第四分量字线CW1至CW4之中的剩余分量字线的存储器单元MC中的数据可被作为失败来处理。
在常规存储器系统中，控制器130可控制存储器装置150以将包括在编程数据组中的编程数据的第一至第四片段编程到联接到包括在单个组字线GW中的第一至第四分量字线CW1至CW4的所有存储器单元MC中。响应于对编程数据组的编程请求，控制器130可控制存储器装置150以将包括在编程数据组中的编程数据的第一至第四片段顺序地分别编程到联接到包括在单个组字线GW中的第一至第四分量字线CW1至CW4的存储器单元MC中。
因此，如上文所述，当对联接到包括在组字线GW中的第一至第四分量字线CW1至CW4之中的一个的存储器单元MC的编程操作失败时，由于具有通过第一至第四分量字线CW1至CW4的物理联接形成的组字线GW的存储块BLKi的结构特征，已被正常编程到联接到第一至第四分量字线CW1至CW4之中的剩余分量字线的存储器单元MC中的数据可被作为已经失败来处理，这被称为“并发失败”。例如，假设编程数据的第一片段被正常编程到联接到第一分量字线CW1的存储器单元MC中，并且编程数据的第二片段被正常编程到联接到第二分量字线CW2的存储器单元MC中。在这种情况下，当编程数据的第三片段未能被编程到联接到第三分量字线CW3的存储器单元MC中时，已经被正常编程到联接到第一和第二分量字线CW1和CW2的存储器单元MC中的编程数据的第一和第二片段可与失败的编程数据第三片段一样被作为失败来处理。因此，问题在于控制器130应当控制存储器装置150以再次执行编程操作，对通过先前成功的编程操作而被正常编程的编程数据第一和第二片段以及失败的编程数据第三片段进行编程。
根据本发明的实施例，控制器130可控制存储器装置150以执行编程操作，将编程数据和虚拟数据编程到联接到包括在组字线GW中的第一至第四分量字线CW1至CW4的存储器单元MC中，从而避免或防止并发失败。
图13是示出多个组字线GW1至GW4的示图。
重新参照图1，控制器130的处理器134可控制存储器系统110的全部操作。特别地，处理器134可响应于从主机102提供的编程请求来控制存储器装置150以执行编程操作。控制器130可控制存储器装置150以执行编程操作，将编程数据和虚拟数据编程到联接到包括在组字线GW中的第一至第四分量字线CW1至CW4的存储器单元MC中。
响应于与编程数据一起输入的编程请求，控制器130可控制存储器装置150以生成对应于编程数据的虚拟数据。根据本发明的实施例，控制器130可控制存储器装置150以生成作为对应于编程数据的虚拟数据的编程数据。根据本发明的实施例，控制器130可控制存储器装置150以生成编程数据的日志信息数据作为对应于编程数据的虚拟数据。
控制器130可控制存储器装置150以选择组字线GW来执行编程操作，将编程数据和虚拟数据编程到联接到包括在组字线GW中的第一至第四分量字线CW1至CW4的存储器单元MC中。
如上文参照图8所述，可确定各个NAND串NS中的存储器单元MC的高度。相同高度的存储器单元MC可联接到包括在相同组字线GW中的第一至第四分量字线CW1至CW4。参照图13，第一至第四组字线GW1至GW4可联接到不同高度的存储器单元MC(以下称为不同高度的第一至第四组字线GW1至GW4)。控制器130可控制存储器装置150以选择不同高度的第一至第四组字线GW1至GW4之中的一个。
控制器130可控制存储器装置150以顺序地选择第一至第四分量字线CW1至CW4之中的一个以执行编程操作，将编程数据和虚拟数据编程到联接到包括在所选择的组字线GW中的第一至第四分量字线CW1至CW4的存储器单元MC中。
如参照图8所述，当选择了特定字线WL时，可选择联接到所选择的字线WL的所有NAND串NS。因此，可通过选择第一至第四串选择线SSL1至SSL4来选择NAND串NS的行。控制器130可控制存储器装置150以顺序地选择第一至第四串选择线SSL1至SSL4来顺序地选择包括在组字线GW中并分别对应于第一至第四串选择线SSL1至SSL4的第一至第四分量字线CW1至CW4。
根据本发明的实施例，控制器130可控制存储器装置150以选择包括在组字线GW中的第一分量字线CW1作为目标字线WL，该目标字线WL联接到对其执行编程操作以存储编程数据的目标存储器单元MC。控制器130可控制存储器装置150以选择第一串选择线SSL1来选择包括在组字线GW中的第一分量字线CW1。
根据本发明的实施例，控制器130可控制存储器装置150以选择包括在组字线GW中的第二至第四分量字线CW2至CW4作为目标字线WL，该目标字线WL联接到对其执行编程操作以存储与存储在联接到第一分量字线CW1的存储器单元MC中的编程数据相对应的虚拟数据的目标存储器单元MC。控制器130可控制存储器装置150以选择第二至第四串选择线SSL2至SSL4，以便选择包括在组字线GW中的第二至第四分量字线CW2至CW4。
控制器130可控制存储器装置150以执行编程操作，将编程数据和对应于编程数据的虚拟数据编程到联接到包括在所选择的组字线GW中的第一至第四分量字线CW1至CW4的存储器单元MC中。控制器130可控制存储器装置150以执行编程操作，将编程数据编程到联接到包括在所选择的组字线GW中的第一分量字线CW1的存储器单元MC中。控制器130可使存储器装置150能够执行编程操作，将对应于编程数据的虚拟数据编程到联接到包括在所选择的组字线GW中的第二至第四分量字线CW2至CW4的存储器单元MC中。
如上文参照图8所述，不同的组字线GW可在存储块BLKi的3D单元阵列中位于不同的高度。根据本发明的实施例，控制器130可控制存储器装置150以执行编程操作，将编程数据和对应于编程数据的虚拟数据编程到存储器单元MC中，其中存储器单元MC联接到通过以从位于3D单元阵列中最下部的组字线GW(即，最低高度的组字线GW)开始的升序而顺序选择的组字线GW。
在针对后续编程数据而选择的第二至第四组字线GW2至GW4中的每一个中，控制器130可控制存储器装置150以执行编程操作，将后续编程数据编程到联接到包括在所选择的组字线GW中的第一分量字线CW1的存储器单元MC上，并且执行编程操作，将对应于后续编程数据的后续虚拟数据编程到联接到包括在所选择的组字线GW中的第二至第四分量字线CW2至CW4的存储器单元MC上。在传送了对编程数据的编程请求之后，可与从主机102接收的后续编程请求一起提供后续编程数据。可生成对应于后续编程数据的后续虚拟数据。
根据本发明的实施例，控制器130可控制存储器装置150以执行编程操作，将编程数据的多个片段编程到联接到包括在不同高度的不同组字线GW中的第一分量字线CW1的存储器单元MC中，从而避免或防止并发失败。为便于描述，确定数据组包括编程数据和虚拟数据。例如，假设第一数据组被正常编程到联接到包括在第一组字线GW1中的第一至第四分量字线CW1至CW4的存储器单元MC中，同时第二数据组被正常编程到联接到包括在第二组字线GW2中的第一至第四分量字线CW1至CW4的存储器单元MC中。在该示例中，当编程数据的第三片段未能被编程到联接到包括在第三组字线GW3中的第一分量字线CW1的存储器单元MC中时，控制器130可允许存储器装置150对编程数据的第三片段再次执行编程操作，而不对编程数据的第一和第二片段再次执行编程操作。
根据本发明的实施例，当在编程虚拟数据的同时发生编程中断(例如，突然断电(SPO))时，控制器130可控制存储器装置150在对编程中断的恢复操作结束之后执行操作，将数据编程到联接到包括在后续组字线GW中的第一分量字线CW1的存储器单元MC中。
根据本发明的实施例，控制器130可控制存储器装置150以执行编程操作，将后续编程数据编程到联接到包括在后续组字线GW中的第一分量字线CW1的存储器单元MC中。根据本发明的实施例，控制器130可控制存储器装置150以再次执行编程操作，将编程数据编程到联接到包括在后续组字线GW中的第一分量字线CW1的存储器单元MC中。
图14是描述根据本发明的实施例的编程操作的流程图。
根据本发明的实施例，编程操作可包括：步骤S701，选择组字线GW；步骤S703，选择分量字线CW；步骤S705，对编程数据(在图14中表示为“PGM”)进行编程；以及步骤S707，对虚拟数据进行编程。
在步骤S701中，控制器130可控制存储器装置150以选择组字线GW来执行编程操作，将编程数据和虚拟数据编程到联接到包括在所选择的组字线GW中的第一至第四分量字线CW1至CW4的存储器单元MC中。虚拟数据可以是编程数据或编程数据的日志信息。控制器130可控制存储器装置150以在存储块BLKi中选择各自具有不同高度的第一至第四组字线GW1至GW4之中的一个。
在步骤S703中，控制器130可控制存储器装置150以选择包括在步骤S701中选择的组字线GW中的第一至第四分量字线CW1至CW4之中的一个以执行编程操作，将编程数据和虚拟数据编程到联接到包括在所选择的组字线GW中的第一至第四分量字线CW1至CW4的存储器单元MC中。控制器130可控制存储器装置150以通过顺序地选择分别对应于第一至第四分量字线CW1至CW4的第一至第四串选择线SSL1至SSL4来顺序地选择包括在组字线GW中的第一至第四分量字线CW1至CW4。
在步骤S705中，控制器130可控制存储器装置150以执行编程操作，将编程数据编程到联接到包括在组字线GW中的第一至第四分量字线CW1至CW4的存储器单元MC中，组字线GW和第一至第四分量字线CW1至CW4是在步骤S701和703中选择的。控制器130可控制存储器装置150以执行编程操作，将编程数据编程到联接到包括在所选择的组字线GW中的第一分量字线CW1的存储器单元MC中。
在步骤S707中，控制器130可控制存储器装置150以执行编程操作，将生成的虚拟数据和编程数据编程到联接到包括在组字线GW中的第一至第四分量字线CW1至CW4的存储器单元MC中，组字线GW和第一至第四分量字线CW1至CW4是在步骤S701和703中选择的。控制器130可控制存储器装置150以执行编程操作，将编程数据编程到联接到包括在所选择的组字线GW中的第一分量字线CW1的存储器单元MC中。控制器130可控制存储器装置150以执行编程操作，将对应于编程数据的虚拟数据编程到联接到包括在所选择的组字线GW中的第二至第四分量字线CW2至CW4的存储器单元MC中。
在步骤S709中，控制器130可控制存储器装置150以针对第二至第四编程数据重复步骤S701至S707，从而将包括在编程数据组中的第一至第四编程数据编程到联接到不同组字线GW1至GW4的存储器单元MC中。
根据本发明的实施例，当在将虚拟数据编程到联接到包括在组字线GW中的第二至第四分量字线CW2至CW4的存储器单元MC中的同时发生编程中断(例如，突然断电(SPO))时，控制器130可通过选择另一组字线GW来控制存储器装置150继续执行编程操作，而不再次执行对被正常编程到联接到包括在组字线GW中的第一分量字线CW1的存储器单元MC中的数据进行编程的操作。例如，当在将虚拟数据的第一片段编程到联接到包括在第一组字线GW1中的第三分量字线CW3的存储器单元MC中的同时发生编程中断时，控制器130可控制存储器装置150以继续执行编程操作，将编程数据的第二片段编程到联接到包括在第二组字线GW2中的第一分量字线CW1的存储器单元MC中，而不再次执行对被正常编程到联接到包括在第一组字线GW1中的第一分量字线CW1的存储器单元MC中的编程数据第一片段进行编程的另一操作。
根据本发明的实施例，当在将虚拟数据编程到联接到包括在组字线GW中的第二至第四分量字线CW2至CW4的存储器单元MC中的同时发生编程中断时，控制器130可控制存储器装置150以执行将被正常编程到联接到包括在组字线GW中的第一分量字线CW1的存储器单元MC的数据编程到联接到另一组字线GW的存储器单元MC中的操作，并且继续执行编程操作。例如，当在将虚拟数据的第一片段编程到联接到包括在第一组字线GW1中的第三分量字线CW3的存储器单元MC中的同时发生编程中断时，控制器130可控制存储器装置150以执行编程操作，将被正常编程到联接到包括在第一组字线GW1中的第一分量字线CW1的存储器单元MC中的编程数据第一片段编程到联接到包括在第二组字线GW2中的第一分量字线CW1的存储器单元MC中，并且再次执行另一编程操作，将虚拟数据的第一片段编程到联接到包括在第二组字线GW2的第二至第四分量字线CW2至CW4的存储器单元MC中。
根据本发明的实施例，控制器130可允许存储器装置150执行编程操作，将包括在单个编程数据组中的编程数据的多个片段分别编程到联接到包括在单独的组字线GW中的分量字线CW的存储器单元MC中，从而避免或防止并发失败，在并发失败中，当对联接到包括在组字线GW中的第一至第四分量字线CW1至CW4之中的一个的存储器单元MC的编程操作失败时，已经被正常编程到联接到第一至第四分量字线CW1至CW4之中的剩余分量字线的存储器单元MC中的数据被作为失败来处理。
例如，假设第一数据组被正常编程到联接到包括在第一组字线GW1中的第一至第四分量字线CW1至CW4的存储器单元MC中，并且第二数据组被正常编程到联接到包括在第二组字线GW2中的第一至第四分量字线CW1至CW4的存储器单元MC中。在这种情况下，即使当编程数据的第三片段未能被编程到联接到包括在第三组字线GW3中的第一分量字线CW1的存储器单元MC中时，已经被正常编程到联接到除了第三组字线GW3之外的组字线GW的存储器单元MC中的编程数据第一和第二片段也可以不被视为失败。
根据本发明的实施例，控制器130可控制存储器装置150以生成与编程数据相同的虚拟数据，并且执行编程操作，将虚拟数据编程到存储器单元MC中，从而提高或增强编程数据的可靠性。根据本发明的实施例，控制器130可控制存储器装置150以生成作为编程数据的日志信息数据的虚拟数据，并且执行编程操作，将虚拟数据编程到存储器单元MC中，从而将虚拟数据用于以后的缺陷分析。

Claims (20)

1.一种存储器系统，包括：
存储器装置，包括三维单元阵列，即3D单元阵列，在所述3D单元阵列中，具有相同高度的存储器单元以行为单位联接到分量字线，并且具有相同高度的分量字线联接到组字线；以及
控制器，控制所述存储器装置以执行编程操作，将编程数据编程到联接到从包括在单个组字线中的多个分量字线之中选择的数据分量字线的存储器单元中，并且控制所述存储器装置以执行虚拟编程操作，将虚拟数据编程到联接到所述多个分量字线之中的剩余虚设分量字线的存储器单元中。
2.根据权利要求1所述的存储器系统，其中所述虚拟数据是所述编程数据。
3.根据权利要求1所述的存储器系统，其中所述虚拟数据是所述编程数据的日志信息数据。
4.根据权利要求1所述的存储器系统，
其中所述3D单元阵列包括：
相同行的多个NAND串，分别具有共享串选择线的串选择晶体管；以及
相同列的多个NAND串，分别具有共享位线的串选择晶体管，
其中所述相同行的多个NAND串中的每一个都具有共享分量字线的相同高度的存储器单元，并且
其中所述分量字线彼此联接以形成所述组字线。
5.根据权利要求4所述的存储器系统，其中所述控制器控制所述存储器装置以通过选择所述串选择线来从所述组字线中选择所述分量字线。
6.根据权利要求1所述的存储器系统，其中所述组字线根据所述3D单元阵列的高度而不同。
7.根据权利要求6所述的存储器系统，其中所述控制器控制所述存储器装置以从位于所述3D单元阵列中最下部的组字线开始顺序地执行所述编程操作和所述虚拟编程操作。
8.根据权利要求7所述的存储器系统，其中当在所述虚拟编程操作期间发生编程中断或突然断电，即SPO时，所述控制器控制所述存储器装置以在完成针对所述编程中断的恢复操作之后，将数据编程到联接到包括在后续组字线中的分量字线的存储器单元中。
9.根据权利要求8所述的存储器系统，其中所述数据是后续编程数据。
10.根据权利要求8所述的存储器系统，其中所述数据是编程数据。
11.一种存储器系统的操作方法，所述方法包括：
将编程数据编程到联接到从包括在三维单元阵列，即3D单元阵列的单个组字线中的多个分量字线之中选择的数据分量字线的存储器单元中；并且
将虚拟数据编程到联接到包括在所述单个组字线中的所述多个分量字线之中的剩余虚设分量字线的存储器单元中。
12.根据权利要求11所述的方法，其中所述虚拟数据是所述编程数据。
13.根据权利要求11所述的方法，其中所述虚拟数据是所述编程数据的日志信息数据。
14.根据权利要求11所述的方法，
其中所述3D单元阵列包括：
相同行的多个NAND串，分别具有共享串选择线的串选择晶体管；以及
相同列的多个NAND串，分别具有共享位线的串选择晶体管，
其中所述相同行的多个NAND串中的每一个都具有共享分量字线的相同高度的存储器单元，并且
其中所述分量字线彼此联接以形成所述组字线。
15.根据权利要求14所述的方法，进一步包括通过选择所述串选择线来从所述组字线中选择所述分量字线。
16.根据权利要求11所述的方法，其中所述组字线根据所述3D单元阵列的高度而不同。
17.根据权利要求16所述的方法，其中从位于所述3D单元阵列中最下部的组字线开始顺序地执行对所述编程数据的编程和对所述虚拟数据的编程。
18.根据权利要求17所述的方法，其中对所述虚拟数据的编程包括：当在虚拟编程操作期间发生编程中断或突然断电，即SPO时，在完成针对所述编程中断的恢复操作之后，将数据编程到联接到包括在后续组字线中的分量字线的存储器单元中。
19.根据权利要求18所述的方法，其中所述数据是后续编程数据。
20.根据权利要求18所述的方法，其中所述数据是编程数据。
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