CN110390976A - 存储器装置及其数据更新方法 - Google Patents
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Abstract
本发明提供一种存储器装置及其数据更新方法。当自动更新字线地址与列干扰更新字线地址属于同一存储单元阵列时，更新对应自动更新字线地址的存储单元，并延迟对应列干扰更新字线地址的存储单元的更新时间。
Description
技术领域
本发明涉及一种电子装置，尤其涉及一种存储器装置及其数据更新方法。
背景技术
动态存储器在特定的应用状况下，会发生其中特定的字线(word line)需要被重复开启很多次的情况。在这样的情况下，邻近被重复开启很多次的字线的字线上的存储单元就可能因为串音(cross talk)或耦合(coupling)效应而使所存储的数据遗失(cellleak)。这种干扰现象称为列干扰(row hammer)现象。在现有的技术中，常通过额外的更新(refresh)动作来解决上述的列干扰现象。然而，由于被选择的字线对应的存储单元的保持时间会随着被选择开启的次数增加而下降，若持续地优先对其它存储单元进行更新，将使得原本要更新的存储单元的时间被延迟，进而导致存储单元在轮到下次更新之前便遗失其所存储的数据。
发明内容
本发明提供一种存储器装置及其数据更新方法，可有效地避免存储单元遗失其所存储的数据。
本发明的存储器装置包括存储器区块以及存储器控制电路，包括。存储器区块包括第一存储单元阵列与第二存储单元阵列，其中第一存储单元阵列对应一第一地址区段。第二存储单元阵列对应一第二地址区段。存储器控制电路周期性地轮流对第一存储单元阵列与第二存储单元阵列进行存储单元数据更新，当列干扰事件发生时，存储器控制电路比较自动更新字线地址与列干扰更新字线地址，以判断自动更新字线地址与列干扰更新字线地址是否属于同一存储单元阵列，当自动更新字线地址与列干扰更新字线地址属于同一存储单元阵列时，更新对应自动更新字线地址的存储单元，并延迟对应列干扰更新字线地址的存储单元的更新时间。
在本发明的一实施例中，上述的第一存储单元阵列的字线地址的最高比特的比特值不同于第二存储单元阵列的字线地址的最高比特的比特值，存储器控制电路依据自动更新字线地址与列干扰更新字线地址的最高比特的比特值判断自动更新字线地址与列干扰更新字线地址是否属于同一存储单元阵列。
在本发明的一实施例中，上述的存储器控制电路于存储器区块的下一个数据更新周期更新被延迟更新的列干扰更新字线地址所对应的存储单元。
在本发明的一实施例中，其中当自动更新字线地址与列干扰更新字线地址不属于同一存储单元阵列时，存储器控制电路同时更新对应自动更新字线地址的存储单元以及对应列干扰更新字线地址的存储单元。
在本发明的一实施例中，上述的存储器控制电路包括自动更新字线地址暂存器、列干扰更新字线地址暂存器、比较电路、第一多工电路、第二多工电路、第一解码器以及第二解码器。自动更新字线地址暂存器存储自动更新字线地址。列干扰更新字线地址暂存器存储列干扰更新字线地址。比较电路耦接自动更新字线地址暂存器与列干扰更新字线地址暂存器，比较自动更新字线地址与列干扰更新字线地址，以判断自动更新字线地址与列干扰更新字线地址是否属于同一存储单元阵列。第一多工电路，耦接第一存储单元阵列、自动更新字线地址暂存器与列干扰更新字线地址暂存器，依据自动更新字线地址与列干扰更新字线地址输出进行存储单元数据更新的字线地址。第二多工电路耦接第二存储单元阵列、自动更新字线地址暂存器与列干扰更新字线地址暂存器，依据自动更新字线地址与列干扰更新字线地址输出进行存储单元数据更新的字线地址。第一解码器耦接第一多工电路，解码第一多工电路输出的字线地址以选择进行存储单元数据更新的字线。第二解码器耦接第二多工电路，解码第二多工电路输出的字线地址以选择进行存储单元数据更新的字线。
在本发明的一实施例中，上述的第一多工电路与第二多工电路分别包括逻辑电路、选择电路以及闩锁电路。逻辑电路耦接自动更新字线地址暂存器与列干扰更新字线地址暂存器，依据自动更新字线地址与列干扰更新字线地址的最高比特的比特值输出选择控制信号。选择电路耦接逻辑电路、自动更新字线地址暂存器与列干扰更新字线地址暂存器，依据选择控制信号以及自动更新字线地址与列干扰更新字线地址中最高比特以外的比特值输出字线地址信号。闩锁电路耦接逻辑电路以及选择电路，闩锁字线地址信号，第一解码器与第二解码器依据其对应的闩锁电路的闩锁结果选择进行存储单元数据更新的字线。
本发明还提供一种存储器装置的数据更新方法，存储器装置包括具有第一存储单元阵列以及第二存储单元阵列的存储器区块，其中第一存储单元阵列对应第一地址区段，第二存储单元阵列对应第二地址区段，第一存储单元阵列与第二存储单元阵列周期性地被进行存储单元数据更新，存储器装置的数据更新方法包括下列步骤。比较自动更新字线地址与列干扰更新字线地址。当自动更新字线地址与列干扰更新字线地址属于同一存储单元阵列时，更新对应自动更新字线地址的存储单元，并延迟对应列干扰更新字线地址的存储单元的更新时间。
在本发明的一实施例中，上述的第一存储单元阵列的字线地址的最高比特的比特值不同于第二存储单元阵列的字线地址的最高比特的比特值，存储器控制电路依据自动更新字线地址与列干扰更新字线地址的最高比特的比特值判断自动更新字线地址与列干扰更新字线地址是否属于同一存储单元阵列。
在本发明的一实施例中，上述的存储器装置的数据更新方法还包括，在存储器区块的下一个数据更新周期更新被延迟更新的列干扰更新字线地址所对应的存储单元。
在本发明的一实施例中，当自动更新字线地址与列干扰更新字线地址不属于同一存储单元阵列时，同时更新对应自动更新字线地址的存储单元以及对应列干扰更新字线地址的存储单元。
基于上述，本发明实施例可在当自动更新字线地址与列干扰更新字线地址属于同一存储单元阵列时，优先更新对应自动更新字线地址的存储单元，并延迟对应列干扰更新字线地址的存储单元的更新时间，如此可避免持续地优先对非自动更新字线地址所对应的存储单元进行更新，而使得原本要更新的存储单元的时间被延迟，进而导致自动更新字线地址所对应的存储单元遗失其所存储的数据。
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。
附图说明
图1是依照本发明一实施例的一种存储器装置的示意图。
图2是依照本发明另一实施例的一种存储器装置的示意图。
图3是依照本发明另一实施例的一种存储器装置的示意图。
图4是依照本发明一实施例的一种多工电路的示意图。
图5以及图6是多工电路的输入信号以及输出信号的波形示意图。
图7是依照本发明一实施例的一种存储器装置的数据更新的流程图。
附图标记说明
102：存储器控制电路；
104A～104H：存储器区块；
106A、106B：存储单元阵列；
302：控制电路；
304：自动更新字线地址暂存器；
306：列干扰更新字线地址暂存器；
308：比较电路；
310、312：多工电路；
314、316：解码器；
RASBK：局部区块列选择信号；
AREF：全区块更新信号；
RHREFK：列干扰地址更新要求信号；
XiTR、X13TR、X13NR：自动更新字线地址信号；
XiTM、X13TM、X13NM：列干扰更新字线地址信号；
CRX13B：比较结果信号；
RAE13NK、RAE13TK：局部区块列致能信号；
XiT13NK、XiT13TK：局部区块列地址信号；
410：逻辑电路；
420：选择电路；
430：闩锁电路；
SC1：选择控制信号；
S1：字线地址信号；
A1～A17：反相闸；
NAND1～NAND4：反及闸；
NOR1：反或闸；
P1～P4：P型晶体管；
M1～M4：N型晶体管；
S702～S708：存储器装置的数据更新步骤。
具体实施方式
图1是依照本发明一实施例的一种存储器装置的示意图，请参照图1。存储器装置包括存储器控制电路102以及多个存储器区块104A～104H，存储器装置包括存储器控制电路102可对周期性地对各个存储器区块自动进行存储单元数据更新，以避免各个存储器区块所存储的数据遗失。
图2是依照本发明另一实施例的一种存储器装置的示意图。进一步来说，各个存储器区块可包括两个分开的存储单元阵列。图2实施例为以存储器区块104A为例进行存储器装置的数据更新说明，其它存储器区块也可以相同的方式进行存储单元数据更新。如图2所示，存储器区块104A包括存储单元阵列106A与存储单元阵列106B，其中存储单元阵列106A对应第一地址区段，存储单元阵列106B对应第二地址区段。在本实施例中，存储单元阵列106A所对应的第一地址区段与存储单元阵列106B所对应的第二地址区段可例如分别由14个比特组成，然不以此为限。其中对应存储单元阵列106A的字线地址的最高比特的比特值不同于对应存储单元阵列106B的字线地址的最高比特的比特值，例如存储单元阵列106A所对应的字线地址的最高比特的比特值可设为“0”，而存储单元阵列106B所对应的字线地址的最高比特的比特值可设为“1”，然亦不以此为限。
存储器控制电路102可周期性地轮流对存储单元阵列106A与存储单元阵列106B进行存储单元数据更新，例如在对存储单元阵列106A进行存储单元数据更新后，隔一段预设期间后换对存储单元阵列106B进行存储单元数据更新，再隔一段预设期间后对存储单元阵列106A进行存储单元数据更新，以此类推。
当列干扰事件发生时，存储器控制电路102可比较自动更新字线地址与列干扰更新字线地址，以判断自动更新字线地址与列干扰更新字线地址是否属于同一存储单元阵列。其中自动更新字线地址为对存储单元阵列106A与存储单元阵列106B进行周期性的存储单元数据更新时所依据的字线地址，而列干扰更新字线地址则是侦测到发生列干扰事件的字线地址。存储器控制电路102可例如比较自动更新字线地址的最高比特的比特值与列干扰更新字线地址的最高比特的比特值，以得知自动更新字线地址与列干扰更新字线地址是否属于同一存储单元阵列。当自动更新字线地址与列干扰更新字线地址不属于同一存储单元阵列时，存储器控制电路102可同时更新对应自动更新字线地址的存储单元以及对应列干扰更新字线地址的存储单元。
相反地，当自动更新字线地址与列干扰更新字线地址属于同一存储单元阵列时，存储器控制电路102更新对应自动更新字线地址的存储单元，并延迟对应列干扰更新字线地址的存储单元的更新时间，以避免存储器控制电路102持续地优先对非自动更新字线地址所对应的存储单元进行更新，将使得原本要更新的存储单元的时间被延迟，进而导致自动更新字线地址所对应的存储单元遗失其所存储的数据。另外，被延迟更新的列干扰更新字线地址所对应的存储单元可例如在存储器区块104A的下一个数据更新周期，也即在下一次存储器区块104A进行自动数据更新时，一并进行数据更新，其中由于存储单元阵列106A与存储单元阵列106B为轮流地被进行自动数据更新，因此在下一次存储器区块104A进行自动数据更新时，列干扰更新字线地址所对应的存储单元一定可与自动更新字线地址所对应的存储单元一起被更新。
图3是依照本发明另一实施例的一种存储器装置的示意图，请参照图3。详细来说，存储器控制电路102可例如包括控制电路302、自动更新字线地址暂存器304、列干扰更新字线地址暂存器306、比较电路308、多工电路310、多工电路312、解码器314以及解码器316，其中比较电路308耦接自动更新字线地址暂存器304与列干扰更新字线地址暂存器306，多工电路310耦接控制电路302、自动更新字线地址暂存器304、列干扰更新字线地址暂存器306与解码器314，多工电路312耦接控制电路302、自动更新字线地址暂存器304、列干扰更新字线地址暂存器306与解码器316，解码器314与解码器316还分别耦接存储单元阵列106A与存储单元阵列106B。
控制电路302可输出用以选择局部存储器区块进行数据更新(例如自存储器区块104A～104H中选择存储器区块进行数据更新)的局部区块列选择信号RASBK、用以选择所有存储器区块进行数据更新的全区块更新信号AREF以及用以选择列干扰字线地址的存储器区块(例如自存储器区块104A～104H中选择)的列干扰地址更新要求信号RHREFK至多工电路310与312，以选择进行数据更新的存储器区块。自动更新字线地址暂存器304可存储自动更新字线地址信号XiTR、X13TR以及X13NR，其中自动更新字线地址信号X13NR以及X13TR分别为对应存储单元阵列106A与106B的自动更新字线地址的最高比特，自动更新字线地址信号XiTR则为对应存储单元阵列106B的自动更新字线地址中的其它比特，i＝0～12。列干扰更新字线地址暂存器306可存储列干扰更新字线地址信号XiTM、X13TM以及X13NM，其中列干扰更新字线地址信号X13NM以及X13TM分别为对应存储单元阵列106A与106B的列干扰更新字线地址的最高比特，列干扰更新字线地址信号XiTM则为对应存储单元阵列106B的列干扰更新字线地址中的其它比特，i＝0～12。
比较电路308可比较自动更新字线地址暂存器304与列干扰更新字线地址暂存器306中所存储的自动更新字线地址信号X13TR、X13NR以及列干扰更新字线地址信号X13TM、X13NM以产生比较结果信号CRX13B，并依据比较结果信号CRX13B判断自动更新字线地址与列干扰更新字线地址是否属于同一存储单元阵列。多工电路310与多工电路312则可依据局部区块列选择信号RASBK、全区块更新信号AREF、列干扰地址更新要求信号RHREFK、自动更新字线地址信号XiTR、X13TR、X13NR以及列干扰更新字线地址信号XiTM、X13TM、X13NM输出局部区块列致能信号RAE13NK、RAE13TK以及局部区块列地址信号XiT13NK、XiT13TK，以选择进行存储单元数据更新的字线，其中局部区块列致能信号RAE13NK、RAE13TK分别用以致能字线，局部区块列地址信号XiT13NK、XiT13TK则用以选择进行存储单元数据更新的字线，i等于0～12。解码器314与解码器316可解码局部区块列致能信号RAE13NK、RAE13TK以及局部区块列地址信号XiT13NK、XiT13TK，以选择进行存储单元数据更新的存储单元阵列以及字线。
图4是依照本发明一实施例的一种多工电路的示意图，请参照图4。详细来说，多工电路310的实施方式可如图4所示，包括逻辑电路410、选择电路420以及闩锁电路430，其中逻辑电路410耦接自动更新字线地址暂存器304、列干扰更新字线地址暂存器306、选择电路420以及闩锁电路430，选择电路420更耦接闩锁电路430。其中逻辑电路410可依据自动更新字线地址的最高比特的比特值与列干扰更新字线地址的最高比特的比特值输出选择控制信号SC1。选择电路420依据选择控制信号SC1、自动更新字线地址中最高比特以外的比特值与列干扰更新字线地址中最高比特以外的比特值输出字线地址信号S1。闩锁电路430则可闩锁字线地址信号S1，以提供闩锁结果给解码器314进行解码，进而选择出进行存储单元数据更新的字线。
详细来说，在本实施例中，逻辑电路410可包括反相闸A1～A6、反及闸NAND1～NAND3以及反或闸NOR1，选择电路420可包括反相闸A7～A10、P型晶体管P1、P2、N型晶体管M1、M2，闩锁电路430则可包括反相闸A11～A17、反及闸NAND4、P型晶体管P1、P2以及N型晶体管M1、M2。在逻辑电路410中，反相闸A1～A3串接，串接的反相闸A1～A3的输入端(反相闸A1的输入端)用以接收局部区块列选择信号RASBK，串接的反相闸A1～A3的输出端(反相闸A3的输出端)耦接至反及闸NAND4的第一输入端。反及闸NAND1的第一输入端接收自动更新字线地址信号X13NR以及全区块更新信号AREF，反及闸NAND1的输出端通过反相闸A5耦接至反或闸NOR1的第一输入端。反相闸A4的输入端接收列干扰地址更新要求信号RHREFK，反相闸A4的输出端耦接反及闸NAND2的第一输入端，反及闸NAND2的第二输入端接收全区块更新信号AREF。反及闸NAND3的第一输入端耦接反及闸NAND1的输出端，反及闸NAND3的第二输入端接收列干扰更新字线地址信号X13NM，反及闸NAND3的第三输入端耦接反及闸NAND2的输出端，反及闸NAND1的输出端通过反相闸A6耦接至反或闸NOR1的第二输入端，其中反相闸A6可输出选择控制信号SC1。
在选择电路420中，反相闸A7的输入端接收自动更新字线地址信号XiTR，而反相闸A8的输入端接收列干扰更新字线地址信号XiTM，反相闸A7的输出端通过由P型晶体管P1与N型晶体管M1构成的传输闸耦接至反相闸A10的输入端，反相闸A8的输出端通过由P型晶体管P2与N型晶体管M2构成的传输闸耦接至反相闸A10的输入端。P型晶体管P1与N型晶体管M2的栅极相互耦接且耦接至反相闸A6的输出端以及反相闸A9的输入端，P型晶体管P2与N型晶体管M1的栅极相互耦接且耦接至反相闸A9的输出端。
在闩锁电路430中，由P型晶体管P3与N型晶体管M3构成的传输闸耦接于反或闸NOR1的输出端与反相闸A12的输入端之间，由P型晶体管P4与N型晶体管M4构成的传输闸耦接于反相闸A10的输出端与反相闸A14的输入端之间。其中P型晶体管P3与P型晶体管P4的栅极相互耦接且耦接至反相闸A3的输出端以及反相闸A11的输入端，N型晶体管M3与N型晶体管M4的栅极相互耦接且耦接至反相闸A11的输出端。反相闸A12的输出端耦接反及闸NAND4的第二输入端，反相闸A13的输出端与输入端分别耦接反相闸A12的输入端与输出端。反相闸A16耦接于反及闸NAND4的输出端与多工电路310的一输出端之间，反相闸A16用以输出局部区块列致能信号RAE13NK。反相闸A15的输出端与输入端分别耦接反相闸A14的输入端与输出端。反相闸A17耦接于反相闸A14的输出端与多工电路310的另一输出端之间，反相闸A17用以输出局部区块列地址信号XiT13NK。
值得注意的是，图4的多工电路310为对应至存储单元阵列106A，而对应至存储单元阵列106B的多工电路312也可以相同的方式来实施。当图4所示的多工电路架构应用于存储单元阵列106B时，自动更新字线地址信号X13NR与列干扰更新字线地址信号X13NM将分别变为自动更新字线地址信号13TR与列干扰更新字线地址信号X13TM，另外，图4的多工电路310的局部区块列致能信号RAE13NK以及局部区块列地址信号XiT13NK将分别变为局部区块列致能信号RAE13TK与局部区块列地址信号XiT13TK。
图5以及图6是多工电路的输入信号以及输出信号的波形示意图。请参照图4与图5，图5为自动更新字线地址与列干扰更新字线地址不属于同一存储单元阵列的情形下的波形示意图，如图5所示，当存储器区块被选择进行数据更新时，局部区块列选择信号RASBK将先转为低逻辑电平，而使列干扰地址更新要求信号RHREFK转为高逻辑电平。当进入预充电阶段时，局部区块列选择信号RASBK转为高逻辑电平，在控制电路302接收到选择所有存储器区块进行数据更新的指令后，局部区块列选择信号RASBK再度转为低逻辑电平，此时全区块更新信号AREF由低逻辑电平转为高逻辑电平。在本实施例中，自动更新字线地址与列干扰更新字线地址不属于同一存储单元阵列，自动更新字线地址信号X13NR与列干扰更新字线地址信号X13TM的状态为高逻辑电平“High”，也就是说自动更新字线地址属于存储单元阵列106A，列干扰更新字线地址属于存储单元阵列106B。因此自动更新字线地址信号XiTR与列干扰更新字线地址信号XiTM可分别被用以对存储单元阵列106A与存储单元阵列106B进行存储单元数据更新，而使得局部区块列致能信号RAE13NK以及局部区块列致能信号RAE13TK皆转为高逻辑电平。另外，由于列干扰更新字线地址的存储单元并未被延迟更新，比较自动更新字线地址信号X13TR、X13NR与列干扰更新字线地址信号X13TM、X13NM而产生的比较结果信号CRX13B将转为高逻辑电平，而使得列干扰地址更新要求信号RHREFK转为低逻辑电平。
请参照图4与图6，在图6实施例中，自动更新字线地址与列干扰更新字线地址属于同一存储单元阵列，自动更新字线地址信号X13TR与列干扰更新字线地址信号X13TM的状态为高逻辑电平“High”，也就是说自动更新字线地址属于存储单元阵列106B，列干扰更新字线地址也属于存储单元阵列106B。因此仅有自动更新字线地址信号XiTR可被用以对存储单元阵列106B进行存储单元数据更新，使得局部区块列致能信号RAE13NK保持在低逻辑电平而局部区块列致能信号RAE13TK转为高逻辑电平。另外，由于列干扰更新字线地址的存储单元被延迟更新，比较结果信号CRX13B将保持在低逻辑电平，而使得列干扰地址更新要求信号RHREFK也保持高逻辑电平，以等待下一次存储器区块的数据更新周期来到时再进行被延迟更新的列干扰更新字线地址所对应的存储单元的数据更新。
图7是依照本发明一实施例的一种存储器装置的数据更新的流程图，请参照图7。由上述实施例可知，存储器装置的数据更新的步骤可至少包括下列步骤。首先，比较自动更新字线地址与列干扰更新字线地址(步骤S702)。接着，依据比较结果判断自动更新字线地址与列干扰更新字线地址是否属于同一存储单元阵列(步骤S704)。其中判断自动更新字线地址与列干扰更新字线地址是否属于同一存储单元阵列的方式可例如为，依据自动更新字线地址与列干扰更新字线地址的最高比特的比特值判断自动更新字线地址与列干扰更新字线地址是否属于同一存储单元阵列。若自动更新字线地址与列干扰更新字线地址不属于同一存储单元阵列，同时更新对应自动更新字线地址的存储单元以及对应列干扰更新字线地址的存储单元(步骤S706)。而若自动更新字线地址与列干扰更新字线地址属于同一存储单元阵列，则更新对应自动更新字线地址的存储单元，并延迟对应列干扰更新字线地址的存储单元的更新时间(步骤S708)。其中被延迟更新的列干扰更新字线地址所对应的存储单元可例如于存储器区块的下一个数据更新周期进行更新。
综上所述，本发明可在当自动更新字线地址与列干扰更新字线地址属于同一存储单元阵列时，优先更新对应自动更新字线地址的存储单元，并延迟对应列干扰更新字线地址的存储单元的更新时间，以避免持续地优先对非自动更新字线地址所对应的存储单元进行更新，而使得原本要更新的存储单元的时间被延迟，进而导致自动更新字线地址所对应的存储单元遗失其所存储的数据。
虽然本发明已以实施例揭示如上，然其并非用以限定本发明，任何所属技术领域中技术人员，在不脱离本发明的精神和范围内，当可作些许的更改与润饰，故本发明的保护范围当视权利要求所界定者为准。
Claims (10)
1.一种存储器装置，其特征在于，包括：
存储器区块，包括：
第一存储单元阵列，对应第一地址区段；以及
第二存储单元阵列，对应第二地址区段；以及
存储器控制电路，周期性地轮流对所述第一存储单元阵列与所述第二存储单元阵列进行存储单元数据更新，当列干扰事件发生时，所述存储器控制电路比较自动更新字线地址与列干扰更新字线地址，以判断所述自动更新字线地址与所述列干扰更新字线地址是否属于同一存储单元阵列，当所述自动更新字线地址与所述列干扰更新字线地址属于同一存储单元阵列时，更新对应所述自动更新字线地址的存储单元，并延迟对应所述列干扰更新字线地址的存储单元的更新时间。
2.根据权利要求1所述的存储器装置，其中所述第一存储单元阵列的字线地址的最高比特的比特值不同于所述第二存储单元阵列的字线地址的最高比特的比特值，所述存储器控制电路依据所述自动更新字线地址的最高比特的比特值与所述列干扰更新字线地址的最高比特的比特值判断所述自动更新字线地址与所述列干扰更新字线地址是否属于同一存储单元阵列。
3.根据权利要求1所述的存储器装置，其中所述存储器控制电路于所述存储器区块的下一个数据更新周期更新被延迟更新的所述列干扰更新字线地址所对应的存储单元。
4.根据权利要求1所述的存储器装置，其中当所述自动更新字线地址与所述列干扰更新字线地址不属于同一存储单元阵列时，所述存储器控制电路同时更新对应所述自动更新字线地址的存储单元以及对应所述列干扰更新字线地址的存储单元。
5.根据权利要求1所述的存储器装置，其中所述存储器控制电路包括：
自动更新字线地址暂存器，存储所述自动更新字线地址；
列干扰更新字线地址暂存器，存储所述列干扰更新字线地址；
比较电路，耦接所述自动更新字线地址暂存器与所述列干扰更新字线地址暂存器，比较所述自动更新字线地址与所述列干扰更新字线地址，以判断所述自动更新字线地址与所述列干扰更新字线地址是否属于同一存储单元阵列；
第一多工电路，耦接所述第一存储单元阵列、所述自动更新字线地址暂存器与所述列干扰更新字线地址暂存器，依据所述自动更新字线地址与所述列干扰更新字线地址输出进行存储单元数据更新的字线地址；
第二多工电路，耦接所述第二存储单元阵列、所述自动更新字线地址暂存器与所述列干扰更新字线地址暂存器，依据所述自动更新字线地址与所述列干扰更新字线地址输出进行存储单元数据更新的字线地址；
第一解码器，耦接所述第一多工电路，解码所述第一多工电路输出的字线地址以选择进行存储单元数据更新的字线；以及
第二解码器，耦接所述第二多工电路，解码所述第二多工电路输出的字线地址以选择进行存储单元数据更新的字线。
6.根据权利要求5所述的存储器装置，其中所述第一多工电路与所述第二多工电路分别包括：
逻辑电路，耦接所述自动更新字线地址暂存器与所述列干扰更新字线地址暂存器，依据所述自动更新字线地址的最高比特的比特值与所述列干扰更新字线地址的最高比特的比特值输出选择控制信号；
选择电路，耦接所述逻辑电路、所述自动更新字线地址暂存器与所述列干扰更新字线地址暂存器，依据所述选择控制信号、所述自动更新字线地址中最高比特以外的比特值与所述列干扰更新字线地址中最高比特以外的比特值输出字线地址信号；以及
闩锁电路，耦接所述逻辑电路以及所述选择电路，闩锁所述字线地址信号，所述第一解码器与所述第二解码器依据其对应的闩锁电路的闩锁结果选择进行存储单元数据更新的字线。
7.一种存储器装置的数据更新方法，其特征在于，所述存储器装置包括具有第一存储单元阵列以及第二存储单元阵列的存储器区块，其中所述第一存储单元阵列对应第一地址区段，所述第二存储单元阵列对应第二地址区段，所述第一存储单元阵列与所述第二存储单元阵列周期性地被进行存储单元数据更新，所述存储器装置的数据更新方法包括：
比较自动更新字线地址与列干扰更新字线地址；
当所述自动更新字线地址与所述列干扰更新字线地址属于同一存储单元阵列时，更新对应所述自动更新字线地址的存储单元，并延迟对应所述列干扰更新字线地址的存储单元的更新时间。
8.根据权利要求7所述的存储器装置的数据更新方法，其中所述第一存储单元阵列的字线地址的最高比特的比特值不同于所述第二存储单元阵列的字线地址的最高比特的比特值，所述存储器控制电路依据所述自动更新字线地址的最高比特的比特值与所述列干扰更新字线地址的最高比特的比特值判断所述自动更新字线地址与所述列干扰更新字线地址是否属于同一存储单元阵列。
9.根据权利要求7所述的存储器装置的数据更新方法，还包括：
在所述存储器区块的下一个数据更新周期更新被延迟更新的所述列干扰更新字线地址所对应的存储单元。
10.根据权利要求8所述的存储器装置的数据更新方法，其中当所述自动更新字线地址与所述列干扰更新字线地址不属于同一存储单元阵列时，同时更新对应所述自动更新字线地址的存储单元以及对应所述列干扰更新字线地址的存储单元。
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Citations (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1770321A (zh) * | 2004-09-24 | 2006-05-10 | 三洋电机株式会社 | 存储器 |
| US20090238015A1 (en) * | 2008-03-18 | 2009-09-24 | Hynix Semiconductor Inc. | Appartus and method for controlling refresh with current dispersion effect in semiconductor device |
| CN102246241A (zh) * | 2008-12-18 | 2011-11-16 | 桑迪士克股份有限公司 | 非易失性存储器的数据刷新 |
| CN104637536A (zh) * | 2013-11-08 | 2015-05-20 | 菲德里克斯有限责任公司 | 具有高效刷新操作的闪存设备 |
| US9263118B2 (en) * | 2013-12-18 | 2016-02-16 | SK Hynix Inc. | Semiconductor memory device and method for operating the same |
| US20160055896A1 (en) * | 2014-08-22 | 2016-02-25 | SK Hynix Inc. | Memory device and memory system including the same |
| US20160180920A1 (en) * | 1999-02-13 | 2016-06-23 | Intellectual Ventures I Llc | Refresh request queuing circuitry |
| CN106205671A (zh) * | 2015-05-26 | 2016-12-07 | 华邦电子股份有限公司 | 存储器系统及其管理方法 |
| US20170011792A1 (en) * | 2015-07-06 | 2017-01-12 | Samsung Electronics Co., Ltd. | Embedded refresh controllers and memory devices including the same |
| US9805783B2 (en) * | 2016-03-31 | 2017-10-31 | Micron Technology, Inc. | Semiconductor device |
| US9892779B2 (en) * | 2016-01-25 | 2018-02-13 | Samsung Electronics Co., Ltd. | Memory device performing hammer refresh operation and memory system including the same |
| CN107886987A (zh) * | 2016-09-29 | 2018-04-06 | 爱思开海力士有限公司 | 存储系统及其操作方法 |
-
2018
- 2018-04-19 CN CN201810352704.3A patent/CN110390976B/zh active Active
Patent Citations (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20160180920A1 (en) * | 1999-02-13 | 2016-06-23 | Intellectual Ventures I Llc | Refresh request queuing circuitry |
| CN1770321A (zh) * | 2004-09-24 | 2006-05-10 | 三洋电机株式会社 | 存储器 |
| US20090238015A1 (en) * | 2008-03-18 | 2009-09-24 | Hynix Semiconductor Inc. | Appartus and method for controlling refresh with current dispersion effect in semiconductor device |
| CN102246241A (zh) * | 2008-12-18 | 2011-11-16 | 桑迪士克股份有限公司 | 非易失性存储器的数据刷新 |
| CN104637536A (zh) * | 2013-11-08 | 2015-05-20 | 菲德里克斯有限责任公司 | 具有高效刷新操作的闪存设备 |
| US9263118B2 (en) * | 2013-12-18 | 2016-02-16 | SK Hynix Inc. | Semiconductor memory device and method for operating the same |
| US20160055896A1 (en) * | 2014-08-22 | 2016-02-25 | SK Hynix Inc. | Memory device and memory system including the same |
| CN106205671A (zh) * | 2015-05-26 | 2016-12-07 | 华邦电子股份有限公司 | 存储器系统及其管理方法 |
| US20170011792A1 (en) * | 2015-07-06 | 2017-01-12 | Samsung Electronics Co., Ltd. | Embedded refresh controllers and memory devices including the same |
| US9892779B2 (en) * | 2016-01-25 | 2018-02-13 | Samsung Electronics Co., Ltd. | Memory device performing hammer refresh operation and memory system including the same |
| US9805783B2 (en) * | 2016-03-31 | 2017-10-31 | Micron Technology, Inc. | Semiconductor device |
| CN107886987A (zh) * | 2016-09-29 | 2018-04-06 | 爱思开海力士有限公司 | 存储系统及其操作方法 |
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| Publication number | Publication date |
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