CN110377971A - 一种芯片驱动eq值最优值确定方法及装置 - Google Patents

Abstract

本发明公开了一种芯片驱动EQ值最优值确定方法，包括以下步骤：结合目标阻抗典型组合对链路进行芯片EQ数值扫描；获取全部EQ数值扫描结果，输出模拟眼图结果最高幅值点下对应的EQ数值为最优值。本发明还提供了一种芯片驱动EQ值最优值确定装置。本发明可以在保证高速链路信号传输质量风险可控的前提下，寻找出最优的芯片驱动EQ数值，采用此数值可以有效兼容到信号测试是高速链路阻抗变化的影响，从而，减少了测试的工作量及资源投入，提升了信号模拟评估精度及产品开发设计质量。

Description

一种芯片驱动EQ值最优值确定方法及装置

技术领域

本发明涉及信号仿真模拟技术领域，尤其是一种芯片驱动EQ值最优值确定方法及装置。

背景技术

在目前高速Server主板设计中，随着高速信号速率的提升，如PCIE4.0信号16.0Gbps，SAS4.0信号24.0Gbps速率等各类型总线已开始导入产品开发设计中，其信号速率的提升，会对长距离多板卡级联的高速链路信号传输质量带来挑战。因而，为保证高速信号传输质量，在项目前期研发设计阶段，通常会导入信号模拟仿真的方法，以此提前预估整互连传输链路的信号质量，并对高风险链路进行设计点优化调整后再模拟评估改善质量。这种信号模拟仿真方法虽可以有效的评估出信号在长距离传输时的风险等级，但其芯片模型中调制信号发送能量的EQ(Equalizer，均衡器)值较多，对于评估出信号传输质量下使用的芯片驱动EQ数值并非最优值，因而，在后期PCB打板测试时，利用前期模拟选定的芯片驱动EQ数值进行信号实测时，往往会发现信号测试余量偏小，只能通常实际测试对当前测试链路进行芯片EQ值变量扫描方式来确定最优值，因而，会投入较多的测试板及人力及测试时间花费，给产品测试验证阶段带来了不利的影响。

为保证Server主板上高速信号速率提升后长距离复杂链路上的信号传输质量，通常在产品研发设计阶段导入SI信号模拟仿真的方法来预先评估当前设计链路的传输质量，以此降低板卡开发设计风险等效，并利用前期模拟确定的芯片驱动EQ值导入到后期板卡打样测试中，以此进步评估高速链路实测信号质量。

采用现有的仿真方法，虽可评估出高速复杂链路的信号传输质量，但因仿真模拟时未考虑到PCB板卡加工时带来的阻抗偏差，其仿真模拟确定的芯片驱动EQ数值并非最优值，因而，导入后期测试时，发现有高速链路信号测试余量偏小问题，从而，需要再通过实测进行EQ变量扫描的方式选定最优值，因而，大幅增大了测试的工作量，影响了产品的开发进度及人力和测试资源的投入。

发明内容

为提高主板上高速链路信号传输质量风险评估前提下，又可减少后期测试工作量及资源投入，本发明提供一种芯片驱动EQ值最优值确定方法及装置，可以有效考虑PCB板卡加工时的阻抗高低偏差，并以模拟扫描的方式确定最优的芯片驱动EQ值，以此提高了主板后期高速链路测试信号余量，降低了信号测试的工作量及缩短了产品开发周期。

为实现上述目的，本发明采用下述技术方案：

本发明第一方面提供了一种芯片驱动EQ值最优值确定方法，包括以下步骤：

结合目标阻抗典型组合对链路进行芯片EQ数值扫描；

获取全部EQ数值扫描结果，输出模拟眼图结果最高幅值点下对应的EQ数值为最优值。

结合第一方面，在第一方面第一种可能的实现方式中，所述结合目标阻抗典型组合对链路进行芯片EQ数值扫描，具体包括：

确定目标阻抗管控的上下限指标，确定阻抗上限值、阻抗下限值和目标阻抗典型通道组合方式；

使用芯片全部EQ数值对典型通道组合进行模拟仿真。

结合第一方面，在第一方面第二种可能的实现方式中，所述确定阻抗上限值、阻抗下限值和目标阻抗典型通道组合方式，具体包括：

确定全部目标阻抗状态组合、全部阻抗上限值组合、全部阻抗下限值组合、阻抗上限值-阻抗下限值-阻抗上限值-阻抗下限值组合、阻抗下限值-阻抗上限值-阻抗下限值-阻抗上限值五种通道组合方式。

结合第一方面，在第一方面第三种可能的实现方式中，所述使用芯片全部EQ数值对典型通道组合进行模拟仿真，具体包括：

获取芯片全部EQ数值，利用每一组EQ数值分别对五种通道组合方式进行通道仿真模拟。

结合第一方面，在第一方面第四种可能的实现方式中，所述获取全部EQ数值扫描结果，输出模拟眼图结果最高幅值点下对应的EQ数值为最优值，具体包括：

输出全部模拟眼图结果数值和其对应的EQ数值组合，生成EQ数值对应眼图幅值变化示意图；

选择EQ数值对应五种通道组合仿真的眼图结果相加平均后，均值最大对应的一组EQ数值为相对最佳选择值。

结合第一方面，在第一方面第五种可能的实现方式中，所述生成EQ数值对应眼图幅值变化示意图，具体包括：

利用JMP统计分析软件进行归纳整理后生成EQ数值对应眼图幅值变化示意图。

本发明第二方面提供了一种芯片驱动EQ值最优值确定装置，包括：

芯片EQ扫描模块，结合目标阻抗典型组合对链路进行芯片EQ数值扫描；

EQ最优值确定模块，获取全部EQ数值扫描结果，输出模拟眼图结果最高幅值点下对应的EQ数值为最优值。

本发明第二方面的所述芯片驱动EQ值最优值确定装置能够实现第一方面的方法，并取得相同的效果。

发明内容中提供的效果仅仅是实施例的效果，而不是发明所有的全部效果，上述技术方案中的一个技术方案具有如下优点或有益效果：

本发明提出一种模拟定位芯片驱动最优EQ数值的仿真方法，考虑PCB加工对高速链路阻抗高低偏差变化的影响，本发明可以在保证高速链路信号传输质量风险可控的前提下，寻找出最优的芯片驱动EQ数值，采用此数值可以有效兼容到信号测试是高速链路阻抗变化的影响，从而，减少了测试的工作量及资源投入，提升了信号模拟评估精度及产品开发设计质量。

附图说明

图1是本发明实施例一方法流程图；

图2是本发明实施例二方法流程图；

图3是现有方案下高速信号模拟仿真流程示意图；

图4是实施例三中某高速链路拓扑采用H,N,L三种阻抗变量组合后的示意图；

图5是实施例三中利用JMP统计软件生成各EQ数值下对应的扫描分析眼图数值的示意图；

图6是装置实施例结构示意图。

具体实施方式

为能清楚说明本方案的技术特点，下面通过具体实施方式，并结合其附图，对本发明进行详细阐述。下文的公开提供了许多不同的实施例或例子用来实现本发明的不同结构。为了简化本发明的公开，下文中对特定例子的部件和设置进行描述。此外，本发明可以在不同例子中重复参考数字和/或字母。这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施例和/或设置之间的关系。应当注意，在附图中所图示的部件不一定按比例绘制。本发明省略了对公知组件和处理技术及工艺的描述以避免不必要地限制本发明。

实施例一

如图1所示，一种芯片驱动EQ值最优值确定方法，包括以下步骤：

S1、结合目标阻抗典型组合对链路进行芯片EQ数值扫描。

S2、获取全部EQ数值扫描结果，输出模拟眼图结果最高幅值点下对应的EQ数值为最优值。

实施例二

如图2所示，一种芯片驱动EQ值最优值确定方法，包括以下步骤：

S1、确定目标阻抗管控的上下限指标，确定阻抗上限值、阻抗下限值和目标阻抗典型通道组合方式。

S2、使用芯片全部EQ数值对典型通道组合进行模拟仿真。

S3、输出全部模拟眼图结果数值和其对应的EQ数值组合，生成EQ数值对应眼图幅值变化示意图。

S4、选择EQ数值对应五种通道组合仿真的眼图结果相加平均后，均值最大对应的一组EQ数值为相对最佳选择值。

实施例三

针对现在技术芯片EQ数值，早期方式是仅对typical阻抗通道进行模拟仿真后，利用仿真软件输出一个EQ数值，针对当前Server主板设计开发，由于信号走线速率的提升，为保证高速信号在长距离链路上的传输质量，开始导入高速信号模拟流程图，如附图3所示，采用此方法可以评估高速信号传输质量，同时可确定一组芯片EQ数值，并以此值进行板卡打样测试使用。此数值可以满足typical channel下的要求，但是当channel阻抗变化后，其EQ数值就非最佳选择。

以现有方案进行模拟评估话，其模拟确定的芯片驱动EQ数值在板卡测试时会发现其高速信号测试余量偏小的现状，从而，需要再通过实测进行EQ变量扫描的方式选定最优值，因而，大幅增大了测试的工作量，影响了产品的开发进度及人力和测试资源的投入。

为降低早期方案评估时，链路仿真参数不全面原因导致其模拟定位的芯片驱动EQ数值非最优值，因而引起其后期板卡打样测试高速链路信号余量偏低，需再通过实测扫描EQ变量的方式确认最优EQ值，从而造成测试工作量及资源投入增大，影响到了产品开发周期增加，本实施例提供一种芯片驱动EQ值最优值确定方法，包括以下步骤：

S1、确定全部目标阻抗状态组合、全部阻抗上限值组合、全部阻抗下限值组合、阻抗上限值-阻抗下限值-阻抗上限值-阻抗下限值组合、阻抗下限值-阻抗上限值-阻抗下限值-阻抗上限值五种通道组合方式。

对于PCB阻抗来说，在设计时，会考虑PCB板厂加工影响，定义出目标阻抗管控的上下限指标，如PCIE3.0阻抗定义为85ohm+/-10％，即阻抗上限值，高阻抗值为93.5ohm，阻抗下限，低阻抗值为76.5ohm，因而，我们利用这些高，低和目标阻抗值进行认为影响信号质量相对较明显的5种阻抗值不同的排列组合方式。考虑到高速链路各部分本身加工时产生的阻抗高低变化因素，利用统计分析的方式，对高，正常和低数值阻抗进行排列组合，利用PCB板上trace阻抗H，L和Typical数值，建立5个channel组合case模式，如表1所示。

序号	变量状态	变量组合模式
			1	All typical	N-N-N
2	All hlgh	H-H-H
			3	All low	L-L-L
4	H-L	H-L-H-L
			5	L-H	L-H-L-H

表1高速链路变量组合各C_ase模式

S2、获取芯片全部EQ数值，利用每一组EQ数值分别对五种通道组合方式进行通道仿真模拟。

以某高速链路拓扑进行举例说明，如附图4所示，为某高速链路拓扑根据表1中链路阻抗变量变化组合成需要进行EQ数值扫描分析的程序案例，如表2所示，芯片EQ数值一共有40个组合，将40个EQ数值中每一组EQ数值都对表1描述的5个channel组合通道进行模拟仿真，这样会生成5x40＝200个Case下的眼图结果。

表2芯片EQ数值

S3、输出全部模拟眼图结果数值和其对应的EQ数值组合，利用JMP统计分析软件进行归纳整理后生成EQ数值对应眼图幅值变化示意图，如图5所示。

S4、选择EQ数值对应五种通道组合仿真的眼图结果相加平均后，均值最大对应的一组EQ数值为相对最佳选择值。如图5所示，某高速链路模拟案例选择了TXLE(Pre，Post)＝(0.16667，0.125)EQ组合值为最优值，并以此值导入到后期板卡测试中，以便能考虑到PCB板阻抗高低变化因素的影响。

如图6所示，实施例还提供了一种芯片驱动EQ值最优值确定装置，包括：

芯片EQ扫描模块101，结合目标阻抗典型组合对链路进行芯片EQ数值扫描；

EQ最优值确定模块102，获取全部EQ数值扫描结果，输出模拟眼图结果最高幅值点下对应的EQ数值为最优值。

上述虽然结合附图对本发明的具体实施方式进行了描述，但并非对本发明保护范围的限制，所属领域技术人员应该明白，在本发明的技术方案的基础上，本领域技术人员不需要付出创造性劳动即可做出的各种修改或变形仍在本发明的保护范围以内。

Claims (7)

1.一种芯片驱动EQ值最优值确定方法，其特征是，包括以下步骤：

结合目标阻抗典型组合对链路进行芯片EQ数值扫描；

获取全部EQ数值扫描结果，输出模拟眼图结果最高幅值点下对应的EQ数值为最优值。

2.如权利要求1所述的芯片驱动EQ值最优值确定方法，其特征是，所述结合目标阻抗典型组合对链路进行芯片EQ数值扫描，具体包括：

确定目标阻抗管控的上下限指标，确定阻抗上限值、阻抗下限值和目标阻抗典型通道组合方式；

使用芯片全部EQ数值对典型通道组合进行模拟仿真。

3.如权利要求2所述的芯片驱动EQ值最优值确定方法，其特征是，所述确定阻抗上限值、阻抗下限值和目标阻抗典型通道组合方式，具体包括：

确定全部目标阻抗状态组合、全部阻抗上限值组合、全部阻抗下限值组合、阻抗上限值-阻抗下限值-阻抗上限值-阻抗下限值组合、阻抗下限值-阻抗上限值-阻抗下限值-阻抗上限值五种通道组合方式。

4.如权利要求3所述的芯片驱动EQ值最优值确定方法，其特征是，所述使用芯片全部EQ数值对典型通道组合进行模拟仿真，具体包括：

获取芯片全部EQ数值，利用每一组EQ数值分别对五种通道组合方式进行通道仿真模拟。

5.如权利要求4所述的芯片驱动EQ值最优值确定方法，其特征是，所述获取全部EQ数值扫描结果，输出模拟眼图结果最高幅值点下对应的EQ数值为最优值，具体包括：

输出全部模拟眼图结果数值和其对应的EQ数值组合，生成EQ数值对应眼图幅值变化示意图；

选择EQ数值对应五种通道组合仿真的眼图结果相加平均后，均值最大对应的一组EQ数值为相对最佳选择值。

6.如权利要求5所述的芯片驱动EQ值最优值确定方法，其特征是，所述生成EQ数值对应眼图幅值变化示意图，具体包括：

利用JMP统计分析软件进行归纳整理后生成EQ数值对应眼图幅值变化示意图。

7.一种芯片驱动EQ值最优值确定装置，其特征是，包括：

芯片EQ扫描模块，结合目标阻抗典型组合对链路进行芯片EQ数值扫描；

EQ最优值确定模块，获取全部EQ数值扫描结果，输出模拟眼图结果最高幅值点下对应的EQ数值为最优值。