CN110350019A - 一种半导体器件 - Google Patents

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Abstract

本发明提供一种半导体器件，包括：半导体衬底，所述半导体衬底中形成有第一埋层区和第二埋层区；在所述半导体衬底上形成有外延层；在所述外延层中分别形成有阱区、源极区和漏极区，所述阱区和源极区均位于所述第一埋层区上方，所述漏极区区位于所述第二埋层区上方；其中，所述第二埋层区从靠近所述源极区的一端到靠近所述漏极区的一端的方向上，掺杂深度逐渐加深。根据本发明提供的半导体器件，通过使半导体衬底内的埋层区从靠近源极区的一端到靠近漏极区的一端的方向上，掺杂深度逐渐加深，漂移区结深逐渐加大，从而得到优化击穿电压和导通电阻关系的半导体器件，并且更够更好地优化半导体器件的表面电场。

Description

一种半导体器件
技术领域
本发明涉及半导体技术领域，具体而言涉及一种半导体器件。
背景技术
在常规的高压器件中，基本运用结深较深的阱或者低浓度的外延层来形成耐压层，其主要缺点在于：1、运用结深较深的阱来做为耐压区时，其杂质浓度最高的区域位于器件的表面，导致最大的电场位于器件表面，当表面注入相反杂质类型时，其最高杂质浓度区域被中和，这样影响器件的导通电阻；2、当使用外延层来作为耐压层时，其浓度分布为均匀的杂质分布，从而器件的导通电阻没有到达最优。
因此，有必要提出一种新的高压器件，以优化击穿电压和导通电阻的关系，并且优化高压器件的表面电场。
发明内容
在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。
本发明提供一种半导体器件，包括：
半导体衬底，所述半导体衬底中形成有第一埋层区和第二埋层区；
在所述半导体衬底上形成有外延层；
在所述外延层中分别形成有阱区、源极区和漏极区，所述阱区和源极区均位于所述第一埋层区上方，所述漏极区位于所述第二埋层区上方；
其中，所述第二埋层区从靠近所述源极区的一端到靠近所述漏极区的一端的方向上，掺杂深度逐渐加深。
进一步，所述第二埋层区从靠近所述源极区的一端到靠近所述漏极区的一端的方向上，掺杂浓度逐渐增大。
进一步，在所述外延层中还形成有掺杂区和外延区，所述漏极区位于所述掺杂区内，其中所述漏极区的掺杂浓度大于所述掺杂区的掺杂浓度，所述掺杂区的掺杂浓度大于所述外延区的掺杂浓度。
进一步，所述外延区与所述第二埋层区组成漂移区。
进一步，所述源极区位于所述阱区内形成常关型器件，或者所述源极区位于所述外延区内形成常开型器件。
进一步，所述半导体器件还包括：
体区，所述体区形成于所述阱区内，并与所述源极区相邻接；
栅极结构，位于所述外延层上；
场板结构，跨接在所述栅极结构、所述外延区和所述阱区上；
互连结构，用于引出源极、漏极和栅极。
进一步，所述半导体衬底、所述第一埋层区、所述阱区和所述体区具有第一导电类型，所述第二埋层区、所述外延区、所述掺杂区、所述源极区和所述漏极区具有第二导电类型。
进一步，位于所述半导体衬底中的所述第一埋层区和所述第二埋层区彼此间隔设置。
进一步，所述第二埋层区包括多个子区，在从靠近所述源极区的一端到靠近所述漏极区的一端的方向上，所述多个子区的掺杂深度逐渐加深。
进一步，在从靠近所述源极区的一端到靠近所述漏极区的一端的方向上，所述多个子区的掺杂浓度逐渐增大。
根据本发明提供的半导体器件，通过使半导体衬底内的埋层区从靠近源极区的一端到靠近漏极区的一端的方向上，掺杂深度逐渐加深，漂移区结深逐渐加大，从而得到优化击穿电压和导通电阻关系的半导体器件，并且更够更好地优化半导体器件的表面电场。
附图说明
通过结合附图对本发明实施例进行更详细的描述，本发明的上述以及其它目的、特征和优势将变得更加明显。附图用来提供对本发明实施例的进一步理解，并且构成说明书的一部分，与本发明实施例一起用于解释本发明，并不构成对本发明的限制。在附图中，相同的参考标号通常代表相同部件或步骤。
附图中：
图1是根据本发明的一个示例性实施例的半导体器件的示意性剖面图；
图2是根据本发明的另一个示例性实施例的半导体器件的示意性剖面图。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
为了彻底理解本发明，将在下列的描述中提出详细的步骤以及详细的结构，以便阐释本发明提出的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
在常规的高压器件中，基本运用结深较深的阱或者低浓度的外延层来形成耐压层，其主要缺点在于：1、运用结深较深的阱来做为耐压区时，其杂质浓度最高的区域位于器件的表面，导致最大的电场位于器件表面，当表面注入相反杂质类型时，其最高杂质浓度区域被中和，这样影响器件的导通电阻；2、当使用外延层来作为耐压层时，其浓度分布为均匀的杂质分布，从而器件的导通电阻没有到达最优。
因此，有必要提出一种新的高压器件，以优化击穿电压和导通电阻的关系，并且优化高压器件的表面电场。
下面，参考图1对本发明示例性实施例的半导体器件做详细描述。
半导体衬底101，半导体衬底101中形成有第一埋层区102和第二埋层区104；在半导体衬底101上形成有外延层；在所述外延层中分别形成有阱区106、源极区108和漏极区109，所述阱区106和源极区108均位于所述第一埋层区102上方，所述漏极区109位于所述第二埋层区104上方；其中，第二埋层区102从靠近源极区的108一端到靠近漏极区109的一端的方向上，掺杂深度逐渐加深。
示例性地，本发明的半导体器件包括横向双扩散金属氧化物半导体(LaterallyDiffused Metal Oxide Semiconductor，LDMOS)器件，具体地，本发明提供了一种表面降场(Reduced Surface Field，RESURF)型LDMOS器件，更具体地，本发明提供了一种多底表面降场型LDMOS器件(Muti-Bottom RESURF LDMOS，MBR LDMOS)。
示例性地，本发明的半导体器件中包括第一导电类型和第二导电类型。示例性地，第一导电类型为P型，第二导电类型为N型，其中，P型掺杂离子包括但不限于硼离子，N型掺杂离子包括但不限于磷离子或砷离子。
本发明的LDMOS器件包括半导体衬底101。半导体衬底101可以是以下所提到的材料中的至少一种：硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。在本实施例中，半导体衬底101为硅衬底，具有第一导电类型，被掺杂有P型杂质例如硼离子。本发明的半导体衬底101的电阻率通常比较高，便于纵向承受高耐压。
本发明的LDMOS器件还包括第一埋层区102，其位于半导体衬底101中。第一埋层区102具有第一导电类型，可通过向半导体衬底101中进行P型掺杂离子的注入或者扩散而形成，P型掺杂离子包括但不限于硼离子。第一埋层区102主要用于P型杂质与半导体衬底101接触，并实现源端在反向耐压时对N型区域耗尽。
本发明的LDMOS器件还包括第二埋层区104，其位于半导体衬底101中，作为高压LDMOS漂移区的一部分。第二埋层区104具有第二导电类型，可通过向半导体衬底101中进行N型掺杂离子的注入或者扩散而形成，N型掺杂离子包括但不限于磷离子或砷离子。
示例性地，第二埋层区104从靠近源极区108的一端到靠近漏极区109的一端的方向上，掺杂深度逐渐加深，即漂移区结深逐渐加大。进一步，第二埋层区104从靠近所述源极区108的一端到靠近漏极区109的一端的方向上，掺杂浓度逐渐增大。
在本发明的一个示例性实施例中，执行多次离子注入或扩散步骤以在第二埋层区104内形成若干子区，该若干子区的掺杂深度与掺杂浓度不同，在相邻的两个子区中，靠近源极区108一端的子区的掺杂深度小于靠近漏极区109一端的子区的掺杂深度，靠近源极区108一端的子区的掺杂浓度小于靠近漏极区109一端的子区的掺杂浓度。其中，执行离子注入或扩散步骤的次数为至少两次。在一个实施例中，执行4次离子注入以在第二埋层区104内形成4个子区，如图1所示，其中，从靠近源极区108一端延伸至靠近漏极区109一端的方向上，第二埋层区104内的4个子区的掺杂深度依次加深，掺杂浓度依次增大。
在本发明的另一个示例性实施例中，执行离子注入以在半导体衬底101内形成第二埋层区104，如图2所示，其中，从靠近源极区108一端延伸至靠近漏极区109一端的方向上，第二埋层区104的掺杂深度逐渐加深，漂移区结深逐渐加大，掺杂浓度逐渐增大。
根据本发明提供的LDMOS器件，第二埋层区104形成LDMOS的漂移区的一部分，由于LDMOS随着漏端电压升高，漂移区耗尽耐压。随着漂移区的耐压增加，从源端到漏端，第二埋层区104的N型掺杂深度逐渐增加，漂移区结深逐渐加大，能够更好的优化漂移区掺杂浓度，得到更低的导通电阻和更小的表面电场。
示例性地，第一埋层区102与第二埋层区104彼此间隔设置，如图1所示，二者中间有间隔区103，该间隔区103为半导体衬底101的一部分。
本发明的LDMOS器件还包括外延层。外延层位于半导体衬底101上，具体地，外延层跨接在第一埋层区102、间隔区103和第二埋层区104上。形成外延层的外延生长工艺可以采用低压化学气相沉积、等离子体增强化学气相沉积、超高真空化学气相沉积、快速热化学气相沉积和分子束外延中的一种。外延层包括外延区105、阱区106和掺杂区107。
示例性地，阱区106位于外延层中且位于第一埋层区102上。阱区106具有第一导电类型，即，阱区106为P型阱区。在位于第一埋层区102上的外延区105或阱区106中形成有源极区108，在阱区106中形成有体区110，其中，源极区108和体区110相邻接，并具有相反的导电类型，具体地，源极区108为重掺杂N型(N+)且体区110为重掺杂P型(P+)。进一步，源极区108和体区110的上表面与阱区106的上表面平齐，并通过互连结构将源极区108和体区110引出。具体地，互连结构包括接触孔113和互连金属层114。
其中，当源极区108位于阱区106中时，形成的LDMOS器件为常关型器件；当源极区108位于外延区105中时，形成的LDMOS器件为常开型器件。
示例性地，掺杂区107位于外延层中且位于第二埋层区104上。掺杂区107具有第二导电类型，掺杂区107中还形成有漏极区109，漏极区109为重掺杂N型(N+)。进一步，漏极区109的上表面与掺杂区107的上表面平齐，并通过互连结构将漏极区引出。具体地，互连结构包括接触孔113和互连金属层114。
示例性地，外延区105具有第二导电类型，形成高压LDMOS漂移区的一部分。其中，外延区105的掺杂浓度小于掺杂区107的掺杂浓度，掺杂区107的掺杂浓度小于漏极区109的掺杂浓度，从而可以得到漏端N型的浓度梯度，得到更好的开态击穿电压。
本发明的LDMOS器件还包括位于外延层上的栅极结构111，其一端延伸至与掺杂区107相接，另一端设置有场板结构112，该场板结构112跨设在栅极结构111、外延区105和阱区106上。示例性地，栅极结构111的材料包括多晶硅，场板结构112的材料可以为氧化硅或者其他合适的材料，可通过热氧化、化学气相沉积等工艺形成。进一步，场板结构112与互连结构相接，以将栅极引出。具体地，互连结构包括接触孔113和互连金属层114。
上述示例中，以NLDMOS为例对本发明的LDMOS器件进行说明，对于PLDMOS器件本发明的结构也同样适用，在此不再赘述。
根据本发明提供的半导体器件，通过使半导体衬底内的埋层区从靠近源极区的一端到靠近漏极区的一端的方向上，掺杂深度逐渐加深，漂移区结深逐渐加大，从而得到优化击穿电压和导通电阻关系的半导体器件，并且更够更好地优化半导体器件的表面电场。
本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。

Claims (10)

1.一种半导体器件，其特征在于，包括：
半导体衬底，所述半导体衬底中形成有第一埋层区和第二埋层区；
在所述半导体衬底上形成有外延层；
在所述外延层中分别形成有阱区、源极区和漏极区，所述阱区和源极区均位于所述第一埋层区上方，所述漏极区位于所述第二埋层区上方；
其中，所述第二埋层区从靠近所述源极区的一端到靠近所述漏极区的一端的方向上，掺杂深度逐渐加深。
2.如权利要求1所述的半导体器件，其特征在于，所述第二埋层区从靠近所述源极区的一端到靠近所述漏极区的一端的方向上，掺杂浓度逐渐增大。
3.如权利要求1或2所述的半导体器件，其特征在于，在所述外延层中还形成有掺杂区和外延区，所述漏极区位于所述掺杂区内，其中所述漏极区的掺杂浓度大于所述掺杂区的掺杂浓度，所述掺杂区的掺杂浓度大于所述外延区的掺杂浓度。
4.如权利要求3所述的半导体器件，其特征在于，所述外延区与所述第二埋层区组成漂移区。
5.如权利要求4所述的半导体器件，其特征在于，所述源极区位于所述阱区内形成常关型器件，或者所述源极区位于所述外延区内形成常开型器件。
6.如权利要求4所述的半导体器件，其特征在于，还包括：
体区，所述体区形成于所述阱区内，并与所述源极区相邻接；
栅极结构，位于所述外延层上；
场板结构，跨接在所述栅极结构、所述外延区和所述阱区上；
互连结构，用于引出源极、漏极和栅极。
7.如权利要求6所述的半导体器件，其特征在于，所述半导体衬底、所述第一埋层区、所述阱区和所述体区具有第一导电类型，所述第二埋层区、所述外延区、所述掺杂区、所述源极区和所述漏极区具有第二导电类型。
8.如权利要求1或2所述的半导体器件，其特征在于，位于所述半导体衬底中的所述第一埋层区和所述第二埋层区彼此间隔设置。
9.如权利要求1所述的半导体器件，其特征在于，所述第二埋层区包括多个子区，在从靠近所述源极区的一端到靠近所述漏极区的一端的方向上，所述多个子区的掺杂深度逐渐加深。
10.权利要求9所述的半导体器件，其特征在于，在从靠近所述源极区的一端到靠近所述漏极区的一端的方向上，所述多个子区的掺杂浓度逐渐增大。
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