CN110311682B - 时间至数字转换器 - Google Patents

Abstract

本公开提供一种时间至数字转换器，包含振荡器控制器、可逆振荡器及测量电路。振荡器控制器构造成接收起始信号及终止信号，并输出模式信号。可逆振荡器电连接于振荡器控制器，以接收模式信号，并输出多个延迟信号，其中可逆振荡器的振荡方向依据模式信号进行反转。测量电路电连接于可逆振荡器，以接收多个延迟信号，且测量电路接收取样信号，依据取样信号对多个延迟信号进行取样，并输出输出信号。

Description

时间至数字转换器

技术领域

本公开涉及一种时间至数字转换器，特别涉及一种具有振荡器且振荡器的振荡方向可逆的时间至数字转换器。

背景技术

在处理细微的模拟信息时，时域及数字领域被认为是较为可靠的表现形式。处理系统通常利用时间至数字转换器来将时间信息转换为数字形式，时间至数字转换器已广泛运用于多种领域，包括用于射频无线通信系统的数字锁相回路(digital phase-lockedloops，DPLL)、基于时间的模拟至数字转换器及时间测距(time-of-flight,ToF)的超音波感测等等。在上述系统中，各个模块通常共享电源供应器，故需考虑各个模块间通过电源供应器所传递的噪声。

一般来说，噪声成形时间至数字转换器利用振荡器(例如栅式环振荡器(GatedRing Oscillator,GRO)或切换式环振荡器(switched ring oscillator,SRO))塑形量化误差，以于输出信号频宽内减少噪声。然而，频内输出噪声取决于振荡器的相位噪声，而目前并无技术可降低相位噪声的影响。此外，振荡器易受电源噪声影响，且振荡器亦会将其操作噪声导入电源供应器。为了防止其余模块受到干扰，在高阶系统中，需要为包含振荡器的时间至数字转换器设置与其余模块相隔离的额外电源供应器，故不利于整体系统设计。

因此，如何发展一种可改善上述现有技术的时间至数字转换器，实为目前迫切的需求。

发明内容

本公开的目的在于提供一种时间至数字转换器。通过同一可逆振荡器的两个相反振荡方向，降低振荡器的相位噪声对时间至数字转换器的输出的影响。此外，由于可部分消除电源噪声的影响，时间至数字转换器不易被源自电源供应器的干扰所影响。再者，当时间至数字转换器运行时，仅改变其振荡方向，且接收等量的供电电流，故时间至数字转换器导入电源供应器的切换噪声较小。因此，在高阶的时间至数字转换应用系统中，时间至数字转换器可与其他模块共用同一电源供应器，而不会干扰其他模块的运行。另外，因时间至数字转换器可免受电源供应器的噪声影响，对电源供应器的干扰也较低，故在实际应用系统中，时间至数字转换器可大幅降低设计的复杂度。

为达上述目的，本公开提供一种时间至数字转换器，包含振荡器控制器、可逆振荡器及测量电路。振荡器控制器构造成接收起始信号及终止信号，并输出模式信号。可逆振荡器电连接于振荡器控制器，以接收模式信号，并输出多个延迟信号，其中可逆振荡器的振荡方向依据模式信号进行反转。测量电路电连接于可逆振荡器，以接收多个延迟信号，且测量电路接收取样信号，依据取样信号对多个延迟信号进行取样，并输出输出信号。

附图说明

图1为本公开优选实施例的时间至数字转换器的方框示意图。

图2为显示图1的时间至数字转换器的示例性运行的时间示意图。

图3为图2的示例所使用的显示延迟信号所组成的数字代码与振荡器相位的数字形式间的关系的表格。

图4为图1的时间至数字转换器的可逆振荡器的一示例的电路结构示意图。

图5为图1的时间至数字转换器的可逆振荡器的另一示例的电路结构示意图。

图6为图5的可逆振荡器的延迟单元的电路结构示意图。

图7为图1的时间至数字转换器的测量电路的一示例的电路结构示意图。

符号说明

1：时间至数字转换器

10：振荡器控制器

11、11’：可逆振荡器

12：测量电路

20、30：模式反相器

21、22、23、2n、31、32、3i、3n：延迟单元

21a、22a、23a、2na、31a、32a、3ia、3na：第一内部反相器

21b、22b、23b、2nb、31b、32b、3ib、3nb：第二内部反相器

S_start：起始信号

S_stop：终止信号

S_mode：模式信号

S_sample：取样信号

S_out：输出信号

S_phase：数字化振荡器相位

S_frac：数字代码

O₁、O₂、O₃、O₄、O₅、O_i-3、O_i-1、O_i、O_i+1、O_i+3、O_n-3、O_n-2、O_n-1、O_n、O_α：延迟信号

t₁、t₂、t₃：时刻

T_diff：模式信号处于高电平及低电平的持续时间的时间差

t_stage：平均内部级间延迟

T_sample：取样周期

T_in：输入时间

PL1、PL2、PLx、NL1、NL2、NLy、PR1、PR2、PRx、NR1、NR2、NRy：晶体管

S_{inL_p1}、S_{inL_p2}、S_{inL_px}、S_{inL_n1}、S_{inL_n2}、S_{inL_ny}、S_{inR_p1}、S_{inR_p2}、S_{inR_px}、S_{inR_n1}、S_{inR_n2}、S_{inR_ny}：输入信号

61：解码器

62：绕计数器

63：乘法器

64：加法器

65：微分器

661、662、66n：触发器(flip-flop，正反器)

D：输入端

CLK：时钟输入端

Q：输出端

Q₁、Q₂、Q_n：取样结果

具体实施方式

体现本公开特征与优点的一些典型实施例将在后段的说明中详细叙述。应理解的是本公开能够在不同的实施方式上具有各种的变化，其皆不脱离本公开的范围，且其中的说明及附图在本质上是当作说明之用，而非构造成限制本公开。

图1为本公开优选实施例的时间至数字转换器的方框示意图。如图1所示，时间至数字转换器1包含振荡器控制器10、可逆振荡器11及测量电路12。

振荡器控制器10接收起始信号S_start及终止信号S_stop，并依据起始信号S_start及终止信号S_stop输出模式信号S_mode。于一些实施例中，模式信号S_mode的电平以在起始信号S_start或终止信号S_stop处于上升沿时改变为佳，但不以此为限。

可逆振荡器11电连接于振荡器控制器10以接收模式信号S_mode，且可逆振荡器11输出多个延迟信号。于此实施例中，可逆振荡器11的振荡方向根据模式信号S_mode而改变，当可逆振荡器11的振荡方向反转时，多个延迟信号的传输顺序亦随之反转。

测量电路12接收取样信号S_sample，且电连接于可逆振荡器11以接收多个延迟信号。测量电路12依据取样信号S_sample对多个延迟信号进行取样，并输出数字输出信号S_out，其中输出信号S_out表示两个相反振荡方向的持续时间的时间差。

于一些实施例中，可逆振荡器11包含n个延迟级，且输出n个延迟信号(O₁、O₂、…及O_n)，其中n为大于2的正整数。当起始信号S_start处于上升沿时，用以控制可逆振荡器11的模式信号S_mode的电平改变，于此时可逆振荡器11的振荡方向下，延迟信号(O₁、O₂、…及O_n)依循第一顺序进行传输，其中第一顺序为例如第一延迟信号O₁、第二延迟信号O₂、第三延迟信号O₃、…至第n延迟信号O_n。当终止信号S_stop处于上升沿时，模式信号S_mode改变，进而控制可逆振荡器11振荡于另一方向，于此时的振荡方向下，延迟信号(O₁、O₂、…及O_n)依循第二顺序进行传输，其中第二顺序为例如第n延迟信号O_n、第n-1延迟信号O_n-1、第n-2延迟信号O_n-2、…至第一延迟信号O₁，第二顺序与第一顺序相反。此外，延迟信号(O₁、O₂、…及O_n)与振荡器相位的数字形式相对应，故测量电路12通过对不同取样时间下的振荡器相位的数字形式进行相减，以获得输出信号S_out。

图2为显示图1的时间至数字转换器的示例性运行的时间示意图，图3为图2的示例所使用的显示延迟信号所组成的数字代码与振荡器相位的数字形式间的关系的表格。于一些实施例中，如图2所示，n为例如(但不限于)5，起始信号S_start同时亦作为取样信号S_sample。在时刻t₁，起始信号S_start处于上升沿时，振荡器控制器10产生高电平的模式信号S_mode，延迟信号(O₁、O₂、…及O₅)依照O₁、O₂、…至O₅的顺序进行传输。在时刻t₂，终止信号S_stop处于上升沿时，振荡器控制器10输出低电平的模式信号S_mode，导致可逆振荡器11的振荡方向反转，使延迟信号(O₁、O₂、…及O₅)依照O₅、O₄、…至O₁的顺序进行传输。同理可得，在时刻t₃，起始信号S_start处于次一上升沿时，模式信号S_mode及可逆振荡器11的振荡方向改变。根据取样信号S_sample的上升沿，测量电路12在时刻t₁及t₃对延迟信号(O₁、O₂、…及O₅)进行取样，其中，在时刻t₁时，延迟信号(O₁、O₂、…及O₅)组成数字代码“01010”，而在时刻t₃时，延迟信号(O₁、O₂、…及O₅)组成数字代码“11010”。依据图3所示的表格，时刻t₁时的数字代码“01010”对应于为0的数字化振荡器相位S_phase，时刻t₃时的数字代码“11010”对应于为1的数字化振荡器相位S_phase。因此，测量电路12通过将为1的数字化振荡器相位S_phase减去为0的数字化振荡器相位S_phase而获得输出信号S_out，其中输出信号S_out表示在时间至数字转换周期中的转换位置的增加量。

此外，模式信号S_mode处于高电平及低电平的持续时间的时间差T_diff可由等式(1)获得，

T_diff＝S_out×t_stage (1)

其中t_stage为平均内部级间延迟。在已知取样周期T_sample的情况下，与模式信号S_mode处于高电平的持续时间相等的输入时间T_in可通过等式(2)及(3)计算获得，

T_in＝(T_sample+T_diff)/2 (2)

T_in＝(T_sample+S_out×t_stage)/2 (3)

由于输入时间T_in的计算过程中包含除以2的计算，时间至数字转换器1的分辨率由t_stage/2定义，即由平均内部级间延迟t_stage的一半定义。

值得注意的是，因本公开的时间至数字转换器1的分辨率仅为平均内部级间延迟t_stage的一半，故相较于分辨率未经处理而不小于内部级间延迟的现有时间至数字转换器，本公开的时间至数字转换器1具有较高的增益，进而可降低量化误差的影响，以及降低振荡器的相位噪声对时间至数字转换器1的输出噪声的影响。再者，由于源自电源供应器的电源噪声对可逆振荡器11的两个振荡方向均造成影响，故在测量电路12将正向相位增加量减去负向相位增加量以获得输出信号S_out时，亦部分消除电源噪声对时间至数字转换器1的输出的影响。由此可知，时间至数字转换器1可抵受电源噪声的影响，因此时间至数字转换器1可使用具有一定噪声的电源供应器，而不至于降低本身的噪声性能。更甚者，在时间至数字转换过程中，可逆振荡器11仅改变其振荡方向，而维持其振荡频率不变，故时间至数字转换器1接收固定的供电电流，且只将微小的切换噪声导入电源供应器。因此，在高阶的时间至数字转换应用系统中，时间至数字转换器1可与其余模块共享电源供应器，而不会干扰其余模块的运行。

图4为图1的时间至数字转换器的可逆振荡器的一示例的电路结构示意图。于此实施例中，如图4所示，可逆振荡器11包含模式反相器20及作为延迟级的多个可逆延迟单元(21、22、…及2n)，其中延迟单元(21、22、…及2n)的数量与延迟信号(O₁、O₂、…及O_n)的数量相等。模式反向器20电连接于每一延迟单元(21、22、…及2n)，每一延迟单元(21、22、…及2n)包含两个输入输出端，延迟单元21、22、…及2n的多个输入输出端以环状相互连接。每一延迟单元(21、22、…及2n)包含一第一内部反相器(21a、22a、…及2na)及一第二内部反相器(21b、22b、…及2nb)，且其中的一输入输出端电连接于第一内部反相器(21a、22a、…及2na)的输入端及第二内部反相器(21b、22b、…及2nb)的输出端，另一输入输出端电连接于第一内部反相器(21a、22a、…及2na)的输出端及第二内部反相器(21b、22b、…及2nb)的输入端。以延迟单元22为例，延迟单元22与延迟信号O₁及O₂相连接。当模式信号S_mode处于高电平时，第一内部反相器22a被使能，第二内部反相器22b不被使能，故第一延迟信号O₁经由延迟单元22驱动第二延迟信号O₂。由于所有延迟单元21、22、…及2n均接收同一模式信号S_mode，故振荡是依循延迟信号O₁、O₂、O₃、…至O_n的次序。相反地，当模式信号S_mode处于低电平时，第一内部反相器22a不被使能，第二内部反相器22b被使能，故第二延迟信号O₂经由延迟单元22驱动第一延迟信号O₁。由于所有延迟单元21、22、…及2n均接收同一模式信号S_mode，故振荡是依循延迟信号O_n、O_n-1、O_n-2、…至O₁的次序。

图5为图1的时间至数字转换器的可逆振荡器的另一示例的电路结构示意图。于此实施例中，如图5所示，可逆振荡器11’包含模式反相器30及作为延迟级的多个可逆延迟单元(31、32、…及3n)，其中延迟单元(31、32、…及3n)的数量与延迟信号(O₁、O₂、…及O_n)的数量相等。模式反相器30电连接于每一延迟单元(31、32、…及3n)，每一延迟单元(31、32、…及3n)均电连接于传输延迟信号(O₁、O₂、…及O_n)的总线。每一延迟单元(31、32、…及3n)包含多个输入端及一输出端，其中输出端连接于环形结构组成中的多个延迟级。例如图5所示，每一延迟单元(31、32、…及3n)包含四个输入端，但不以此为限。每一延迟单元(31、32、…及3n)包含一第一内部反相器(31a、32a、…及3na)及一第二内部反相器(31b、32b、…及3nb)，其中第一内部反相器(31a、32a、…及3na)的输出端电连接于第二内部反相器(31b、32b、…及3nb)的输出端。以延迟单元3i为例，其中i为大于2且小于n的正整数。延迟单元3i输出延迟信号O_i，接收源自前端延迟级的延迟信号O_i-1及O_i-3而作为一组输入，并对称地接收源自后端延迟级的延迟信号O_i+1及O_i+3而作为另一组输入。当模式信号S_mode处于高电平时，第一内部反相器3ia被使能，第二内部反相器3ib不被使能，故延迟信号O_i-1及O_i-3经由延迟单元3i驱动延迟信号O_i。由于所有延迟单元31、32、…及3n均接收同一模式信号S_mode，故振荡是依循延迟信号O₁、O₂、O₃、…至O_n的次序。相反地，当模式信号S_mode处于低电平时，第一内部反相器3ia不被使能，第二内部反相器3ib被使能，故延迟信号O_i+1及O_i+3经由延迟单元3i驱动延迟信号O_i。由于所有延迟单元31、32、…及3n均接收同一模式信号S_mode，故振荡是依循延迟信号O_n、O_n-1、O_n-2、…至O₁的次序。

图6为图5的可逆振荡器的延迟单元的电路结构示意图。如图6所示，其是以延迟单元31为例，第一内部反相器31a包含多个晶体管(PL1、PL2、…及PLx与NL1、NL2、…及NLy)，第二内部反相器31b包含多个晶体管(PR1、PR2、…及PRx与NR1、NR2、…及NRy)，其中x及y均为正整数。晶体管PL1至PLx分别与晶体管PR1至PRx相对称，晶体管NL1至NLy分别与晶体管NR1至NRy相对称。两个内部反相器31a及31b自环状结构组成中的其余延迟级接收信号作为输入，且两个内部反相器31a及31b所接收的信号数量相等并相互对称。输入信号(S_{inL_p1}、S_{inL_p2}、…及S_{inL_px}与S_{inL_n1}、S_{inL_n2}、…及S_{inL_ny})及输入信号(S_{inR_p1}、S_{inR_p2}、…及S_{inR_px}与S_{inR_n1}、S_{inR_n2}、…及S_{inR_ny})是源自可逆振荡器11’的其余延迟信号O₂至O_n，且可能源自不同的延迟信号。通过具有多输入结构的延迟单元(31、32、…及3n)，因模式切换所造成的相位误差可由多个传输级平均分摊，故于可逆振荡器11’改变其振荡方向时，所产生的相位失真较小。

图7为图1的时间至数字转换器的测量电路的一示例的电路结构示意图。如图7所示，测量电路12包含多个触发器(661至66n)、解码器61及微分器65。触发器(661至66n)的数量与延迟信号(O₁至O_n)的数量相同。每一触发器(661至66n)均包含输入端D、时钟输入端CLK及输出端Q，其中输入端D接收对应的延迟信号(O₁至O_n)，时钟输入端CLK接收取样信号S_sample，输出端Q电连接于解码器61并输出取样结果(Q₁至Q_n)。换言之，触发器661至66n的多个输入端D分别接收延迟信号O₁至O_n，触发器661至66n的多个输出端Q分别输出取样结果Q₁至Q_n到解码器61。解码器61基于取样结果Q₁至Q_n识别一数字代码S_frac，其中数字代码S_frac代表振荡器相位。微分器65电连接于解码器61，以接收数字代码S_frac并作为数字化振荡器相位S_phase，微分器65对不同取样时间的多个数字化振荡器相位S_phase进行微分，并输出输出信号S_out。于一些实施例中，解码器61通过对照表(lookup table,LUT)或由逻辑门构成的边延感测器实现，但不以此为限。

于一些实施例中，测量电路12还包含至少一绕计数器(wrap counter)62、乘法器63及加法器64。至少一绕计数器62构造成进行绕计数(wrap counting)，以测定振荡器的周期数量。绕计数器62接收取样信号S_sample及至少一延迟信号O_α，并输出计数结果，其中延迟信号O_α可例如(但不限于)自延迟信号O₁至O_n中选取。乘法器63电连接于绕计数器62，以接收计数结果，并输出计数结果与2n的乘积，其中n代表延迟信号(O₁至O_n)的数量，2n代表于一振荡器周期中的总相位数量。加法器64电连接于解码器61及乘法器63，以分别接收数字代码S_frac及该乘积，且加法器64对数字代码S_frac及该乘积进行加总，以获得数字化振荡器相位S_phase。微分器65电连接于加法器64，以接收数字化振荡器相位S_phase，且微分器65对不同取样时间的多个数字化振荡器相位S_phase进行微分，并输出输出信号S_out。

综上所述，本公开提供一种时间至数字转换器。通过同一可逆振荡器的两个相反振荡方向，降低振荡器的相位噪声对时间至数字转换器的输出的影响。此外，由于可部分消除电源噪声的影响，时间至数字转换器不易被源自电源供应器的干扰所影响。再者，当时间至数字转换器运行时，仅改变其振荡方向，且接收等量的供电电流，故时间至数字转换器导入电源供应器的切换噪声较小。因此，在高阶的时间至数字转换应用系统中，时间至数字转换器可与其他模块共用同一电源供应器，而不会干扰其他模块的运行。另外，因时间至数字转换器可免受电源供应器的噪声影响，对电源供应器的干扰也较低，故在实际应用系统中，时间至数字转换器可大幅降低设计的复杂度。

需注意，上述仅是为说明本公开而提出的优选实施例，本公开不限于所述的实施例，本公开的范围由权利要求决定。且本公开可以由本领域技术人员任施匠思而做出各种修饰，然皆不脱离权利要求的保护范围。

Claims (15)

1.一种时间至数字转换器，包含：

一振荡器控制器，构造成接收一起始信号及一终止信号，并输出一模式信号；

一可逆振荡器，电连接于该振荡器控制器，以接收该模式信号，并输出多个延迟信号，其中该可逆振荡器的一振荡方向依据该模式信号进行反转；以及

一测量电路，电连接于该可逆振荡器，以接收所述多个延迟信号，且该测量电路接收一取样信号，依据该取样信号对所述多个延迟信号进行取样，并输出一输出信号。

2.如权利要求1所述的时间至数字转换器，其中该可逆振荡器包含一模式反相器及多个可逆的延迟单元，该模式反相器电连接于每一延迟单元，多个延迟单元相互电连接。

3.如权利要求2所述的时间至数字转换器，其中每一延迟单元包含两个输入输出端，所述多个延迟单元的多个输入输出端以一环形相互连接，每一延迟单元包含一第一内部反相器及一第二内部反相器，其中的一个输入输出端电连接于该第一内部反相器的一输入端及该第二内部反相器的一输出端，另一个输入输出端电连接于该第一内部反相器的一输出端及该第二内部反相器的一输入端。

4.如权利要求3所述的时间至数字转换器，其中当该模式信号处于高电平时，该第一内部反相器被使能，该第二内部反相器不被使能，当该模式信号处于低电平时，该第一内部反相器不被使能，该第二内部反相器被使能，在该模式信号处于低电平时该可逆振荡器的该振荡方向与在该模式信号处于高电平时该可逆振荡器的该振荡方向相反。

5.如权利要求2所述的时间至数字转换器，其中每一延迟单元电连接于传输该延迟信号的一总线，每一该延迟单元包含多个输入端、一输出端、一第一内部反相器及一第二内部反相器，该第一内部反相器的一输出端电连接于该第二内部反相器的一输出端。

6.如权利要求5所述的时间至数字转换器，其中当该模式信号处于高电平时，该第一内部反相器被使能，该第二内部反相器不被使能，当该模式信号处于低电平时，该第一内部反相器不被使能，该第二内部反相器被使能，在该模式信号处于低电平时该可逆振荡器的该振荡方向与在该模式信号处于高电平时该可逆振荡器的该振荡方向相反。

7.如权利要求2所述的时间至数字转换器，其中该延迟单元的数量与该延迟信号的数量相等。

8.如权利要求1所述的时间至数字转换器，其中该测量电路包含多个触发器、一解码器及一微分器，所述多个触发器分别接收所述多个延迟信号及该取样信号，并输出多个取样结果，该解码器电连接于所述多个触发器，以接收所述多个取样结果，并依据所述多个取样结果输出一数字代码，该微分器电连接于该解码器，以接收该数字代码而作为一数字化振荡器相位，该微分器对不同取样时间的多个数字化振荡器相位进行微分，并输出该输出信号。

9.如权利要求8所述的时间至数字转换器，其中每一个触发器包含一输入端、一时钟输入端及一输出端，该输入端接收对应的该延迟信号，该时钟输入端接收该取样信号，该输出端电连接于该解码器并输出该取样结果。

10.如权利要求8所述的时间至数字转换器，其中该测量电路还包含至少一绕计数器、一乘法器及一加法器，该至少一绕计数器接收该取样信号及至少一个该延迟信号，并输出一计数结果，该乘法器电连接于该绕计数器以接收该计数结果，该乘法器将该计数结果乘上该延迟信号的数量的两倍，并输出一乘积，该加法器电连接于该乘法器及该解码器，以分别接收该乘积及该数字代码，该加法器通过加总该乘积及该数字代码获得该数字化振荡器相位，该微分器电连接于该加法器以接收该数字化振荡器相位，且该微分器对不同取样时间的多个该数字化振荡器相位进行微分，并输出该输出信号。

11.如权利要求8所述的时间至数字转换器，其中该解码器依据所述多个取样结果，并通过一对照表或由逻辑门构成的一边沿感测器输出该数字代码。

12.如权利要求8所述的时间至数字转换器，其中该触发器的数量与该延迟信号的数量相等。

13.如权利要求1所述的时间至数字转换器，其中该模式信号处于高电平的一持续时间与该模式信号处于低电平的一持续时间的一时间差可通过下列等式，将该输出信号与一平均内部级间延迟相乘而获得，

T_diff＝S_out×t_stage

其中T_diff为该时间差，S_out为该输出信号，t_stage为该平均内部级间延迟。

14.如权利要求13所述的时间至数字转换器，其中与该模式信号处于高电平的该持续时间相等的一输入时间可依据下列等式，自一取样周期、该输出信号及该平均内部级间延迟获得，

T_in＝(T_sample+S_out×t_stage)/2

其中T_in为该输入时间，T_sample为该取样周期。

15.如权利要求14所述的时间至数字转换器，其中该时间至数字转换器的一分辨率由该平均内部级间延迟的一半定义。

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