CN110208684A - 一种用于cmos型集成电路延寿试验中的寿命评估方法 - Google Patents

Abstract

本发明公开了一种用于CMOS型集成电路延寿试验中的寿命评估方法，确定评估电路内部陷阱态的测试端口；对电路施加试验应力，然后分多个时间节点对电路端口进行测试，测试时，选取至少三种端口进行G‑V测试及G‑ω测试；测试完成后，继续对电路施加试验应力，重复步骤S2过程直至试验结束；对比三组数据，选择随应力及施加时间的增加而变化最大的一种测试数据，对各个时间段的测试数据进行数据拟合，得出陷阱态密度D_it；使用计算得出的陷阱态密度D_it，进行寿命评估计算；根据寿命评估计算加速因子和激活能。本发明弥补了传统方法的不足，为该类集成电路提供了新的延寿方法。

Description

一种用于CMOS型集成电路延寿试验中的寿命评估方法

技术领域

本发明属于微电子技术可靠性技术领域，具体涉及一种用于CMOS型集成电路延寿试验中的寿命评估方法，特别适用于延寿试验中参数不发生改变的CMOS型集成电路的寿命预测。

背景技术

加速寿命试验是可靠性试验技术一个重要的分支。相关的研究受到了统计学界与可靠性工程界的广泛关注。加速寿命试验技术应用范围涉及武器、航空、航天、电子、机械等诸多军用及民用领域。加速寿命试验实施主体上关注三个方面，一是试验应力加载方式，二是试验参数种类选择及测试方式，三是对试验数据的处理方式。

目前，对试验应力的加载方式研究较多，加速寿命试验通常分为恒定应力试验、步进应力试验和序进应力试验三种方式。恒定应力试验是把全部样品分成几组，每组样品都在某个恒定加速应力水平下进行试验，试验到规定时间(亦称截尾时间)或规定的失效数(亦称截尾数)时结束。步进应力试验是把全部样品先放在某个加速应力水平下进行试验，在得到截尾时间或截尾数时把试验应力步进增加到下一更高的应力水平下继续试验，如此进行下去，直至总截尾时间或总截尾数时结束试验。序进应力试验和步进应力试验基本相同，只是施加的加速应力是一个随着时间增加连续上升的函数。

对试验数据的处理方式也有较多选择，目前，以阿伦-尼斯方程为主的数据处理方法是主流方式，该方法首先是对集成电路电参数在高温下的变化进行拟合，计算出电路伪失效寿命，其次，通过概率分布，计算出电路中位寿命，最后，利用多组电路中位寿命，拟合得出该电路寿命与温度关系满足以下公式：

lnt(0.5)＝a+b/T

其中，t(0.5)为中位寿命，a、b均为需要拟合的参数，T为热力学温度，对a、b拟合成功后，就可以利用该公式计算出常温下(T＝298)器件寿命。

在施加应力方法，人们尝试了多种应力(温度、湿度、机械振动等)，最终得出温度应力依然是相对影响最大，评估结果最为可靠的应力，因此，在寿命评估领域，最为常用的也是温度应力。

而加速寿命试验的参数选择，对寿命评估结果具有非常重要的影响，因为参数在应力下的变化幅度与方向直接决定了拟合结果。目前，人们主要选择集成电路端口电压、功耗电流、漏电流等电参数来作为加速寿命试验的参数，也取得了较好的效果，尤其对于电阻、电容、继电器、部分模拟集成电路等较为适用，然而，对于大多数数字电路而言，会出现电参数随温度变化极为微弱或者不变化的情况，这是由于大规模集成电路及目前所使用大多数数字电路均是由CMOS工艺制作，其内部各类基本处理单元(例如反相器、与非门、或非门等)均是由互补MOS构成，其输出均体现为“0”或“1”，而在各个单元的设计计算过程中，均将各个MOS管的阈值电压留有设计余量，因此，即便电路的MOS管内部栅氧已经在延寿试验中发生了改变，但其电参数却不一定发生变化，这就直接导致了常规测试数据在寿命评估中无法代表电路的真实老化状态，这就导致在进行延寿数据处理时，要么无法对数据进行处理，要么处理出来的寿命非常长，明显偏离实际值。因此，对CMOS型数字集成电路而言，通常无法利用常规方法来评估其寿命。

发明内容

本发明所要解决的技术问题在于针对上述现有技术中的不足，提供一种用于CMOS型集成电路延寿试验中的寿命评估方法，可行性高，解决了部分CMOS型集成电路寿命难以评估的问题，且兼顾了评估的简便性及准确性，是延寿方法的一种突破性进展。

本发明采用以下技术方案：

一种用于CMOS型集成电路延寿试验中的寿命评估方法，包括以下步骤：

S1、确定评估电路内部陷阱态的测试端口；

S2、对电路施加试验应力，然后分多个时间节点对电路端口进行测试，测试时，选取至少三种端口进行G-V测试及G-ω测试；

S3、测试完成后，继续对电路施加试验应力，重复步骤S2过程直至试验结束；

S4、对比三组数据，选择随应力及施加时间的增加而变化最大的一种测试数据，对各个时间段的测试数据进行数据拟合，得出陷阱态密度D_it；

S5、使用步骤S4中计算得出的陷阱态密度D_it，进行寿命评估计算。

具体的，步骤S1中，测试端口满足条件如下：

选取端口保护结构中的保护管；选择距离电路电源管脚或地端管脚物理位置最近的端口进行测试；选择电路的栅极型端口。

具体的，步骤S2中，对电路施加的试验应力包括温度、湿度和振动应力，根据应力种类及电路敏感时间确定施加时间，三种端口包括输入端、控制端和地址端。

具体的，步骤S4中，G-V测试的陷阱态密度D_it计算如下：

其中，G_mmax为最大电导，q为单电荷，A为节面积，C_ox为栅电容，C_m为G_mmax时的栅压所对应电容，ω为角频率。

具体的，步骤S4中，G-ω测试中，拟合计算如下：

其中，G_p为测试电导，q为单电荷，τ为陷阱时常数，ω为角频率。

具体的，步骤S5具体包括如下：

S501、根据内部陷阱态变化数据绘制折线图，再利用数据拟合的方法找到退化曲线，最后再根据退化曲线得到退化模型；

S502、利用退化模型外推各温度下器件的伪失效寿命t；

S503、得到伪失效寿命t后，利用概率纸图确定寿命服从的分布类型，利用拟合曲线计算各个温度下的中位寿命，得到加速寿命直线图完成寿命评估计算。

进一步的，步骤S502中，退化模型为直线模型，根据加速寿命试验的加速模型将不同温度步进应力下参数的退化趋势等价为相应的恒定应力退化趋势，拟合直线y具体为：

y＝a+bt

其中，a为拟合值，b为拟合出的加速寿命的直线斜率。

进一步的，步骤S503具体为：

S5031、记录伪失效寿命，按增序排列，累计失效百分比F(t_i)＝i/(n+1)，其中，t_i是第i组的伪失效寿命，i＝1,2,3,4，n为总分组数；

S5032、利用概率纸图确定寿命分布类型，结果寿命服从对数正态分布，函数关系为y＝a+b*lgt，其中，a为拟合值，b为拟合出的加速寿命的直线斜率，t为寿命；

S5033、在正态概率纸上，从各温度下的寿命试验数据直线上计算各个温度下的中位寿命t(0.5)；

S5034、记录寿命数据，绘制加速寿命曲线图，拟合出加速方程，对t(0.5)的对数和温度倒数1/T作图，若为一直线，则加速寿命试验满足Arrhenius应力-寿命方程；

S5035、根据加速方程lnt＝a+b/T推算常温下中位寿命，其中，b为利用加速寿命的直线斜率，T为温度。

具体的，根据步骤S5寿命评估计算加速因子τ_i为：

其中，i＝1,2,3,4，e为常数，b为利用加速寿命直线斜率，T_i为。

具体的，根据步骤S5寿命评估计算激活能E_a如下：

E_a＝bk

其中，b为利用加速寿命直线斜率，k为玻尔兹曼常数。

与现有技术相比，本发明至少具有以下有益效果：

本发明一种用于CMOS型集成电路延寿试验中的寿命评估方法，直接对栅氧化层的微弱变化进行测定，绕过了电参数测试，只对陷阱态密度的变化进行处理，因此无需知道具体的结参数，例如结面积等参数，所有这些参数均可以进行归一化处理，也不会影响到处理结果，因此在实施过程中，该方法仅仅依赖电导测试结果就可以完全将结退化反馈出来，具有其余所有方法无可比拟的优势，采用两种方式结合的方式测试陷阱态密度，因此对于栅介质层变化可以较为灵敏的探测出来，从而明显提高了延寿灵敏度与准确度。

进一步的，选取端口保护结构中的保护管；选择距离电路电源管脚或地端管脚物理位置最近的端口进行测试；选择电路的栅极型端口；其目的是为了更加真实的反映出栅氧化层的微弱退化。

进一步的，选取至少三组不同类型的端口进行G-V测试及G-ω测试，是为了最大限度覆盖端口变化情况，反映真实退化状况。

进一步的，对比三组数据，选择变化最大的一组，是由于变化最大的一组所对应的端口，是该电路最敏感的端口，根据“木桶效应”，该端口的寿命也是最接近真实寿命的端口。

进一步的，使用陷阱态密度进行寿命计算的原因是对于大多数数字电路而言，会出现电参数随温度变化极为微弱或者不变化的情况，这是由于数字电路在设计时，不管是“0”还是“1”均存在较大冗余设计，只要不超过冗余，对外输出则不改变，因此使用传统的靠输出参数进行寿命计算的方法不准确。

进一步的，利用退化模型外推各温度下器件的伪失效寿命t，使用成熟的退化模型对器件的伪失效寿命进行计算，保证其计算的可靠性。

进一步的，利用概率纸图确定寿命分布类型是为了确定寿命分布是否符合对数正态分布，若符合，则使用Arrhenius应力-寿命方程进行计算中位寿命。

进一步的，根据寿命评估计算加速因子和激活能，将来可以不经试验就计算出同类型器件的寿命。

综上所述，本发明弥补了传统方法的不足，为该类集成电路提供了新的延寿方法。

下面通过附图和实施例，对本发明的技术方案做进一步的详细描述。

附图说明

图1为G-ω拟合曲线示例图；

图2为G-V测试曲线图；

图3为T₁下的退化曲线；

图4为T₂下的退化曲线；

图5为T₃下的退化曲线；

图6为T₄下的退化曲线；

图7为130℃正态概率分布曲线；

图8为145℃正态概率分布曲线；

图9为160℃正态概率分布曲线；

图10为175℃正态概率分布曲线；

图11为加速寿命直线图。

具体实施方式

本发明提供了一种用于CMOS型集成电路延寿试验中的寿命评估方法，适用的电路为CMOS型集成电路，尤其是在延寿试验中，常规电参数未发生明显变化的电路。

本发明一种用于CMOS型集成电路延寿试验中的寿命评估方法，包括以下步骤：

S1、确定评估电路内部陷阱态的测试端口；

在选取时，该测试端口应满足以下条件：

A.优先选取端口保护结构中的保护管，因为该管栅宽较大，相对电容电导较大，则外接导线等对测试结果影响较小，结果更准确。

B.优先选择距离电路电源管脚或地端管脚物理位置较近的端口进行测试，因为保护结构直接与电源端、地端相连，而电源端、地端通常与MOS管漏极及源极相连，因而在测试时，通常将保护管栅极作为一端，地端作为另一端进行测试，距离近有利于缩短电路内部的连接铝条，使测试结果更精确。

C.输出端口通常受到内部结构的影响较大，因此，在端口选择时，应尽可能选择电路的输入端、控制端、地址端等栅极型端口。

S2、施加试验应力(根据电路类型，选择合适的应力，例如温度、湿度、振动等，本实施例为温度应力)，施加一定时间后，对电路端口进行测试，本实施例为从0小时到3000小时，选取十个节点进行测试时，最少选取三种端口(例如输入端、控制端、地址端各选取一个端口)，之后进行G-V测试及G-ω测试；

S3、首次试验完成后，增加应力等级，继续对电路施加试验应力，重复上述过程直至试验结束，本实施例选取了130℃、145℃、160℃、175℃四个应力等级；

S4、对比三种数据(例如输入端、控制端、地址端)，选择变化最大的一组，对各个应力及各个时间段的测试数据进行数据拟合，得出陷阱态密度D_it；

请参阅图2，对G-V而言，陷阱态密度D_it计算如下：

其中，G_mmax为最大电导，q为单电荷，A为节面积，C_ox为栅电容，C_m为G_mmax时的栅压所对应电容，ω为角频率。

请参阅图1，对于G-ω测试，采用下式进行拟合：

其中，G_p为测试电导，q为单电荷，τ为陷阱时常数，ω为角频率。

S5、选取陷阱态密度D_it变化较大的一种计算方式，进行寿命评估计算；

S501、根据内部陷阱态变化数据绘制折线图，再利用拟合的方法找到退化曲线，最后再根据退化曲线得到退化模型；

在数据处理时，为了避免个别数据偏差影响统计，将39只样品分为4组(n1、n2、n3、n4)进行处理，各组的数据为组内每个样品数据的平均值；

S502、利用步骤S501拟合直线y＝a+bt外推各温度下器件的伪失效寿命t；

由于退化模型为直线模型，根据加速寿命试验的加速模型将不同温度步进应力下参数的退化趋势等价为相应的恒定应力退化趋势；

S503、得到伪失效寿命t后，利用概率纸图确定寿命服从的分布类型，利用拟合曲线计算各个温度下的中位寿命，进而可得到加速寿命直线图；

S5031、记录伪失效寿命，按增序排列，累计失效百分比F(t_i)＝i/(n+1)，其中，t_i是第i组的伪失效寿命，i＝1,2,3,4，n为总分组数；

S5032、利用概率纸图，确定寿命分布类型，结果寿命服从对数正态分布，函数关系为y＝a+b*lgt，a、b均为S502中拟合的参数；

S5033、在正态概率纸上，从各温度下的寿命试验数据直线上计算各个温度下的中位寿命t(0.5)；

S5034、记录寿命数据，绘制加速寿命曲线图，拟合出加速方程，目的是推算常温下的中位寿命，对t(0.5)(纵坐标)的对数和温度倒数1/T(横坐标)作图，若为一直线，则加速寿命试验满足Arrhenius应力-寿命方程；

S5035、根据加速方程lnt＝a+b/T，推算出常温下中位寿命。

S6、计算加速因子和激活能。

加速因子τ_i为：

其中，i＝1,2,3,4，e为常数，b为利用加速寿命的直线斜率，T₀为常温温度，T_i为第i组的储存温度；

激活能E_a如下：

E_a＝bk

其中，b为利用加速寿命的直线斜率，k为玻尔兹曼常数。

为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。通常在此处附图中的描述和所示的本发明实施例的组件可以通过各种不同的配置来布置和设计。因此，以下对在附图中提供的本发明的实施例的详细描述并非旨在限制要求保护的本发明的范围，而是仅仅表示本发明的选定实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

以某集成电路(39只)输入端口栅介质陷阱态密度变化为例进行说明。

该集成电路为CMOS型数字电路，经过寿命贮存试验后，其电参数并未发生明显变化，且其功能正常，无法使用常规方法对其进行寿命预测，因此，经过G-ω及G-V测试后，发现该电路随贮存时间变长，其内部陷阱态密度也逐步增加，尤其在G-ω测试模式下，陷阱态密度变化更为明显。其G-ω拟合示例曲线见图1所示，G-V测试曲线见图2所示。

为了避免个别数据偏差影响统计，将39只样品分为4组(n1、n2、n3、n4)，各组的数据为组内每个样品数据的平均值，陷阱态密度变化数据见表1(为了方便数据处理，将其表示为E9形式)。

表1陷阱态密度数据(*E9)

绘制退化曲线

根据内部陷阱态变化数据，绘制折线图，再利用拟合的方法，找到退化曲线，最后再根据退化曲线得到退化模型，各温度下的退化曲线参见图3至图6。

利用退化模型外推伪失效寿命

从图中可以看出线性拟合程度较好(R平方值接近于1)，因此利用图中拟合直线y＝a+bt外推各温度下器件的伪失效寿命t(该电阻精度为±10％，指标值下限为1800Ω)。推算过程如下：

确定寿命分布类型并评估寿命

得到伪失效寿命后，利用概率纸图确定寿命服从的分布类型，利用拟合曲线计算各个温度下的中位寿命，进而可得到加速寿命直线图，包括以下步骤：

(1)记录伪失效寿命，按增序排列，累计失效百分比F(t_i)＝i/(n+1)；

元器件伪失效时间记录表

(2)利用概率纸图，确定寿命分布类型，结果寿命服从对数正态分布，函数关系为y＝a+b*lgt，请参阅图7至图10；

(3)在正态概率纸上，从各温度下的寿命试验数据直线上计算各个温度下的中位寿命t(0.5)；

(4)记录寿命数据，绘制加速寿命曲线图，拟合出加速方程，目的是推算常温下的中位寿命。对t(0.5)(纵坐标)的对数和温度倒数1/T(横坐标)作图，若为一直线，则加速寿命试验满足Arrhenius应力-寿命方程，如图11所示；

四个温度应力下寿命数据

(5)根据加速方程lnt＝a+b/T，推算出常温下中位寿命。

计算加速因子

方法1：

利用加速因子计算公式计算：

其中，i＝1,2,3,4，计算各组温度下的加速因子：

温度(℃)	130	145	160	175
					加速因子	45.078418	69.88901223	91.46781718	139.4056

方法2：利用公式τ_i和激活能E_a得到加速因子的另一个计算公式：

E_a＝bk

其中，i＝1,2,3,4，计算结果如下：

温度(℃)	25	130	145	160	175
						1/T	0.003356	0.00248139	0.002392	0.002309469	0.002232
加速因子		46.443818	68.6589352	98.78793628	138.7171

从上述两种方法计算的加速因子看，结果非常接近，也验证了方法的有效性和正确性。

计算激活能

利用加速寿命直线斜率b和激活能公式E_a＝bk计算激活能：

玻尔兹曼常数k	直线斜率b	激活能
			8.62E-05	4390	0.3782863

以上内容仅为说明本发明的技术思想，不能以此限定本发明的保护范围，凡是按照本发明提出的技术思想，在技术方案基础上所做的任何改动，均落入本发明权利要求书的保护范围之内。

Claims (10)

1.一种用于CMOS型集成电路延寿试验中的寿命评估方法，其特征在于，包括以下步骤：

S1、确定评估电路内部陷阱态的测试端口；

S2、对电路施加试验应力，然后分多个时间节点对电路端口进行测试，测试时，选取至少三种端口进行G-V测试及G-ω测试；

S3、测试完成后，继续对电路施加试验应力，重复步骤S2过程直至试验结束；

S4、对比三组数据，选择随应力及施加时间的增加而变化最大的一种测试数据，对各个时间段的测试数据进行数据拟合，得出陷阱态密度D_it；

S5、使用步骤S4中计算得出的陷阱态密度D_it，进行寿命评估计算。

2.根据权利要求1所述的用于CMOS型集成电路延寿试验中的寿命评估方法，其特征在于，步骤S1中，测试端口满足条件如下：

选取端口保护结构中的保护管；选择距离电路电源管脚或地端管脚物理位置最近的端口进行测试；选择电路的栅极型端口。

3.根据权利要求1所述的用于CMOS型集成电路延寿试验中的寿命评估方法，其特征在于，步骤S2中，对电路施加的试验应力包括温度、湿度和振动应力，根据应力种类及电路敏感时间确定施加时间，三种端口包括输入端、控制端和地址端。

4.根据权利要求1所述的用于CMOS型集成电路延寿试验中的寿命评估方法，其特征在于，步骤S4中，G-V测试的陷阱态密度D_it计算如下：

其中，G_mmax为最大电导，q为单电荷，A为节面积，C_ox为栅电容，C_m为G_mmax时的栅压所对应电容，ω为角频率。

5.根据权利要求1所述的用于CMOS型集成电路延寿试验中的寿命评估方法，其特征在于，步骤S4中，G-ω测试中，拟合计算如下：

其中，G_p为测试电导，q为单电荷，τ为陷阱时常数，ω为角频率。

6.根据权利要求1所述的用于CMOS型集成电路延寿试验中的寿命评估方法，其特征在于，步骤S5具体包括如下：

S501、根据内部陷阱态变化数据绘制折线图，再利用数据拟合的方法找到退化曲线，最后再根据退化曲线得到退化模型；

S502、利用退化模型外推各温度下器件的伪失效寿命t；

S503、得到伪失效寿命t后，利用概率纸图确定寿命服从的分布类型，利用拟合曲线计算各个温度下的中位寿命，得到加速寿命直线图完成寿命评估计算。

7.根据权利要求6所述的用于CMOS型集成电路延寿试验中的寿命评估方法，其特征在于，步骤S502中，退化模型为直线模型，根据加速寿命试验的加速模型将不同温度步进应力下参数的退化趋势等价为相应的恒定应力退化趋势，拟合直线y具体为：

y＝a+bt

其中，a为拟合值，b为拟合出的加速寿命的直线斜率。

8.根据权利要求6所述的用于CMOS型集成电路延寿试验中的寿命评估方法，其特征在于，步骤S503具体为：

S5031、记录伪失效寿命，按增序排列，累计失效百分比F(t_i)＝i/(n+1)，其中，t_i是第i组的伪失效寿命，i＝1,2,3,4，n为总分组数；

S5032、利用概率纸图确定寿命分布类型，结果寿命服从对数正态分布，函数关系为y＝a+b*lgt，其中，a为拟合值，b为拟合出的加速寿命的直线斜率，t为寿命；

S5033、在正态概率纸上，从各温度下的寿命试验数据直线上计算各个温度下的中位寿命t(0.5)；

S5034、记录寿命数据，绘制加速寿命曲线图，拟合出加速方程，对t(0.5)的对数和温度倒数1/T作图，若为一直线，则加速寿命试验满足Arrhenius应力-寿命方程；

S5035、根据加速方程lnt＝a+b/T推算常温下中位寿命，其中，b为利用加速寿命的直线斜率，T为温度。

9.根据权利要求1所述的用于CMOS型集成电路延寿试验中的寿命评估方法，其特征在于，根据步骤S5寿命评估计算加速因子τ_i为：

其中，i＝1,2,3,4，e为常数，b为利用加速寿命直线斜率，T_i为。

10.根据权利要求1所述的用于CMOS型集成电路延寿试验中的寿命评估方法，其特征在于，根据步骤S5寿命评估计算激活能E_a如下：

E_a＝bk

其中，b为利用加速寿命直线斜率，k为玻尔兹曼常数。