CN110197873A - 一种制备小尺寸高质量mram元件的方法 - Google Patents

Abstract

本发明是一种制备小尺寸MRAM元件的方法，其在半导体晶片上构建尽可能靠近相关通孔的MTJ，该通孔连接相关电路。本发明提供了一种在膜沉积过程中底电极表面平坦化的工艺方案，确保获得原子级平滑度而非粗糙的MTJ多层膜沉积，该MTJ多层膜尽可能靠近相关通孔。该平坦化方案首先在底电极沉积的中间沉积薄的非晶态导电多层薄膜，从而阻止底电极材料的连续性晶态生长，为表面原子扩散降低势垒，使其从高点移动到低扭折。通过此平坦化方案，不仅MRAM器件可以做得非常小，并且也大大提高了器件的性能与磁稳定性。

Description

一种制备小尺寸高质量MRAM元件的方法

技术领域

本发明涉及一种制备小尺寸高质量的磁性随机存储器(MRAM，Magnetic RandomAccess Memory)元件的方法，以生产高密度和高良莠率的MRAM芯片。

背景技术

近年来，采用磁性隧道结(MTJ，Magnetic Tunnel Junction)的磁电阻效应的MRAM被人们认为是未来的固态非易失性记忆体，它具有高速读写、大容量以及低能耗的特点。铁磁性MTJ通常为三明治结构，其中有磁性记忆层，它可以改变磁化方向以记录不同的数据；位于中间的绝缘的隧道势垒层；磁性参考层，位于隧道势垒层的另一侧，它的磁化方向不变。当磁性记忆层与磁性参考层之间的磁化强度矢量方向平行或反平行时，磁记忆元件的电阻态相应为低阻态或高阻态。因此，测量磁电阻元件的电阻即可得到存储在其中的信息。

一般通过不同的写操作方法来对MRAM器件进行分类。传统的MRAM为磁场切换型MRAM，其在写操作时，采用两条交叉的电流线的交汇处产生的磁场，来改变磁电阻元件中的磁性记忆层的磁化强度方向。自旋转移力矩(STT，Spin Transfer Torque)MRAM则采用完全不同的写操作，它利用的是电子的自旋角动量转移。具体是将自旋极化的电子的角动量转移给作为磁性记忆层的磁性材料中的电子。依此方法，即可通过向磁电阻元件提供自旋极化电流来反转磁性记忆层的磁化强度方向。磁性记忆层的体积越小，写操作需注入的自旋极化电流也越小。

此外，在所谓的垂直式自旋转移力矩磁性随机存储器(pSTT-MRAM，perpendicularSpin-transfer Torque Magnetic Random Access Memory)中，由于两个磁性层的磁晶各向异性比较强(不考虑形状各向异性)，使得其易磁化方向都垂直于层表面，为此在同样的条件下，该器件的尺寸可以做得比面内型器件更小。

相关的控制电路产生的写电流流过磁元件的堆叠方向，从而达到记录信息或改变电阻态(以下称为“垂直自旋转移法”)。通过磁元件电阻的改变完成存储器件信息记录时，通常采用恒定电压进行写操作。磁性随机存储器的读速度很大程度上取决于磁元件电阻的改变值的大小：磁元件电阻的改变值或磁电阻率越大，读出信号大，读速度就越快。在相同材料制作的pSTT-MRAM中，隧道势垒层越平整，磁电阻率越大。更重要的是，在pSTT-MRAM中，电压主要作用在约10埃米厚的薄氧化物层(即隧道势垒层)上，如果电压过大，隧道势垒层会被击穿。即使在正常电压工作下，如果隧道势垒层从原子级来看是粗糙的，则某些点位的势垒也会变的更薄，此时隧道势垒层仍可能被击穿。再者，即使隧道势垒层不会立即被击穿，如果重复进行写操作的话，会使得电阻值产生变化，读操作错误增多，磁电阻元件也会失效，无法再记录数据。另外，写操作需要有足够的电压或自旋电流。所以在隧道势垒被击穿前也会出现记录不完全的问题。

同时，鉴于减小MTJ元件尺寸时所需的切换电流也会减小，所以在尺度方面pSTT-MRAM可以很好的与最先进的技术节点相契合。制备小尺寸MRAM单元(如图1)，较好的方法是在通孔(100)之上直接建立MTJ元件(130)，通孔(以下称为VIA)与半导体晶片内的相关电路相连接，MTJ元件位于底电极(120)与顶电极(140)之间。然后，由于导电材料，如铜的存在，VIA的顶部表面往往比较粗糙，继而导致粗糙的MgO势垒层(135)以及性能较差的磁隧穿。为了避免由于VIA产生的形貌缺陷，通常使MTJ单元不直接位于VIA之上(如图2)，不过这样的代价就是使得MRAM单元的尺寸增大，阻碍了记忆体密度的提高。

为了解决上述问题，申请人于2015年8月28日申请了申请号为201510542242.8的“一种制备小尺寸高质量MRAM元件的方法”，公开了一种在膜沉积过程中底电极表面平坦化的工艺方案，以确保获得原子级平滑度；为了更进一步提高材料的平整度，申请人在此基础上进行工艺改进，以形成更加优化的性能。

发明内容

本发明通过在CMOS VIA之上直接建立MTJ的方法，来制备小尺寸的MRAM元件。本发明提供了在膜沉积过程中平坦化底电极表面的工艺方案，确保获得原子级平滑度而非粗糙的MTJ多层膜沉积，MTJ多层膜直接建立在CMOS VIA之上。此平坦化方案首先在底电极(BE，Bottom Electrode)沉积的中间沉积薄的多层结构的非晶态导电层，以破坏导电金属的晶粒生长，从而为表面原子扩散降低势垒，为扩散提供方便，使其从高点移动到低扭折。通过此改进后的平坦化方案，形成材料的平整度比原来材料的平整度大幅提高，不仅MRAM器件可以做得非常小，并且也大大提高了器件的性能与磁稳定性。

本发明的一个方面，提供一种制备MRAM元件的方法，其在半导体晶片中的通孔上制备底电极层，所述通孔连接读/写/控制电路，并在所述底电极层上制备磁性隧道结。

进一步的，制备所述底电极层包括以下步骤：

步骤一、制备导电子层一；

步骤二、在所述导电子层一上制备复合层，所述复合层为非晶态层，包括三层，第一层为CoFeB或NiCr、NiFeCr，第二层为Ta、W、Zr、Hf、Nb、Mo、Ni、Cr、Fe或它们的合金，第三层为CoFeB或NiCr、NiFeCr，用以破坏导电层中的主导电材料的晶粒生长，从而使后续沉积的膜表面平滑；

步骤三、在所述非晶态的复合层上制备导电子层一。

进一步的，重复N次上述所述步骤二至所述步骤三，其中N为等于或大于1的自然数。

本发明的底电极种子层为单层膜Ta或TaN，或双层膜TiN/Ta或TiN/TaN、MgN/Ta、MgN/TaN，Ta或TaN厚度为TiN或MgN，厚度为

进一步的，本发明的底电极导电子层一为Ru、Cu或CuN，厚度为

进一步的，本发明的非晶态的底电极复合层的优选厚度为其中更优选的厚度为

进一步地，本发明的非晶态的复合层第一层和第三层中CoFeB的优选厚度为

进一步地，本发明的非晶态的复合层第二层中Ta、W、Zr或NiCr的优选厚度为

优选的，本发明的非晶态的底电极复合层为CoFeB/Ta/CoFeB。

进一步的，制备所述磁性隧道结包括以下步骤：

步骤一、在所述底电极层上制备磁性隧道结种子层；

步骤二、在所述磁性隧道结种子层上制备磁性记忆层，所述磁性记忆层具有可变磁化方向的磁各向异性；

步骤三、在所述磁性记忆层上制备隧道势垒层；

步骤四、在所述隧道势垒层上制备磁性参考层，所述磁性参考层具有固定磁化方向的磁各向异性；

步骤五、在所述磁性参考层上制备覆盖层。

一般来讲，MRAM后端制造可采用两种工艺流程，各有其优点：第一种流程，先对BE进行沉积与刻蚀图案化，再对MTJ沉积与刻蚀图案化；这样可以独立调控BE工艺，特别是在MTJ沉积之前对BE表面采用化学机械抛光(CMP，Chemical Mechanical Polishing)以平坦化BE表面，以保证核心MTJ材料的品质。这是由于通常导电材料BE制造过程中，晶粒生长导致BE表面的不平整而严重影响后续MTJ制造的品质，因此对BE进行沉积后，MTJ不能立刻进行制作，中间必须加上CMP工艺来改进BE的平整度。与在先申请的在底电极沉积的中间沉积薄的单层非晶态导电层结构相比，改进后的材料的平整度大幅提高。

第二种流程，底电极(BE)与磁性隧道结(MTJ)在同一真空环境中沉积形成，然后先利用刻蚀工艺形成MTJ图案再进一步利用刻蚀工艺形成BE图案，或者利用刻蚀工艺一同形成BE/MTJ图案。采用该方法，沉积变得更加干净(由于BE与MTJ沉积之间一直保持真空)和快速，刻蚀也简洁和经济，适合先进半导体节点工艺制造。由于通常BE制造过程中，晶粒生长导致BE表面的不平整而严重影响后续MTJ制造的品质，必须采用不寻常的BE制作，改进BE的平整度。例如，申请号为201510542242.8的“一种制备小尺寸高质量MRAM元件的方法”，公开了一种在膜沉积过程中底电极表面平坦化的工艺方案，在底电极沉积的中间沉积薄的简单的单层非晶态层(例如CoFeB简单层)，改进了BE的平整度。为了更进一步提高材料的平整度，申请人在此基础上进行工艺改进，在底电极沉积的中间沉积薄的非晶态复合层，以形成更加优化的性能。

附图说明

图1是一种MRAM元件，MTJ直接生长在粗糙的VIA之上；

图2是工艺流程图：(1)流程-1：先光刻和刻蚀形成BE图案，再利用CMP提高BE的平整度，然后沉积、光刻和刻蚀形成MTJ图案；(2)流程-2：先沉积、光刻和刻蚀形成MTJ图案，然后光刻和刻蚀形成BE图案；

图3A是器件前端CMOS晶片，其连接MRAM后端工艺的VIA表面粗糙；

图3B是流程-2在VIA上沉积含非晶态复合层的BE；

图3C是流程-2沉积完整的MTJ多层膜；

图3D是流程-2在VIA上沉积含多个非晶态复合层的BE；

图3E是流程-2光刻与刻蚀后形成的MTJ单元；

图3F是流程-2在MTJ单元中填充电介质；

图3G是流程-2已完成光刻和刻蚀的BE；

图3H是流程-2在被刻蚀掉的区域中填充介电质，再沉积顶电极；

图3I是非晶态复合层组成结构；

图4是实施例二所述利用VSM对样品MTJ的磁性参考层的性能进行测量的结果曲线图。

具体实施方式

工艺流程见图2，有两种不同的制备MRAM单元的流程。流程-1为传统流程，中间需要加一道CMP工艺以改进底电极的平整度确保MTJ的品质。流程-2为先进流程，采用新型底电极工艺，特别是利用本申请中提出的方法。

以下结合附图，对流程-2实施例做详细说明。附图为原理图或者概念图，各部分厚度与宽度之间的关系，以及各部分之间的比例关系等等，与其实际值并非完全一致。

如图3A所示，初始晶片中已包含CMOS控制电路(图中未示出)，并预设有VIA，准备进行膜沉积。虽然周边的电介质材料(310)可能比较平滑，但VIA中的导电体(300)的表面常常比较粗糙，比如铜的表面因晶粒生长而比较粗糙。

如图3B所示，首先沉积BE种子层，如Ta或TaN(图中未示出)，厚度为然后再沉积主导电层的一部分如Ru、Cu或CuN(320)，以及一表面平滑材料(322)的薄层，该薄层为是CoFeB(或NiCr、NiFeCr)/Ta(或W、Zr、Hf、Nb、Mo、Ni、Cr、Fe或它们的合金)/CoFeB(或NiCr、NiFeCr)的非晶态复合层，该薄层的厚度为用以破坏主导电材料的晶粒生长，从而使后续沉积的膜表面平滑。然后继续沉积主导电层的剩余部分(Ru、Cu或CuN)，以及沉积MTJ材料(330)，如图3C所示。

一种更优良的方法是在BE中沉积多个非晶态复合层，如图3D所示。首先沉积BE种子层，如Ta或TaN(图中未示出)，厚度为然后再沉积主导电层的一部分如Ru、Cu或CuN(320)，以及一表面平滑材料(322)的薄层，该薄层为是CoFeB(或NiCr、NiFeCr)/Ta(或W、Zr、Hf、Nb、Mo、Ni、Cr、Fe或它们的合金)/CoFeB(或NiCr、NiFeCr)的非晶态复合层，该薄层的厚度为用以破坏主导电材料的晶粒生长，从而使后续沉积的膜表面平滑。上述工艺过程重复两次，然后继续沉积主导电层的剩余部分(Ru、Cu或CuN)，最后沉积MTJ材料(330)，如图3D所示。

在这种方法中，BE与MTJ的所有膜层在同一真空环境中沉积。然后，先做MTJ的图案化，再做BE的图案化，如图3E、3F、3G、3H所示。详细说明请参见

实施例1。

实施例1

在上述BE沉积工艺后，维持真空，紧接着继续进行MTJ薄膜沉积。MTJ薄膜沉积顺序为：种子层、磁性参考层、隧道势垒层、磁性记忆层、覆盖层，以及最后的硬掩模层。

对于pSTT-MRAM，磁性参考层中含有[Co/X]n这样的超晶格材料，其中X可为Pt、Pd或Ni，n的范围为5～20，此层材料具有垂直于膜表面的单轴磁各向异性，并具有较大的矫顽力(不变)，即此层具有磁极化不变性。为了进一步强化它的磁极化不变性，磁性参考层的材料可以为[Co/X]n/Co/Ru/Co/Ta/CoFeB这样的复合层材料，Ru的厚度为它的第二振荡峰或第一振荡峰

隧道势垒层为薄金属氧化物材料，如MgO、ZnO或MgZnO，厚度为

礠性记忆层为CoFeB、CoFe/CoFeB或CoFeB/W(或Ta、Mo、Nb)/CoFeB，它具有垂直于表面的可变磁极化。

覆盖层为Ti、Mg、Ru或它们的氧化物TiO、MgO、RuO。硬掩模层为Ta或TaN，或双层材料Ta/SiO2、Ta/SiN、TaN/SiO2或TaN/SiN。

MTJ结构中的磁性参考层与磁性记忆层的位置也可以互换，互换后各层顺序即为种子层、磁性记忆层、隧道势垒层、磁性参考层和覆盖层。

膜沉积之后，进行退火处理，可以附加磁场，也可不附加磁场(针对pSTT-MRAM)，退火温度在250℃至450℃，退火时间在10分钟至5小时之间。

退火之后，通过光刻图案化以形成MTJ单元。然后，采用反应离子刻蚀(RIE，Reactive Ion Etch)或离子束刻蚀(IBE，Ion Beam Etch)来刻蚀去除暴露区域，从而形成独立的MTJ单元，如图3E所示。为了使MRAM单元具有小尺寸，MTJ单元应与下层的VIA在垂直于晶片表面的方向上对齐。然后用电介质(338)(SiO2或SiN)填充以覆盖刻蚀区域，并且可采用CMP来平坦化顶部表面，如图3F所示。

然后再通过光刻图案化以形成BE，采用RIE或IBE来形成独立的MTJ单元，如图3G所示。再用电介质(348)(SiO2或SiO2或SiO2/SiN)填充以覆盖刻蚀区域，并且可选地采用CMP来平坦化顶部表面。最后，进行顶电极(TE，Top Electrode)层(340)的沉积与图案化，如图3H所示。

实施例2

我们对本申请中采用非晶态复合层CoFeB/Ta/CoFeB的底电极，与申请号为201510542242.8的“一种制备小尺寸高质量MRAM元件的方法”所描述的采用非晶态简单层CoFeB的底电极，进行了实例制作和测试比较。

采用前专利申请中所描述的采用非晶态简单层CoFeB的低电极的结构为：Ta(5nm)/CuN(9nm)/CoFeB(2nm)/CuN(9nm)/CoFeB(2nm)/CuN(9nm)，采用本专利申请中所描述的采用非晶态复合层CoFeB/Ta/CoFeB的低电极的结构为：Ta(5nm)/CuN(9nm)/CoFeB(0.6nm)/Ta(0.8nm)/CoFeB(0.6nm)/CuN(9nm)/CoFeB(0.6nm)/Ta(0.8nm)/CoFeB(0.6nm)/CuN(9nm)，其中每层复合层与简单层的厚度保持一致，低电极以上的MTJ结构则完全相同。薄膜沉积之后，进行退火处理，退火温度设在400℃，退火时间为1.5小时。

首先利用VSM(Vibrating Sample Magnetometer)对样品MTJ的磁性参考层的性能进行测量，如图4所示。图4中，横轴为外加磁场大小，纵轴为剩余磁化强度。数据显示非晶态复合层样品和简单层样品的矫顽场强度均为3700Oe左右。然而，非晶态复合层样品在磁场作用下保持平缓，非晶态简单层样品在磁场作用下剩余磁化强度一直在变化中。这表明非晶态复合层没有剩余磁化强度，相比之下，非晶态简单层具有剩余磁化强度，而有可能产生局域磁场影响MARM的性能。这个意义上，采用非晶态复合层的底电极优于非晶态简单层的底电极。

然后利用CIPT(Current-In-Plane Tunneling)对样品MTJ的磁电阻率的性能进行测量，测量结果如表-1所示。测量结果显示，采用非晶态复合层的底电极提高了MTJ的磁电阻率6.6％，也表明采用非晶态复合层的底电极优于非晶态简单层的底电极。

非晶态层	RA(ohm micron<sup>2</sup>)	TMR(％)
			CoFeB(2nm)	10.774	164.4
CoFeB(0.6nm)/Ta(0.8nm)/CoFeB(0.6nm)	10.741	171.0

表-1

以上详细描述了本发明的较佳具体实施例，这些实施例仅是示例性的演示，其不旨在于限制本发明的保护范围。例如，每个实施例中的垂直式MTJ元件的各层顺序也可以互换。实施例中的方法也可用于面内STT-MRAM制造或磁场驱动型MRAM。事实上，上述实施例也可以通过多种其它方式实现；此外，本领域人员所做出的各种省略、替代和变化不脱离本发明的精神和范围，则都应在本发明所附权利要求的保护范围内。

Claims (9)

1.一种制备MRAM元件的方法，其特征在于，在半导体晶片中的通孔上制备底电极种子层，所述通孔连接读/写/控制电路，在所述底电极种子层上制备底电极导电层，并在所述底电极导电层上制备磁性隧道结，

其中制备所述底电极导电层包括以下步骤：

步骤一、制备导电子层一；

步骤二、在所述导电子层一上制备复合层，所述复合层为非晶态结构层，包括三层，第一层为非晶态合金CoFeB或NiCr、NiFeCr，第二层为Ta、W、Zr、Hf、Nb、Mo、Ni、Cr、Fe或它们的合金，第三层为非晶态合金CoFeB或NiCr、NiFeCr，用以破坏主导电材料构成的导电子层一的晶粒生长，从而使后续沉积的膜表面平滑；

步骤三、在所述非晶态的复合层上制备导电子层一。

2.如权利要求1所述的方法，其特征在于，制备所述底电极导电层重复N次上述所述步骤二至所述步骤三，其中N为大于1的自然数。

3.如权利要求1所述的方法，其特征在于，所述底电极种子层为单层膜Ta或TaN，或双层膜TiN/Ta或TiN/TaN、MgN/Ta、MgN/TaN，Ta或TaN厚度为TiN或MgN，厚度为

4.如权利要求1所述的方法，其特征在于，所述导电子层一为Ru、Cu或CuN，厚度为

5.如权利要求1所述的方法，其特征在于，所述非晶态的复合层的厚度为

6.如权利要求1所述的方法，其特征在于，所述非晶态的复合层第一层和第三层中CoFeB的厚度为

7.如权利要求1所述的方法，其特征在于，所述非晶态的复合层第二层中Ta、W、Zr或NiCr的厚度为

8.如权利要求1所述的方法，其特征在于，制备所述磁性隧道结包括以下步骤：

步骤一、在所述底电极导电层上制备磁性隧道结种子层；

步骤二、在所述磁性隧道结种子层上制备磁性参考层，所述磁性参考层具有固定磁化方向的磁各向异性；

步骤三、在所述磁性参考层上制备隧道势垒层；

步骤四、在所述隧道势垒层上制备磁性记忆层，所述磁性记忆层具有可变磁化方向的磁各向异性；

步骤五、在所述磁性记忆层上制备覆盖层。

9.如权利要求1所述的方法，其特征在于，制备所述磁性隧道结包括以下步骤：

步骤一、在所述底电极导电层上制备磁性隧道结种子层；

步骤二、在所述磁性隧道结种子层上制备磁性记忆层，所述磁性记忆层具有可变磁化方向的磁各向异性；

步骤三、在所述磁性记忆层上制备隧道势垒层；

步骤四、在所述隧道势垒层上制备磁性参考层，所述磁性参考层具有固定磁化方向的磁各向异性；

步骤五、在所述磁性参考层上制备覆盖层。