CN110196829B - 源设备和至少一个目标设备间事务路由的管理方法及系统 - Google Patents
源设备和至少一个目标设备间事务路由的管理方法及系统 Download PDFInfo
- Publication number
- CN110196829B CN110196829B CN201910147611.1A CN201910147611A CN110196829B CN 110196829 B CN110196829 B CN 110196829B CN 201910147611 A CN201910147611 A CN 201910147611A CN 110196829 B CN110196829 B CN 110196829B
- Authority
- CN
- China
- Prior art keywords
- access port
- word
- transaction
- source devices
- control word
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1075—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers for multiport memories each having random access ports and serial ports, e.g. video RAM
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
- G06F13/1605—Handling requests for interconnection or transfer for access to memory bus based on arbitration
- G06F13/1652—Handling requests for interconnection or transfer for access to memory bus based on arbitration in a multiprocessor architecture
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
- G06F13/4004—Coupling between buses
- G06F13/4022—Coupling between buses using switching circuits, e.g. switching matrix, connection or expansion network
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/76—Architectures of general purpose stored program computers
- G06F15/78—Architectures of general purpose stored program computers comprising a single central processing unit
- G06F15/7807—System on chip, i.e. computer system on a single chip; System in package, i.e. computer system on one or more chips in a single package
- G06F15/781—On-chip cache; Off-chip memory
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
- G06F13/1668—Details of memory controller
- G06F13/1684—Details of memory controller using multiple buses
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2213/00—Indexing scheme relating to interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F2213/0038—System on Chip
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Multimedia (AREA)
- Mathematical Physics (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computing Systems (AREA)
- Bus Control (AREA)
- Multi Processors (AREA)
- Programmable Controllers (AREA)
Abstract
本公开涉及源设备和至少一个目标设备间事务路由的管理方法及系统。例如,互连电路包括多个输入接口和多个输出接口。多个源设备分别耦合至输入接口。目标设备具有分别耦合至输出接口的多个访问端口。每个源设备被配置为将事务传递至目标设备。可编程控制电路被配置为向互连电路传送指定分配给该源设备的访问端口的控制字。互连电路被配置为将事务从对应的输入接口路由至耦合到该访问端口的输出接口并将事务传递至访问端口,传递至访问端口的每个事务的内容与由源设备传送的对应事务的内容相同,而与所选择的访问端口无关。
Description
技术领域
本申请要求于2018年2月27日提交的法国申请第1851676号的权益,该申请通过引证引入本文。
技术领域
本实施例涉及在片上系统(SoC)内的源设备与至少一个目标设备(例如,但非限制性地,多端口存储器)之间的事务的路由。
背景技术
源设备例行地与目标设备(例如,多端口存储器)通信。通信可以包括可能需要路由至目标设备的适当访问端口的事务(例如,用于多端口存储器的读取或写入命令)。需要能够根据设想的应用灵活地管理这种路由。
发明内容
根据一个方面,提出了一种片上系统。所提出的片上系统包括:互连电路,包括多个输入接口和多个输出接口;多个源设备,分别耦合至输入接口;至少一个目标设备(例如,多端口存储器),具有分别耦合至输出接口的多个访问端口,每个源设备被配置为将事务(例如读或写事务)传递至至少一个目标设备。
各种源设备发出的事务可以顺次或同时发出。
当提供多个目标设备时,它们均可以接收源自所有源设备的事务,或者实际上这些目标设备中的某些设备可以仅从某些源设备接收事务。
片上系统还包含可编程控制电路,一旦被编程,可编程控制电路就能够在存在源自源设备的每个事务的情况下向互连电路传送指定分配给该源设备的访问端口的控制字。然后互连电路被配置为将事务从对应的输入接口路由至耦合到该访问端口的输出接口并将事务传递至访问端口,传递至访问端口的每个事务的内容与由源设备传送的对应事务的内容相同,而与所选择的访问端口无关。
因此,互连电路被配置为根据每个事务接收控制字并根据该控制字的值将事务路由至一个访问端口。
因此,取决于所设想的应用,即例如取决于源设备的性质,用户将能够为每个源设备编程对应控制字的值,以便始终路由源自此源设备至所选的访问端口的事务。
此外,无论为源自源设备的事务选择的访问端口,传递至访问端口的该事务的内容与源设备传递的事务的内容相同。换句话说,如果例如目标设备是双端口存储器,并且如果事务包括存储器写地址,则事务不得被控制字中断,即,无论存储器的访问端口是什么,其内容必须相同。因此,无论接收到事务的两个访问端口中的哪一个,事务都允许指向存储器的存储器空间中的相同地址。
因此,相同的片上系统可以用于需要分配不同访问端口的各种应用。
根据一种实现方式,一种特别简单的方法是确保传送至访问端口的每个事务的内容与源设备传送的对应事务的内容相同,而不管选择哪个访问端口,每个事务的提供与控制字一起路由至对应输出接口,并且输出接口被配置为不将控制字传送至对应访问端口。
根据一个实施例,每个事务被合并在n位的主字内,而控制字包括m个附加位。
m的值至少等于1并且取决于要选择的访问端口的数量。
因此,如果访问端口的数量等于2,则m可能等于1。如果访问端口的数量等于3或4,则m将等于2。
m位的值允许控制电路被编程以便指定分配给源设备的访问端口。
然后,每个输入接口被配置为接收包括主字和控制字的n+m位的总字。
然后,互连电路有利地被配置为将总字路由至对应输出接口,并且输出接口有利地被配置为不将控制字传送至访问端口。
根据一个实施例,每个输入接口通过n轨道输入总线耦合至对应的源设备,并通过m轨道控制总线耦合至控制电路。
n+m位的整个字旨在通过互连电路内的n+m个轨道内部总线的网络进行路由。
每个输出接口配置为接收n+m位的内部总线,并通过n轨输出总线耦合至对应的访问端口,并且n+m轨道内部总线的m个轨道通向对应的输出接口未连接至访问端口。
控制电路可以由一个源设备编程,例如通过可编程核或(微)处理器。
当至少一个目标设备是多端口存储器电路时,事务包括存储器电路的物理存储器空间的地址。
根据另一方面,提出了一种用于管理在传送事务的多个源设备和具有多个访问端口的至少一个目标设备之间的片上系统内的事务的路由的方法。
根据该方面的方法包括以下步骤:
-使片上系统配备有包括多个输入接口和多个输出接口的互连电路,
-将输入接口分别耦合至源设备并将输出接口分别耦合至访问端口,
-配置每个输入接口,使其能够接收源自相应源设备的每个事务以及与此事务相关联的可编程值的控制字,
-配置互连电路,使每个事务及其控制字根据控制字的值路由至输出接口中的一个,
-配置每个输出接口,以便将对应事务传送至耦合到此输出接口的访问端口,并且使得相应控制字不会传送至此访问端口,并且对于每个源设备,编程对应控制字的值以便将访问端口分配给源自此源设备的所有事务。
根据一种实施方式,该方法包括加载至源设备之一,例如可编程核或(微)处理器,包含用于编程各种控制字的指令的软件应用,以及在执行软件应用程序期间编程各种控制字。
至少一个目标设备可以是多端口存储器电路,然后事务可以包括存储器电路的物理存储器空间的地址。
附图说明
从实施例和实现的完全非限制性详细描述以及附图中,本发明的其他优点和特征将变得显而易见,其中:
图1至图3示意性地示出了本发明的实施例和实施方式。
具体实施方式
在图1中,附图标记1表示片上系统,其包括可能具有不同性质的多个源设备ES1-ESp。
因此,设备之一(例如设备ES1)可以是LCD传感器,另一设备(例如,设备ES2)可以是用于处理信号的处理器,另一个源设备可以例如是解码器,而另一个源设备(例如,设备ESp)可以是微处理器,例如由STMicroelectronics以参考STM32销售的微处理器。
片上系统1还包括至少一个目标设备EC,例如多端口存储器,这里是包括两个访问端口PA0和PA1的存储器。
当然,可以在片上系统1上提供相同或不同性质的多个目标设备。
为了互连源设备ESi和目标设备EC,片上系统1还包括互连电路ICN。
该互连电路包括输入接口IE1-IEp,其分别耦合至源设备ES1-ESp和输出接口IS0,IS1,其分别耦合至目标设备EC的访问端口PA0-PA1。
这种互连电路能够在各种源设备和一个或多个目标设备之间路由事务。
例如,如果目标设备EC是存储器,则事务可以例如是存储器写入或读取事务。
这种互连电路的结构通常是多层互连电路,并且允许在互连电路内部交换和路由事务的协议是本领域技术人员公知的。
关于互连电路ICN,可以参考例如以下内容:
Venkateswara Rao等人的文章,标题为“基于AMBA总线的通信架构的框架工作,以提高MPSoC中的实时计算性能(A Frame work on AMBA bus based CommunicationArchitecture to improve the Real Time Computing Performance in MPSoC)”,国际计算机应用期刊(0975-8887),第91卷-第5期,2014年4月,或
这些互连电路的一般介绍,由A.Gerstlauer于2015年提供,可在http:// users.ece.utexas.edu/~gerstl/ee382v_f14/lectures/lecture_12.pdf的因特网地址获得。
此外,通过非限制性指示,例如可以使用ARM在参考NIC-400(版本R0p3)下销售的互连电路。
如图1所示,互连电路ICN的每个输入接口IEi通过n位总线BSi连接至对应的源设备ESi。
在这里描述的示例中,总线是32位总线。
源自源设备ESi的每个事务被合并至称为“主字”的n位字中,该字通过总线BSi发送。
如本领域所公知的,事务(例如写事务)具体包含地址字段和控制位以及要写入的数据字段。
例如,事务中包含的地址可以以16位编码。
此外,片上系统1包括控制电路MCM,例如分别被分配给各种源设备ES1-ESp并且通过总线BC1-BCp分别连接至对应的输入接口IE1-IEp的寄存器。
因此,互连电路ICN的每个输入接口IE1-IEp耦合至n+m位总线。
每个总线BCi的m的大小取决于一个或多个目标设备EC的访问端口的数量。
在当前情况下,由于设备EC具有两个访问端口PA0和PA1,因此m等于1。
因此,每个寄存器包含形成控制字的1位,该控制字将通过对应的总线BCi与包含该事务的32位主字一起发送。
在本文描述的示例中,寄存器的值由源设备中的一个编程,在当前情况下是源设备ESp,其在这里例如是STM 32微处理器。
32位主字和1位控制字构成一个33位的总字。
通常,各种33位总字BSGi通过n+m个轨道内部总线的网络传输至各种输出接口IS0、IS1。
在本文描述的示例中(n=32并且m=1),通过33轨道内部总线的网络将各种33位总字BSGi发送至各种输出接口IS0、IS1。
因此,每个输出接口被配置为接收n+m位内部总线(在该示例中为33位总线),在当前情况下,BSGS0用于接口IS0,而BSGS1用于接口IS1。
相反,如图1所示,只有旨在包含事务的总线BSGS0和BSGS1的n个轨道(在该示例中n=32)连接至访问端口PA0、PA1。
换句话说,发送m位控制字(这里是1位控制字)的m个磁道(这里是第33磁道)没有连接至对应的访问端口。
因此,无论所选择的访问端口如何,传递至访问端口的事务都与源自源设备的事务相同。
根据控制电路MCM的寄存器中包含的控制字的值,源自对应源设备的事务将被路由至输出接口IS0,并因此路由至访问端口PA0,或路由至退出接口IS1,因此路由至访问端口PA1。
因此,作为非限制性示例,在m=1的情况下,如果寄存器中包含的位的值等于0,则事务将被路由至访问端口PA0,而如果该位的值等于1,事务将被路由至访问端口PA1。
实际上,在实践中,控制位例如是事务中包含的地址字的最高有效位。
因此,如果事务中包含的地址字是16位字,则通过互连电路的内部总线网络传输的地址字是17位字。因此,互连电路将17位字解释为17位地址。然后,互连电路被配置为根据最高有效位的值将该17位字路由至输出接口IS0或输出接口IS1。
互连电路以常规方式配置,例如以VHDL。然后,该VHDL被转换成包括控制电路、开关和总线的硬件电路,并且其各种路径由互连电路的配置定义。
图2说明了事务路由的管理示例。
在第一步骤S20中,互连电路ICN耦合至各种源设备ESi、各种访问端口PAj和控制电路MCM。
接下来,在步骤S21中,配置互连电路ICN,使得事务是否被路由至给定的访问端口取决于与该事务相关联的控制位的逻辑值。
当然,尽管在图2中在步骤S20之后示出了步骤S21,但是当然完全可以设想首先配置互连电路ICN以便以硬件形式产生它然后将该互连电路ICN耦合至源设备ESi、访问端口PAj和控制电路MCM。
在步骤S22中,将包含用于编程寄存器MCM的值的指令的软件应用程序加载至源设备ESp中,在当前情况下,源设备ESp是微处理器。
因此,在执行软件应用程序期间(步骤S23),对电路MCM进行编程(步骤S24)。
因此,例如,如图3所示,假设编程导致控制字MC1,对于源设备ES1,控制字MC1等于0,并且导致控制字MC2、MCp,对于其他源设备ES2-ESp,控制字MC2、MCp等于1。
因此,源自源设备ES1的任何事务T1将被路由至输出接口IS0并因此被路由至访问端口PA0。
相反,源自其他源设备ES2-ESp的任何事务(例如,事务T2-Tp)将被路由至输出接口IS1并因此路由至访问端口PA1。
Claims (22)
1.一种片上系统,包括:
互连电路,包括多个输入接口和多个输出接口;
多个源设备,分别耦合至所述多个输入接口;
多端口存储器设备,包括分别耦合至所述多个输出接口的多个访问端口,所述多个源设备中的相应源设备被配置为将相应事务传递至所述多端口存储器设备,其中所述相应事务包括所述多端口存储器设备的物理存储器空间的地址,无论所述多个访问端口中的哪个访问端口接收到所述地址,所述地址均标识相同的物理存储器空间;以及
可编程控制电路,被配置为向所述互连电路且在所述相应事务的存在下传送指定所选择的访问端口的相应控制字,所选择的访问端口是分配给所述相应源设备的相应访问端口,其中所述互连电路被配置为将所述相应事务从接收所述相应事务的所述输入接口路由至相应输出接口,该相应输出接口被耦合至所述相应访问端口并将所述相应事务传递至所述相应访问端口,其中被传递至所述相应访问端口的所述相应事务的内容与由所述相应源设备传送至所述输入接口的所述相应事务的内容相同,而与所选择的访问端口无关。
2.根据权利要求1所述的片上系统,其中所述相应事务与所述相应控制字一起被路由至所述相应输出接口,并且其中所述相应输出接口被配置为不将所述相应控制字传送至所选择的访问端口。
3.根据权利要求2所述的片上系统,其中由所述相应源设备递送至所述输入接口的所述相应事务被合并在n位的相应主字内,其中所述相应控制字包括m个附加位,值m至少等于1并且依赖于所述多个访问端口的数目来进行选择,其中所述m个附加位指定到相应源设备的相应访问端口,并且其中相应输入接口被配置为接收包括所述相应主字和所述相应控制字的n+m位的相应总字,所述互连电路被配置为将所述总字路由至所述相应输出接口,所述相应输出接口被配置为不将所述相应控制字传送至所选择的访问端口。
4.根据权利要求3所述的片上系统,其中所述相应输入接口通过n轨道输入总线耦合至所述相应源设备,并且通过m轨道控制总线耦合至相应控制电路,n+m位的所述相应总字被配置为在所述互连电路内的n+m个轨道内部总线的网络上路由,每个输出接口均被配置为接收相应的n+m位内部总线并且通过相应的n个轨道输出总线耦合至所述相应访问端口,通向所述相应输出接口的所述相应的n+m位内部总线的m个轨道未被连接至所述相应访问端口。
5.根据权利要求1所述的片上系统,其中所述可编程控制电路可由所述多个源设备中的一个源设备编程。
6.根据权利要求5所述的片上系统,其中所述多个源设备中的所述一个源设备包括可编程核或微处理器。
7.根据权利要求5所述的片上系统,其中所述多个源设备中的所述一个源设备合并有软件应用程序,所述软件应用程序包含被配置为对所述可编程控制电路进行编程的指令。
8.一种用于管理多个源设备与多端口存储器设备之间的片上系统内的事务的路由的方法,其中所述多个源设备用于递送所述事务并且所述多端口存储器设备包括多个访问端口,所述片上系统包括互连电路,所述互连电路包括多个输入接口和多个输出接口,所述方法包括:
将所述多个输入接口分别耦合至所述多个源设备,并将所述多个输出接口分别耦合至所述多个访问端口;
配置每个输入接口,使得该输入接口能够接收源自相应源设备的相应事务和与所述相应事务相关联的可编程值的相应控制字,其中所述相应事务包括所述多端口存储器设备的物理存储器空间的地址;
配置所述互连电路,以便根据所述相应控制字的值将所述相应事务和所述相应控制字路由至所述多个输出接口中的一个输出接口;
配置相应输出接口,使得该相应输出接口的相应事务被传送至耦合到所述相应输出接口的访问端口,并且使得所述相应控制字不被传送至耦合到所述相应输出接口的访问端口,无论所述多端口存储器设备的哪个访问端口接收到所述地址,所述相应事务的所述地址均用于访问相同的物理存储器空间;以及
对于每个源设备,指定所述相应控制字的值,以便将相应访问端口分配给源自相应源设备的所有事务。
9.根据权利要求8所述的方法,还包括:将软件应用程序加载到所述多个源设备中的一个源设备中,所述软件应用程序包含用于编程多个相应控制字以及在执行所述软件应用程序期间编程所述多个相应控制字的指令。
10.根据权利要求9所述的方法,其中所述多个源设备中的所述一个源设备包括可编程核或微处理器。
11.根据权利要求8所述的方法,其中所述相应事务被合并在n位的相应主字内,其中所述相应控制字包括m个附加位,m的值至少等于1并且依赖于所述多个访问端口的数目来进行选择,其中相应输入接口被配置为接收包括所述相应主字和所述相应控制字的n+m位的相应总字。
12.根据权利要求11所述的方法,还包括将所述总字路由至所述相应输出接口,所述相应输出接口被配置为不将所述相应控制字传送至耦合到所述相应输出接口的所述访问端口。
13.根据权利要求11所述的方法,其中所述相应输入接口通过n轨道输入总线耦合至所述相应源设备,并且通过m轨道控制总线耦合至相应控制电路。
14.根据权利要求13所述的方法,还包括在所述互连电路内的n+m个轨道内部总线的网络上路由n+m个位的所述相应总字,每个输出接口被配置为接收相应的n+m个位内部总线并且通过相应的n轨道输出总线耦合至所述相应访问端口,通向所述相应输出接口的所述相应的n+m位内部总线的m个轨道未被连接至所述相应访问端口。
15.一种片上系统,包括:
多个源设备,每个源设备均具有n位主字输出;
多端口存储器设备,包括多个访问端口,每个访问端口均具有m位控制字输入,所述多个源设备中的相应源设备被配置为将相应事务传送到所述多端口存储器设备,其中所述相应事务包括所述多端口存储器设备的物理存储器空间的地址,无论所述多个访问端口中的哪个访问端口接收到所述地址,所述地址均标识相同的物理存储器空间;
互连电路,包括多个输入接口和多个输出接口,每个源设备的所述主字输出耦合到所述输入接口的相应一个输入接口,并且每个访问端口的所述主字输入耦合到所述输出接口的相应一个输出接口;以及
控制电路,具有耦合到所述互连电路的每个所述输入接口的m位控制字输入,其中所述多端口存储器设备的访问端口的数目小于或等于2m,其中所述互连电路被配置为将主字从所述多个源设备中选择的一个源设备路由到由控制字指示的访问端口。
16.根据权利要求15所述的片上系统,其中所述互连电路被配置为从所选择的所述一个源设备接收多个位,并且将多个位传送至由所述控制字指示的所述访问端口,从所选择的所述一个源设备接收的所述位等同于传送至由所述控制字指示的所述访问端口的所述位,而与由所述控制字指示的访问端口无关。
17.根据权利要求15所述的片上系统,其中所述互连电路被配置为从所选择的所述一个源设备接收n+m个位,并且将n个位传送至由所述控制字指示的所述访问端口。
18.根据权利要求15所述的片上系统,其中所述控制电路包括可由所述多个源设备中的一个源设备编程的可编程控制电路。
19.根据权利要求18所述的片上系统,其中所述多个源设备中的所述一个源设备包括可编程核或微处理器。
20.根据权利要求15所述的片上系统,其中所述多端口存储器设备包括多端口存储器电路,并且其中所述主字包括所述存储器电路的物理存储器空间的地址。
21.一种操作片上系统的方法,所述片上系统包括多个源设备、包括多个访问端口的多端口存储器设备、以及耦合在所述源设备和所述多端口存储器设备之间的互连电路,所述多个源设备中的相应源设备被配置为将相应事务传送到所述多端口存储器设备,其中所述相应事务包括所述多端口存储器设备的物理存储器空间的地址,无论所述多个访问端口中的哪个访问端口接收到所述地址,所述地址均标识相同的物理存储器空间,所述方法包括:
对多个寄存器进行编程,以指示所述多端口存储器设备的哪个访问端口与所述源设备中的每个源设备相关联;
将n位主字从所述源设备中选择的一个源设备传送到所述互连电路;
将m位控制字从所述多个寄存器中的与所述源设备中的所选择的所述一个源设备相关联的寄存器传送至所述互连电路,其中所述多端口存储器设备的访问端口的数目小于或等于2m;以及
将所述n位主字从所述互连电路传送至由所述m位控制字指示的访问端口,所述m位控制字没有被传送至由所述m位控制字指示的访问端口。
22.根据权利要求21所述的方法,其中所述编程是由所述源设备中的一个源设备执行的。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
FR1851676A FR3078439A1 (fr) | 2018-02-27 | 2018-02-27 | Procede de gestion du routage de transactions entre des equipements sources, au moins un equipement cible, par exemple une memoire multiports, et systeme sur puce correspondant |
FR1851676 | 2018-02-27 |
Publications (2)
Publication Number | Publication Date |
---|---|
CN110196829A CN110196829A (zh) | 2019-09-03 |
CN110196829B true CN110196829B (zh) | 2023-08-04 |
Family
ID=62222932
Family Applications (2)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN201920249117.1U Active CN210038775U (zh) | 2018-02-27 | 2019-02-27 | 片上系统 |
CN201910147611.1A Active CN110196829B (zh) | 2018-02-27 | 2019-02-27 | 源设备和至少一个目标设备间事务路由的管理方法及系统 |
Family Applications Before (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN201920249117.1U Active CN210038775U (zh) | 2018-02-27 | 2019-02-27 | 片上系统 |
Country Status (4)
Country | Link |
---|---|
US (1) | US10698843B2 (zh) |
EP (1) | EP3531419A1 (zh) |
CN (2) | CN210038775U (zh) |
FR (1) | FR3078439A1 (zh) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
FR3103585B1 (fr) * | 2019-11-22 | 2023-04-14 | Stmicroelectronics Grand Ouest Sas | Procédé de gestion de la configuration d’accès à des périphériques et à leurs ressources associées d’un système sur puce formant par exemple un microcontrôleur, et système sur puce correspondant |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6480927B1 (en) * | 1997-12-31 | 2002-11-12 | Unisys Corporation | High-performance modular memory system with crossbar connections |
CN102959530A (zh) * | 2010-06-25 | 2013-03-06 | 高通股份有限公司 | 多通道多端口存储器 |
CN103218301A (zh) * | 2011-11-09 | 2013-07-24 | 想象力科技有限公司 | 用于数字信号处理的存储器访问 |
Family Cites Families (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
SE9202182D0 (sv) * | 1991-07-18 | 1992-07-16 | Tandem Telecomm Syst | Mirrored memory multi processor system |
US6901552B1 (en) * | 1999-09-22 | 2005-05-31 | Continental Teves Ag & Co. Ohg | System for storing data words in a RAM module |
EP1249744A1 (de) * | 2001-08-23 | 2002-10-16 | Siemens Aktiengesellschaft | Verfahren zum Herstellen konsistenter Speicherinhalte in redundanten Systemen |
US6823411B2 (en) * | 2002-01-30 | 2004-11-23 | International Business Machines Corporation | N-way psuedo cross-bar having an arbitration feature using discrete processor local busses |
JP4975288B2 (ja) * | 2005-09-05 | 2012-07-11 | ソニー株式会社 | 共有メモリ装置 |
US8001354B2 (en) * | 2007-04-27 | 2011-08-16 | International Business Machines Corporation | Implementing dynamic physical memory reallocation |
JP5449686B2 (ja) * | 2008-03-21 | 2014-03-19 | ピーエスフォー ルクスコ エスエイアールエル | マルチポートメモリ及びそのマルチポートメモリを用いたシステム |
US9152511B2 (en) * | 2008-06-20 | 2015-10-06 | Freescale Semiconductor, Inc. | System for dynamically distributing an available memory resource to redundant and non-redundant storage areas using RAM routing logic |
-
2018
- 2018-02-27 FR FR1851676A patent/FR3078439A1/fr active Pending
-
2019
- 2019-02-13 EP EP19156970.6A patent/EP3531419A1/fr active Pending
- 2019-02-13 US US16/274,871 patent/US10698843B2/en active Active
- 2019-02-27 CN CN201920249117.1U patent/CN210038775U/zh active Active
- 2019-02-27 CN CN201910147611.1A patent/CN110196829B/zh active Active
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6480927B1 (en) * | 1997-12-31 | 2002-11-12 | Unisys Corporation | High-performance modular memory system with crossbar connections |
CN102959530A (zh) * | 2010-06-25 | 2013-03-06 | 高通股份有限公司 | 多通道多端口存储器 |
CN103218301A (zh) * | 2011-11-09 | 2013-07-24 | 想象力科技有限公司 | 用于数字信号处理的存储器访问 |
Also Published As
Publication number | Publication date |
---|---|
US10698843B2 (en) | 2020-06-30 |
FR3078439A1 (fr) | 2019-08-30 |
CN210038775U (zh) | 2020-02-07 |
US20190266108A1 (en) | 2019-08-29 |
EP3531419A1 (fr) | 2019-08-28 |
CN110196829A (zh) | 2019-09-03 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US8918573B2 (en) | Input/output (I/O) expansion response processing in a peripheral component interconnect express (PCIe) environment | |
US8745292B2 (en) | System and method for routing I/O expansion requests and responses in a PCIE architecture | |
US8489794B2 (en) | Processor bus bridge for network processors or the like | |
US8615622B2 (en) | Non-standard I/O adapters in a standardized I/O architecture | |
US8769180B2 (en) | Upbound input/output expansion request and response processing in a PCIe architecture | |
US20200081850A1 (en) | Unified address space for multiple hardware accelerators using dedicated low latency links | |
US20100064070A1 (en) | Data transfer unit for computer | |
US10146468B2 (en) | Addressless merge command with data item identifier | |
US11449444B2 (en) | Apparatus and mechanism to bypass PCIe address translation by using alternative routing | |
JP5469081B2 (ja) | 制御パス入出力仮想化方法 | |
US11442844B1 (en) | High speed debug hub for debugging designs in an integrated circuit | |
CN110196829B (zh) | 源设备和至少一个目标设备间事务路由的管理方法及系统 | |
CN209879504U (zh) | 片上系统 | |
US8667199B2 (en) | Data processing apparatus and method for performing multi-cycle arbitration | |
US9846662B2 (en) | Chained CPP command | |
US9804959B2 (en) | In-flight packet processing | |
US8375156B2 (en) | Intelligent PCI-express transaction tagging | |
US9548947B2 (en) | PPI de-allocate CPP bus command | |
US9413665B2 (en) | CPP bus transaction value having a PAM/LAM selection code field | |
US9699107B2 (en) | Packet engine that uses PPI addressing | |
US20160057079A1 (en) | Ppi allocation request and response for accessing a memory system |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
PB01 | Publication | ||
PB01 | Publication | ||
SE01 | Entry into force of request for substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
GR01 | Patent grant | ||
GR01 | Patent grant |