CN110176932B - 模数转换器中的时间交错滤波 - Google Patents

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Abstract

本公开涉及模数转换器中的时间交错滤波。通过下列方式增加滤波器电路的数据吞吐率的技术：用参考数据预加载所述滤波器电路的可选存储电路；在所述滤波器电路的输入端采样输入数据；将采样的输入数据与预加载的参考数据组合；和基于组合的采样的输入数据和预加载的参考数据产生滤波器输出。

Description

模数转换器中的时间交错滤波
技术领域
该文件通常涉及但不限于集成电路，更具体地说，涉及模数转换器(ADC)电路。
背景技术
典型的模数转换器(ADC)电路通过在ADC的输入端周期性地交换差分信号的正极性和负极性来切断输入模拟信号，以减少或消除模拟输入端的有效的DC电压偏置(例如电压偏移)。斩波通常是周期性的，具有固定和相等采样时间的非反相(斩波0)和反相(斩波1)。通过在每次开关反转结束时对两个先前的斩波阶段模数转换结果求和，可以取消通过ADC(斩波路径)的电压偏移贡献。这种求和通常作为Δ-∑ADC架构中的数字滤波的一部分来完成。
斩波的结果是ADC内的滤波器的稳定时间可以增加(例如通常加倍)。斩波的进一步结果是，一旦滤波器已经稳定，有效的稳定吞吐量通常可以减小因子N，其中N表示数字滤波器的阶数，从而相应地降低ADC的有效数据吞吐量。
发明概述
本公开描述了用于增加滤波器电路的数据吞吐率的各种技术。例如，在一些方面，本发明描述了以非切换数据输出速率提供系统斩波数据输出的技术，但不限于滤波器，包括但不限于Sinc滤波器。如下面详细描述的，滤波器电路的每个级(例如，Sinc滤波器)可以包括两个或更多个可选存储元件，例如寄存器，以存储从相应的积分器或微分器级的滤波器级(例如当前或过去状态)导出或生成的数据。在给定时间，滤波器可以通过用过去状态数据或参考数据预加载滤波器的可选存储电路来选择滤波器的过去状态，以产生输出。在第一输出的情况下，通常不存在过去的状态数据，并且通常初始状态数据(信号信息)是固定的，例如零。在第一次输出之后，可以存储数据并表示任何未来输出的过去状态数据。
在某些方面，本公开涉及一种提高滤波器电路的数据吞吐率的方法。该方法包括：用参考数据预加载所述滤波器电路的可选存储电路；在所述滤波器电路的输入端采样输入数据；将采样的输入数据与预加载的参考数据组合；和基于组合的采样的输入数据和预加载的参考数据产生滤波器输出。
在某些方面，本公开涉及一种用于增加滤波器的数据吞吐率的模数转换器(ADC)电路。ADC电路包括：数字滤波器电路，被配置为在输入端接收输入数据，所述数字滤波器电路包括N个滤波器级，其中所述N个滤波器级中的每个均包括被配置为存储数据的可选存储电路；控制器电路，耦合到所述滤波器电路并被配置为：用参考数据预加载所述滤波器电路的可选存储电路；在所述滤波器电路的输入端采样输入数据；将采样的输入数据与预加载的参考数据组合；和基于组合的采样的输入数据和预加载的参考数据产生滤波器输出。
在某些方面，本公开涉及一种用于增加滤波器的数据吞吐率的模数转换器(ADC)电路。ADC电路包括：构件，用于用参考数据预加载所述滤波器电路的可选存储电路；构件，用于在所述滤波器电路的输入端采样输入数据；构件，用于将采样的输入数据与预加载的参考数据组合；和构件，用于基于组合的采样的输入数据和预加载的参考数据产生滤波器输出。
该概述旨在提供本专利申请的主题的概述。其目的不是提供对本发明的排他性或详尽的解释。包括详细描述以提供关于本专利申请的进一步信息。
附图简述
图1是描绘具有OSR的过采样率的Sinc3抽取滤波器的未切换配置的稳定数据输出速率的概念图。
图2是描绘具有OSR的过采样率的Sinc3抽取滤波器的斩波配置的稳定数据输出速率的概念图。
图3是描绘根据本发明的具有过采样率OSR的Sinc3抽取滤波器的斩波配置的未切换数据输出速率的实例的概念图。
图4是描绘实现关于图3描述的各种技术的示例滤波器的内部计算的表。
图5是可以实现本公开的各种技术的积分器的示例的框图。
图6是可以实现本公开的各种技术的积分器的另一示例的框图。
图7是可以实现本公开的各种技术的微分器的示例的框图。
图8是可用于实现本发明的各种技术的滤波器的实例的框图。
图9是可以实现本公开的各种技术的平均电路的示例的框图。
图10是描绘根据本公开的具有OSR的过采样率的具有过采样率的三阶Sinc抽取滤波器的斩波配置的未切换数据输出速率的另一示例的概念图。
图11是描绘根据本发明的具有过采样率OSR的Sinc抽取滤波器的斩波配置的未切换数据输出速率的另一实例的概念图。
图12是描绘根据本发明的具有过采样率OSR的Sinc抽取滤波器的斩波配置的未切换数据输出速率的另一实例的概念图。
图13描绘了可以实现本公开的各种技术的ADC的示例的框图。
图14是说明可实施本发明的各种技术的ADC系统的另一实例的框图。
图15示出了与作为单级三阶数字滤波器实现的非切换Sinc3滤波器和作为单级三阶数字滤波器实现的斩波Sinc3滤波器相比，根据本发明的对应于图14中所示的数字滤波器的示例的斩波分布式Sinc3滤波器的频率响应。
图16A是说明相对于等于被过滤的过采样率OSR和斩波阶段的多个模拟输入样本的转换输出数据可用性的定时的示例的时序图。
图16B是说明根据本发明的相对于等于经过滤波的过采样率OSR和斩波阶段的多个模拟输入样本的经转换输出数据可用性的定时的另一实例的时序图。
图17是说明根据本发明的减少滤波器电路的稳定时间的方法的实例的流程图。
图18是可以实现本公开的各种技术的多路复用ADC系统的示例的框图。
在不一定按比例绘制的附图中，相同的数字可以描述不同视图中的类似组件。具有不同字母后缀的相同数字可表示类似组件的不同实例。附图通过示例而非通过限制的方式示出了本文件中讨论的各种实施例。
发明详述
如上所述，斩波的后果可包括模数转换器(ADC)电路(在本公开中也称为“ADC”)内的滤波器的建立时间增加以及吞吐量降低，从而降低了相应的ADC的有效数据吞吐量。如下面详细描述的，本发明的各种技术可提供系统斩波的益处并减轻斩波ADC的有效吞吐量的减少。
基于Δ-∑调制器的模数转换器(ADC)系统可以包括具有过采样率(例如抽取率)OSR的Sinc抽取滤波器。对于典型的N阶Sinc抽取滤波器(例如，三阶滤波器可以被指定为具有N＝3的“SincN”滤波器，并且四阶滤波器可以被指定为具有N＝4的SincN滤波器)，假设直流(DC)输入，在完全建立滤波器输出之前对N×OSR样本进行滤波。在这种基于Δ-∑调制器的ADC中，当滤波器已经稳定时，在每个1×OSR采样之后可以获得连续的稳定输出，同样假设DC输入。
在各种示例中，直到N×OSR采样之后才能获得第一稳定输出，但此后在先前新的稳定输出之后每1×OSR采样可获得新的稳定输出。
可以采用斩波来消除低频噪声和DC偏移，由此每个斩波周期利用完全稳定的滤波器输出。因此，对于N阶Sinc滤波器，ADC系统的有效数据输出速率可以降低1/N.
此外，当ADC系统被斩波时，ADC的建立周期加倍到2×N×OSR样本，例如，两个完全稳定的转换结果，有效地使ADC系统的建立时间加倍，并将建立的数据速率降低N倍。在各种示例中，直到自第一斩波阶段开始以来的2×N×OSR样本之后才能获得第一稳定输出。因此，如果在每N×OSR样本之后系统被斩波，则在先前新的稳定输出之后每N×OSR样本可以获得新的稳定输出。
这里描述的ADC系统的示例有效地提供稳定的斩波数据输出速率，其等于但不限于这种Sinc滤波器的未切换数据输出速率。滤波器通常分为不同的阶段。通过将滤波器分成多个单独的级，每级滤波器一级，并在级之间提供延迟寄存器，有效输出数据速率可以降低到单级(一阶)数字滤波器的速率。应注意，例如Δ-∑调制器的输出可以是单比特或多比特。
对于具有OSR的过采样率的N阶Sinc抽取滤波器(或“SincN”抽取滤波器)，需要(N×OSR)样本用于滤波器输出的完全建立(假设DC输入)。当这样的系统被斩波时，建立周期延伸到2×(N×OSR)个样本，两个完全稳定的转换结果。
系统斩波试图通过在存在偏移电压(Vos)的情况下交替切换(反相)，转换器输入/输出的极性来消除信号路径中的转换器偏移贡献。在没有输入/输出反转的情况下对输入进行采样的斩波阶段可以被称为“斩波0”，并且在输入/输出被反转的情况下对输入进行采样的斩波阶段可以被称为“斩波1”。通常可以顺序地和周期性地施加斩波，其中斩波0和斩波1阶段具有预定的，例如，用户可通过所选择的OSR编程，以及相等的采样时间。在每次开关反转结束时，将两个先前的斩波阶段转换结果相加，使得抵消偏移电压Vos。在DamienMcCartney的共同转让的美国专利5,675,334中描述了在∑-Δ转换器中使用的这种斩波方案的实现的描述，其全部内容通过引用合并于此。
当与未分割数据输出速率分别比较，这种斩波方案的一个缺点是由于它们的实现和Sinc抽取滤波器的建立时间要求、SincN滤波器的系统有效斩波数据输出速率降低了1/N、并且建立时间加倍。本公开描述了以非切换数据输出速率提供系统斩波数据输出的各种技术，但不限于滤波器，包括但不限于Sinc滤波器。
图1是描绘具有OSR的过采样率的Sinc3抽取滤波器的未切换配置的稳定数据输出速率的概念图。SincN滤波器在(N×OSR)周期后稳定，例如，对于所描述的Sinc3滤波器为3×OSR，此时第一个稳定输出(“输出1”)可用，此后OSR样本可获得连续的稳定输出，例如，在每个后续OSR之后。
作为三阶滤波器，每个输出使用前三个OSR样本集来生成当前输出。例如，来自OSR1、OSR2、OSR3的输入数据用于生成输出1，来自OSR2、OSR3、OSR4的输入数据用于生成输出2，来自OSR3、OSR4、OSR5的输入数据用于生成输出3，以及来自OSR4、OSR5、OSR6的输入数据用于生成输出4。如图1所示，对于未切换的N阶Sinc滤波器并且在每个后续OSR周期之后，在(N×OSR)个周期之后可以获得稳定的输出。
图2是描绘具有OSR的过采样率的Sinc3抽取滤波器的斩波配置的稳定数据输出速率的概念图。对于图2所示的斩波配置，第一个稳定输出“输出1”需要2×(3×OSR)个周期来稳定。虽然第二个稳定输出“输出2”需要2x(3×OSR)个周期来稳定，但先前的(3×OSR)数据可以与当前(3×OSR)数据结合使用，以在(3×OSR)之后生成输出2周期。
例如，在生成输出2时，来自OSR1、OSR2、OSR3的数据将从系统中刷新，数据生成来自[OSR4、OSR5、OSR6/OSR7、OSR8、OSR9]的输出2。类似地，在生成输出3时，来自OSR4、OSR5、OSR6的数据将从系统中刷新，数据生成来自[OSR7、OSR8、OSR9/OSR10、OSR11、OSR12]的输出3。如图2所示，对于斩波的N阶Sinc滤波器和在每个后续(N×OSR)周期之后，在2×(N×OSR)个周期之后可获得第一稳定输出。
本公开描述了以非切换数据输出速率提供系统斩波数据输出的各种技术，但不限于滤波器，包括但不限于Sinc滤波器。如下面详细描述的，本公开描述了通过用参考数据预加载滤波器电路的可选存储电路来减少滤波器电路的建立时间的各种技术，在所述滤波器电路的输入端采样输入数据，将采样的输入数据与预加载的参考数据组合，并基于组合的采样的输入数据和预加载的参考数据生成滤波器输出。滤波器可以接收信号以选择与先前输入配置相关联的特定参考数据，例如输入通道或斩波状态，以进行预加载。
在一些示例中，信号可以是斩波信号或斩波阶段，例如二进制信号。在一些示例中，先前输入配置可以是输入多路复用器电路的通道。例如，控制器电路可以控制任何通道和/或开关(例如，斩波开关)的选择和操作，并且可以将在选择和操作之后获取的数据与该通道和/或开关配置相关联。然后控制器电路可以存储数据和关联。在图3中概念性地示出了示例技术。
图3是描绘根据本发明的具有OSR的过采样率的Sinc3抽取滤波器的斩波配置的未切换数据输出速率的实例的概念图。在图3中，确定第一稳定输出输出1类似于上面在图2中示出和描述的内容，其中输出1需要2×(3×OSR)个周期来稳定。
根据本发明，不是等待输出2的另一(N×OSR)周期(如图2中所示)，而是可以从过去的滤波器状态或参考数据生成输出2(图3)。在图3所示的示例中，来自滤波器状态的数据可以来自类似的先前状态，例如类似的斩波阶段。可以使用来自第一间隔(例如，斩波0)的OSR样本和来自第二间隔(例如，斩波1)的OSR样本来生成输出2(图3)。更具体地，使用本公开的技术，可以通过将来自OSR7(图3)的滤波器的输入(例如，当前数据)的采样数据与来自OSR2、OSR3的预加载的参考数据(例如，过去的数据，所有这些都来自类似的先前状态，例如斩波0)以及来自OSR4、OSR5、OSR6的数据组合来生成输出2(图3)。换句话说，可以使用[OSR2、OSR3、OSR7/OSR4、OSR5、OSR6]生成输出2(图3)，来自OSR1的数据被来自OSR7的数据替换。以这种方式，可以基于采样的输入数据和预加载的参考数据的组合来生成滤波器输出。
使用这些技术，在另一个OSR周期之后可以使用随后的斩波输出“输出3”(图3)，其中可以使用[OSR2、OSR3、OSR7/OSR5、OSR6、OSR8]生成输出3，其中来自OSR4的数据被来自OSR8的数据替换。在另一个OSR周期之后，可以使用切断输出“输出4”，其中可以使用[OSR3、OSR7、OSR9/OSR5、OSR6、OSR8]生成输出4，OSR2的数据由OSR9的数据替换。在另一个OSR周期之后，可以使用切断输出“输出5”，其中可以使用[OSR3、OSR7、OSR9/OSR6、OSR8、OSR10]生成输出5，OSR5的数据由OSR10的数据替换。在另一个OSR周期之后，可以使用切断输出“输出6”，其中可以使用[OSR7、OSR9、OSR11/OSR6、OSR8、OSR10]生成输出6，OSR3的数据由OSR11的数据替换。在另一个OSR周期之后，可以使用切断输出“输出7”，其中可以使用[OSR7、OSR9、OSR11/OSR8、OSR10、OSR12]生成输出7，OSR6的数据由OSR12的数据替换，依此类推。
使用图3的技术，确定的斩波数据输出速率可以与未切换的数据输出速率相同，例如，在每个OSR循环之后。如上所述，仍需要2×(N×OSR)个周期才能完全解决输出1。但是，在该方案中，仍然是用于生成下一输出的先前2×(N×OSR)采样周期数据集，其类似于图2的方案。
如下面详细描述的，滤波器电路(在本公开中也称为滤波器)的一个或多个积分器和微分器级中的每一个(例如，Sinc滤波器)可包括两个或更多个可选存储元件，例如寄存器，以存储从相应积分器或微分器级的滤波器状态(例如，当前或过去状态)导出或生成的数据。在给定时间，滤波器可以通过用过去的状态数据或参考数据预加载滤波器的可选存储电路来选择滤波器的过去状态，以产生输出。在第一输出的情况下，通常不存在过去的状态数据，并且通常初始状态数据(信号信息)是固定的，例如，零。在第一次输出之后，可以存储数据并表示任何未来输出的过去状态数据。
例如，如上面参考图3所述，为了确定输出2，对于斩波0数据OSR7，滤波器可以选择过去的斩波0状态OSR2，OSR3并且使用那些状态以及斩波1状态OSR4、OSR5、OSR6来确定输出2。类似地，为了确定输出3，对于斩波1数据OSR8，滤波器可以选择过去的斩波1状态OSR5、OSR6并使用这些状态以及斩波0状态OSR2、OSR3、OSR7来确定输出8。以这种方式，滤波器可以实现斩波输出数据速率，其与以OSR速率关闭斩波时相同。
图4是描绘实现关于图3描述的各种技术的示例滤波器的内部计算的表。图4中的非限制性示例是出于概念目的。图4描绘了OSR等于4的三阶Sinc抽取滤波器(或“Sinc3”滤波器)的内部计算。图4中从左到右，第10列是斩波阶段(通过在-1和+1之间切换输入来模拟斩波)，第12列是采样数，第14列是采样数字输入数据，其中负满量程为-1，正满量程为+1，中间量程为0。为简单起见，在此示例中，输入为100％满量程，以便滤波器输出(列10)稳定到1.000。列16-20分别是积分器1、积分器2和积分器3状态，列22-26分别是微分器1、微分器2和微分器3状态，列28是滤波器输出，而列30是完全的斩波的滤波器输出。
如对于具有输入数据“1”和斩波阶段0的样本号1所见，每个积分器1-3具有状态“1”。对于样本编号2，积分器1将其先前状态增加1到“2”，积分器2使用积分器1的当前输出(“2”)增加其先前状态并变为“3”，并且积分器3使用积分器3的当前输出(“3”)增加其先前的状态并变为“4”。对于样本编号3，积分器1将其先前状态增加1到“3”，积分器2使用积分器1的当前输出(“3”)增加其先前状态并变为“6”，并且积分器3使用积分器2的电流输出(“6”)增加其先前的状态并变为“10”。对于样本编号4，积分器1将其先前状态增加1到“4”，积分器2使用积分器1的当前输出(“4”)增加其先前状态并变为“10”，并且积分器3使用积分器2的当前输出(“10”)增加其先前的状态并变为“20”。
现在，在样本4处，微分器处于活动状态并且实现了滤波器输出。对于样本4，基于积分器3的输出，微分器1-3各自具有初始状态“20”。如在列28中所见，在4个样本之后可获得第一滤波器输出，并且等于微分器3的输出除以12。类似地，如在列28中所见，在8个样本之后可获得第二滤波器输出。最后，在12个样本或(N×OSR)样本之后，产生1.000的固定滤波器输出。
接下来，对于斩波阶段0和输入数据“1”，可以以与上述类似的方式确定积分器和微分器状态，导致在16个样本、20个样本和24个样本之后的滤波器输出，其中样品24处的滤波器输出完全切断并沉降。
现在，使用上面关于图3描述的技术，可以将来自积分器1-3和微分器1-3的先前状态的参考数据预加载到积分器1-3和微分器1-3的可选存储电路中以快速确定切断的输出。例如，样本25具有输入数据“1”和斩波阶段0。滤波器可以使用先前的状态信息或来自斩波阶段0的参考数据来预加载积分器1-3的可选存储电路。
如图4所示，在样本25处，控制器电路(在图8中的108处示出)可以检索并预加载积分器1-3的状态(参考数据)，其具有样本12处的积分器1-3的状态，当第28栏中的滤波器输出最后为斩波0阶段确定时。也就是说，控制器电路(或“控制器”)可以选择与类似的斩波阶段相关联的积分器1-3的先前状态(参考数据)，而不是覆盖所有先前的参考数据，例如，检索来自相关的存储电路的所选择的状态(参考数据)，例如，寄存器，并将积分器1-3预加载到那些状态(参考数据)。
另外，使用本发明的技术，可调整斩波方案以在仅一个额外OSR之后更新下一输出。如上所述，对于OSR为4的3阶Sinc抽取滤波器，需要12个样本来完全设置滤波器输出。当系统如图4中那样被斩波时，建立周期延伸到24个样本，每个斩波输出需要12个样本。然而，使用本发明的技术，可调整斩波方案以对每4个样本进行斩波(例如，样本25-28的斩波0阶段、样本29-32的斩波1阶段、样本33-36的斩波0阶段等)。
例如，在样本25和输入数据“1”处，控制器电路(在图8中的108处示出)可以将采样的输入数据与来自样本12的积分器1的预加载的“12”的参考数据组合以产生“13”，将积分器1的输出加到样本12的积分器2的预加载状态“78”以产生“91”，并将积分器2的输出数据从样本12的积分器3加到预加载状态“364”以产生“455”。同样的，控制器可以预加载样本28处的微分器1-3的状态(数据)，其具有样本13处的微分器1-3的状态，即当列28中的输出最后为斩波0阶段确定时。以这种方式，滤波器可以将采样的输入数据与预加载的参考数据组合，并基于组合的采样的输入数据和预加载的参考数据生成滤波器输出。
使用预加载的参考数据，在仅一个额外的OSR(而不是在样品12或样品24处产生输出所需的3个OSR)之后，滤波器可以在样品28处产生完全斩波的稳定输出。以这种方式，在仅一个OSR样本集(例如，在该示例中OSR为4的4个样本)之后，滤波器产生了完全斩波的稳定输出。
在再一次OSR样本集之后，通过预加载积分器1-3的状态(数据)和样本24处的积分器1-3的状态，滤波器可以在样本32处产生另一个完全斩波的稳定输出，即当第28列的输出最后为斩波1阶段确定时，并预先加载了样本32处的微分器1-3的状态(数据)和样本25处的微分器1-3的状态，即当第28列的输出最后为斩波1阶段确定时。
通过以上述方式预加载积分器和微分器，可以在每个后续OSR样本集(例如，在该示例中OSR为4的4个样本)之后产生附加的完全斩波的稳定输出。使用这些技术，滤波器可以实现斩波输出数据速率，该斩波输出数据速率与在相同的过采样率下关闭斩波时相同。
然而，以上关于图3和图4示出和描述的技术不限于利用斩波的实施方式。而是，不管是否使用斩波，可以通过使用历史数据从已知状态预加载滤波器初始状态来增加建立的滤波器输出数据速率。也就是说，即使关闭斩波，SincN滤波器的滤波器输出也可以在N组OSR样本之后稳定下来，然后当滤波器预先加载来自(N-1)个先前采样的数据时，在1×OSR采样之后提供下一个稳定输出。
例如，即使修改了图4所示的实现以去除斩波的使用(在列10中示出)，控制器仍然可以检索和预加载积分器1-3和微分器1-3的状态(参考数据)。作为示例，控制器可以用样本12处的积分器1-3的状态在样本13处检索和预加载积分器1-3的状态，即当列28中的输出最后被确定时。类似地，控制器可以检索和预加载微分器1-3的状态。以这种方式，不使用斩波的SincN滤波器的滤波器输出可以在N组OSR样本之后稳定，然后在1×OSR样本之后提供下一个稳定输出，此时滤波器预先加载来自(N-1)之前的数据(N-1)样品。
图5是可以实现本公开的各种技术的积分器40的示例的框图。积分器40的动作在图4中示出。与其中所有先前状态或参考数据基本上被重写的现有积分器设计相反，积分器40可包括可存储来自两个或更多个先前状态的数据的存储电路42和可以从控制器接收选择信号46并从存储电路42中选择特定状态或参考数据的多路复用器44。以这种方式，控制器可以在任何给定时间选择过滤器的过去状态。积分器40可以接收采样的输入数据48，接收选择信号46，从存储电路42检索和预加载参考数据，例如，图4所示的非限制性示例中的样本12的积分器1的状态，并且使用求和电路52组合采样的输入数据48和预加载的参考数据54以产生当前状态或答案50，其可以由控制器使用，以基于组合的采样的输入数据和预加载的参考数据生成滤波器输出。
图6是可以实现本公开的各种技术的积分器60的另一示例的框图。积分器60可以包括存储电路63，其可以通过存储器元件N存储来自存储器元件1中的N个先前状态的数据。例如，存储元件1可以存储/表示斩波0阶段状态，存储元件2可以存储/表示斩波1阶段状态。这不仅限于斩波阶段；存储器元件可以包含与ADC的不同输入通道相关联的先前状态数据。选择信号62可以控制斩波阶段选择，并且在适用的情况下，控制相应的输入信道。积分器60可以包括多路复用器64、66，其可以从控制器接收选择信号62并从存储电路63中选择特定状态。积分器60可以接收采样的输入数据48，接收选择信号62，从存储电路63检索和预加载参考数据，例如，图4所示的非限制性示例中的样本12的积分器1的状态，并且使用求和电路52组合采样的输入数据48和预加载的参考数据65以产生当前状态或答案68，其可以由控制器用于基于组合的采样的输入数据和预加载的参考数据生成滤波器输出。
图7是可以实现本公开的各种技术的微分器70的示例的框图。积分器将先前输入添加到当前输入，微分器从当前输入中减去先前的输入。因此，除了减法之外，微分器的元素类似于积分器的元素。
微分器70可以包括存储电路72，其可以通过存储元件N存储来自存储器元件1中的N个先前状态的数据。例如，存储器元件1可以存储/表示斩波0阶段状态并且存储器元件2可以存储/表示斩波1阶段状态。这不仅限于斩波阶段；存储器元件可以包含与ADC的不同输入通道相关联的先前状态数据。选择信号74可以控制斩波阶段选择。微分器72可以包括多路复用器76、78，其可以从控制器接收选择信号74并从存储电路72中选择特定状态。微分器70可以例如从最后的积分器或先前的微分器接收输入信号80，接收选择信号74，并且从存储电路72预加载参考数据，例如，图4所示的非限制性示例中的样本12的微分器1的状态，并且使用求和电路82组合(例如，减去)输入数据80和预加载的参考数据75以产生当前状态或答案84，其可以由控制器用来基于组合的采样的输入数据和预加载的参考数据生成滤波器输出。
图8是可用于实现本发明的各种技术的滤波器电路的实例的框图。在图8所示的非限制性示例中，滤波器电路是三阶抽取滤波器，例如Sinc3抽取滤波器。滤波器电路90包括具有积分器94-98的积分器部分92和具有微分器102-106的微分器部分100。例如，积分器94-98可以类似于图5和图6中的积分器40和60，并且微分器102-106可以类似于图7的微分器70。
积分器部分92可以接收第一时钟信号“时钟1”，微分器部分100可以接收第二时钟信号“时钟2”。滤波器的“抽取”特征可以通过控制器108应用时钟信号“时钟1”和“时钟2”来实现，使得积分器部分92和微分器部分100之间存在不同的采样率。控制器电路108可以将选择信号应用于积分器94-98和微分器102-106，以选择与滤波器电路的N个级相关的相应存储电路，用于检索和预加载参考数据，可以应用到求和电路，如上所述。
滤波器电路90还可以包括反相器110。控制器电路108的斩波控制电路可以控制斩波阶段。斩波阶段可以通过向图8中的反相器110输出信号来控制滤波器输入处的比特流的反转，例如相应的斩波阶段数据的符号。斩波阶段也控制ADC输入的相应模拟输入信号的极性。另外，来自控制器电路108的信号控制ADC的斩波操作，例如，使得滤波器中的斩波复制在通过ADC的模拟信号上。
使用逆变器110，控制器电路108可以将第一斩波阶段应用于采样的输入数据以产生第一斩波阶段输入数据，使用第一斩波阶段输入数据确定第一组参考数据并将第一组的参考数据存储在与N个级相关联的相应的第一存储电路中。然后，控制器电路108可以将第二斩波阶段应用于采样的输入数据以产生第二斩波阶段输入数据并使用第二斩波阶段输入数据确定第二组参考数据并将第二组的参考数据存储在与N个级相关联的相应的第二存储电路中。
图8的滤波器电路90的控制器电路108可以基于采样的输入数据和预加载的参考数据的组合来生成滤波器输出112。
图9是可以实现本公开的各种技术的平均电路120的示例的框图。在一些示例实现中，平均电路120可以耦合到滤波器电路(例如，图8中的滤波器电路90)的输出。平均电路120可以基本上用于平均两个斩波0和斩波1来自滤波器电路的完全稳定的输出，例如，图4中的样品12和样品24的滤波器输出，以产生完全斩波的输出。
在一些示例配置中，可以从斩波0输入中减去建立的斩波1输入，并且它们的和可以除以2。这是因为由于例如在模数转换器电路中的调制器电路的前端，斩波1数据的极性是负的，翻转输入，反转极性。
平均电路120可以包括用于接收例如来自图8中的最后微分器106的电流输入的电路122。可以将斩波0和斩波1状态应用于多路复用器124，其可以使用斩波选择信号126来控制。多路复用器124可输出对应于在相关斩波状态期间收集的样本的滤波器输出128，其可存储在存储电路130中并应用于求和电路132。来自存储电路130的输入可指定正确的前一个输入的符号(极性)。求和电路132的输出134可以应用到除法器电路132，例如除以2，以产生平均输出136。
以上描述的关于为斩波配置提供未切换数据输出速率的实现可以利用“混合”方法，其中本公开的新技术从现有方法转变。然而，本公开的技术不限于这种“混合”方法。而是，如下面参考图10-12所述，可以从一开始就执行新技术，因此可以避免使用最初收集的数据的“混合”转换结果。
图10是描绘根据本发明的具有过采样率OSR的Sinc3抽取滤波器的斩波配置的未切换数据输出速率的另一实例的概念图。在图10中，交替斩波阶段可以例如通过图8的控制器电路108以M的速率施加到采样的输入数据。滤波器电路，例如图8的滤波器电路90，可以基于采样的输入数据和预加载的参考数据在2×(N×M)或者在该第三级滤波器电路中的OSR6的组合来生成第一稳定输出。控制器电路可以重复预加载、采样和组合，以产生采样的输入数据和预加载的参考数据以及以每个后续M产生后续的滤波器输出的另一种组合。例如，如图10所示，可以在OSR7、OSR8、OSR9等处生成随后的滤波器输出。
图11是描绘根据本发明的具有过采样率OSR的Sinc抽取滤波器的斩波配置的未切换数据输出速率的另一实例的概念图。在图10中，可以使用未结算的输出，例如OSR6之前的任何输出，而不是在允许使用数据之前等待所有输出被解决。换句话说，可以在第一OSR(OSR1)之后使数据可用。虽然尚未解决，但它仍然允许使用数据点。
在图11中，交替斩波阶段可以例如通过图8的控制器电路108以M的速率施加到采样的输入数据。滤波器电路，例如图8的滤波器电路90，可以基于M的采样的输入数据和预加载的参考数据的组合、或者在该三阶滤波器电路中的OSR1，生成第一输出(未设置)。控制器电路可以重复预加载、采样和组合，以产生采样的输入数据和预加载的参考数据以及以每个后续M产生后续的滤波器输出的另一种组合。例如，如图11所示，可以在OSR2、OSR3、OSR4等处生成随后的滤波器输出。在这个例子中，第一个输出不会移除ADC的不需要的Vos，因为它仅基于第一个斩波0阶段数据，并且没有先前的斩波1阶段数据用于抵消Vos。但连续输出可以成功删除Vos。仅具有(1×OSR)数据的第一输出将完全稳定，等同于一阶滤波器响应，因此可能未充分抑制所有噪声，尤其是量化噪声。随着采集更多OSR样本，滤波器的阶数可以增加，直到SincN滤波器的最大N。在一些示例实现中，SincN滤波器的输出可以被归一化以考虑较小的输出范围，例如，与Sinc3滤波器相比，Sinc1滤波器或Sinc2滤波器的输出范围较小。
图12是描绘根据本发明的具有过采样率OSR的Sinc抽取滤波器的斩波配置的未切换数据输出速率的另一实例的概念图。与图11类似，不是在允许使用数据之前等待所有输出被确定，而是可以使用未结算的输出，例如OSR6之前的任何输出。例如，可以使用来自一阶Sinc滤波器的OSR2之后的数据。这里，与图11不同，第一输出可以去除Vos，因为存在斩波0和斩波1阶段数据。数据将完全相当于1阶滤波器响应，因此可能没有充分抑制所有噪声，尤其是量化噪声。在其他示例中，可以使用来自二阶Sinc滤波器的OSR4之后的数据，等等直到最高阶滤波器已经结算。
在图12中，交替斩波阶段可以例如通过图8的控制器电路108以M的速率施加到采样的输入数据。滤波器电路，例如图8的滤波器电路90，可以基于2×N处的采样的输入数据和预加载的参考数据的组合、或者在该第一顺序滤波器电路中的OSR2，生成第一完全斩波输出。控制器电路可以重复预加载、采样和组合，以产生采样的输入数据和预加载的参考数据以及以每个后续M产生后续的滤波器输出的另一种组合。例如，如图12所示，可以在OSR2、OSR3、OSR4等处生成随后的滤波器输出，对于SincN滤波器，滤波的阶数增加到最大N，因为每个斩波阶段将相应的N×OSR样本应用于滤波器。
例如，可以使用图5-8中所示的配置来实现图10-12中的概念图所示的技术。为了实现这些技术，图8的控制器电路108还可以包括斩波控制电路。在∑-Δ调制器ADC中的示例实现中，斩波阶段的长度可以由OSR确定。控制器电路108的斩波控制电路可以控制斩波阶段。斩波阶段可以通过向图8中的逆变器110输出信号来控制滤波器输入处的比特流的反转，例如，相应的斩波阶段数据的符号。反转控制可以与正被斩波的模拟信号路径的反转同步。
另外，斩波阶段可以控制，例如，使用图5-7的选择信号，选择存储电路中的元件，用于存储和检索存储的历史数据。选择可以与相应的斩波阶段同步。
最后，斩波阶段可以控制相关滤波器输出的存储，以便在最后的至少两个斩波阶段上进行平均。应当注意，如果通过图8的反相器110较早地处理符号，那么滤波器的后端电路可能不需要斩波阶段并且可以只是平均两个最后两个滤波器输出与假设的符号。
图13描绘了可以实现本公开的各种技术的ADC电路150的示例的框图。在一些示例中，图13的ADC电路150可以是连续时间Δ∑-ADC。图13的ADC电路150，示出为接收模拟输入信号A(t)，可以包括连续时间环路滤波器电路152。环路滤波器电路152可以包括至少一个积分器或谐振器电路，并且可以描述为导致传递函数H(s)154的传递函数的组合。
图13的ADC电路150可以包括K比特量化器(QTZ)电路156，例如，其中1≤N≤5，电路156被配置为接收环路滤波器电路XX的输出C(t)。在一些示例中，由于所需的比特数较少，K比特量化器电路156可以实现为FLASHADC。量化器电路156可以生成数字输出D1。
图13的ADC电路150可以包括数模转换器(DAC)电路158，其耦合到量化器电路156的输出并且在反馈回路中连接到环路滤波器电路152的输入。在一些示例中可以从模拟输入信号A(t)中减去DAC电路158的输出B(t)，以产生环路滤波器输入E(t)，如减法器电路160概念性描述的那样。
图13的ADC电路150可以包括由频率fs的时钟信号采样的数字滤波器和抽取器电路162，其可以实现以上关于图1-12描述的一种或多种技术。在一些示例中，数字滤波器和抽取器电路162可以类似于图8的滤波器电路90。在具有斩波的配置中，斩波开关164、166可以分别定位在输入处(在环路滤波器电路152之前)和后端(在数字滤波器和抽取器162之前)。控制器电路可以控制斩波开关并控制数字滤波器的操作。
图14是说明可实施本发明的各种技术的ADC系统200的另一实例的框图。斩波器电路202可以以斩波速率“CR”对输入模拟信号X进行斩波。换句话说，输入模拟信号X可以被斩波，使得每个斩波0和斩波1阶段具有N＝OSR样本。ADC电路204(例如，Δ-∑调制器)可以输入斩波输入模拟信号并以其采样速率输出M位二进制信号。在1×OSR样本之后，可以使每个Sinc滤波器级的输出(例如，滤波器级208、210、212)可用。注意，为简单起见，图14中省略了归一化因子。
数字滤波器206(例如，图8中的示例滤波器电路)可以从ADC电路204接收中间数字信号，并且在过采样率OSR处提供来自M位二进制信号的滤波输出(例如，抽取率)。过采样率OSR可以比斩波率r2N大许多倍，例如，斩波率r2N的倍数。数字滤波器206可以是稳定的有限脉冲响应(FIR)滤波器。数字滤波器206可以是N阶数字滤波器，其具有N个单独的单级滤波器，它们串联耦合并由N-1个延迟元件分开，N-1个延迟元件在将每个单级滤波器的输出传递到下一个单级滤波器之前将其延迟。
如图14所示，数字滤波器206的Sinc3滤波器示例可以包括由延迟元件214、214分开的三个单级Sinc1滤波器208、210、212。在示例中，Sinc1滤波器208、210、212中的每一个可以具有由(1-Z-N)/(1-Z-1)表示的Z域传递函数，并且每个延迟元件212、214可以具有由Z-N表示的Z域传递函数。在各种示例实现中，数字滤波器的其他类型和/或其他阶数可以是数字滤波器206的示例，并且可以被分成串联耦合并由延迟元件分开的相应单级滤波器。
平均电路216可以计算由数字滤波器206输出的滤波后的中间数字信号的移动平均值，并输出移动平均值。在示例中，平均电路216可以包括双抽头移动平均电路(其包括接收来自数字滤波器206的滤波后的中间数字信号的延迟元件218)和求和电路220(其将来自数字滤波器206的滤波的中间数字信号的当前值与来自延迟元件218的滤波的中间数字信号的延迟值组合)。求和电路220可以对正数和负数求和。求和电路220的输出可以由半值电路222减半并且从平均电路222输出作为移动平均信号。在各种实施方式中，平均电路222可以具有不同数量的抽头，例如，串联耦合的不同数量的延迟元件和到求和电路220的不同数量的输入，求和电路220的每个输入来自对串联耦合的相应一个延迟元件的输入。
在一些示例中，单级滤波器208、210、212中的每一个可以实现为单独的滤波器电路，例如，在集成电路中，在各种示例中，单个滤波器电路可以用于利用单个滤波器电路轮流执行单级滤波器208、210、212中的每个单级滤波器208、210、212，实现每个单级滤波器208、210、212。
等式1示出了现有数字滤波器的示例性传递函数，该数字滤波器实现为单级三阶Sinc3滤波器，其在平均电路的输入处具有三个延迟寄存器，其中N＝OSR。
Figure BDA0001972049570000181
等式2示出了图14的数字滤波器206的传递函数，其被实现为一阶Sinc1滤波器208、210、212的三个独立级，其中单元延迟寄存器214、216将单独的单级Sinc1滤波器208、210、212和单元延迟寄存器218分离在平均电路216的输入端，其中N＝OSR。
Figure BDA0001972049570000182
等式3示出了具有等式1中给出的传递函数的现有数字滤波器的平均电路的复频率响应，其中N＝OSR。以采样频率fs的样本表示的群延迟是n1＝3N/2个样本。等式3的频率响应的陷波是f01＝fs/6N。
Figure BDA0001972049570000183
等式4示出了图14中的滤波器206的平均电路216的复频率响应，其具有在等式2中给出的传递函数，其中N＝OSR。以采样频率fs的样本表示的群延迟是n2＝5N/2个样本。等式4的频率响应的陷波是f02＝fs/2N。
Figure BDA0001972049570000191
总之，图14的新滤波器电路206可以产生比现有滤波器设计快三倍的输出数据速率、三倍高频率的陷波、以及更长的OSR采样的等待时间。图15中示出了采样频率fs＝32.768kHz且OSR为656的Sinc3滤波器的示例。
根据本公开，图15示出了，与作为单级三阶数字滤波器实现的非切换Sinc3滤波器和作为单级三阶数字滤波器实现的斩波Sinc3滤波器相比，对应于图14中所示的数字滤波器206的实施例的斩波分布式Sinc3滤波器的频率响应。在图15的实施例中，采样频率fs＝32.768kHz并且过采样率OSR＝656。数字滤波器206的频率响应的陷波是fs/2N＝25Hz和50Hz。因为频率响应之间的差异对于5Hz或1Hz及以下几乎可忽略不计，所以本文所述的示例特别适合于具有缓慢变化的输入的应用，例如温度和压力传感器。
数字滤波器206可以提供现有技术的输出数据速率的N倍，其中数字滤波器被实现为单个N阶数字滤波器。
与具有单级N阶数字滤波器的实施例相比，具有由单元延迟元件分开的N级一阶数字滤波器的实施例可以具有为单元延迟元件分配的更大存储空间。随着工艺几何形状的减少，存储对该区域的任何影响都将减小。此外，如图14所示的实施例可以利用用于SincN滤波器的附加存储器来存储交替的斩波阶段历史数据，例如来自最后一个斩波周期的延迟的样本数据集。因此，对于如图14所示分布的SincN滤波器，与其中SincN滤波器被实现为单级N阶SincN滤波器的实施例相比，可以名义上存储N-1个附加数据集。
图16A是说明相对于等于过采样率OSR的多个模拟输入样本的转换输出数据可用性的定时和使用一种方法的斩波阶段的时序的示例的时序图。特别地，图16A描绘了具有系统斩波的Sinc3滤波器的一种方法的时序图。每次斩波转换都需要两次连续的已结算转换。对于图16A所示的方法，输出数据速率(ODR)＝fs/(3×OSR)和斩波转换结果使用(6×OSR)先前的调制器输出。
图16B是说明根据本发明的相对于等于经过滤波的过采样率OSR和斩波阶段的多个模拟输入样本的经转换输出数据可用性的定时的另一实例的时序图。由于滤波器是斩波Sinc3滤波器，因此在六个周期后才能获得第一个完全稳定的斩波输出。然而，由于如本公开中所描述的采用的方法，在此后的每个周期可以获得完全稳定的斩波输出。图14中所示的示例的输出数据速率(ODR)可以给出为ODR＝fs/OSR。与传统方法相比，可能存在带宽增加，例如3倍。
在传统的滤波方案中，相同的N个积分器/微分器可以用于斩波0和斩波1阶段，因为数据是从相同的输入信号顺序和连续采样，直到滤波器完全稳定。因此，斩波阶段在整个滤波器建立时间内是固定的，因此滤波器的积分器和微分器中的存储电路自然被刷新。相反，在图14的实施例中，在多个OSR阶段上顺序地收集相应的斩波阶段数据。因此，在每个N＝OSR样本之后，可以从最后对应的斩波阶段预加载滤波器元件的状态。
在各种示例中，对于与每个斩波阶段相关联的数据样本，可以并行地实现多个Sinc滤波器。而且，由于与采用单级N阶滤波器的传统ADC系统相比，如本文所公开的示例有效地增加了斩波速率，因此可能存在跨滤波器的加权分布的斩波转变的增加。关于应用于每个斩波阶段的模拟采样和平衡滤波器加权的斩波阶段的定时可以解决与此相关的问题，例如，如O′Dowd的US2005/0156769中所概述的。
在ADC系统的一些方法中，当启用系统斩波时，可以通过放电积分电容器来执行Δ-∑调制器ADC电路的调制器复位。该调制器复位可以在每个斩波边缘执行，或者从一个斩波阶段转换到另一个斩波阶段(例如，斩波0到斩波1，反之亦然)。在图1的实施例中，对于SincN滤波器，调制器复位也可以比使用SincN滤波器的传统ADC系统更频繁地执行N次。结果，可能需要考虑在前端斩波电路之后建立模拟信号输入。由于未结算样本积累导致的潜在误差可能比传统系统更明显；然而，这可能不是问题，因为传统上，可能故意忽略前几个调制器周期(例如，消隐)。
图17是说明根据本发明的用于减少滤波器电路的稳定时间的方法300的实例的流程图。在框302处，方法300可以包括用参考数据预加载滤波器电路的可选存储电路。例如，图8的滤波器电路90的控制器电路108可以控制一个或多个，或者积分器94-98选择存储电路并用过去的数据预加载存储电路。在一些示例中，控制器电路可以将输入数据或信道与适当的预加载的参考数据对齐。也就是说，控制器电路108可以接收信号以选择与先前输入配置相关联的特定参考数据，例如，多个输入通道之一或输入通道的斩波状态，以进行预加载。在一些示例中，信号可以是斩波信号或斩波阶段，例如二进制信号。在一些示例中，先前输入配置可以是未被斩波的输入多路复用器电路的多个通道中的一个。在一些示例中，先前输入配置可以是多个输入通道的相应斩波阶段数据之一，其中该输入通道被斩波。
在框304处，方法300可以包括在所述滤波器电路的输入端采样输入数据。例如，图8的滤波器电路90的控制器电路108可以控制图5的积分器40，例如，对输入数据48进行采样。
在框306处，方法300可以包括将采样的输入数据与预加载的参考数据进行组合。例如，图8的滤波器电路90的控制器电路108可以控制图5的积分器40以组合，例如，使用求和电路52将采样的输入数据48与预加载的参考数据35组合。在框308处，方法300可以包括基于组合的采样的输入数据和预加载的参考数据生成滤波器输出。例如，图8的滤波器电路90的控制器电路108可以基于组合的采样的输入数据和预加载的参考数据生成滤波器输出112。
在一些示例配置中，ADC电路可以耦合到输入多路复用器电路，并且可以从馈送到多路复用器电路的许多输入通道之一接收输入信号。这种配置可以称为多输入切换ADC。
在这样的配置中，一个缺点可能是当切换输入通道时，存在延迟以允许针对每个连续的信道转换结果进行全滤波器稳定。对于具有数字滤波器的基于Δ-∑的ADC，延迟可能是一个潜在问题，因为每次选择新通道时，数据都会通过数字滤波器刷新。例如，即使未启用斩波，选择的每个新通道也需要3×OSR样本才能满足Sinc3滤波器的要求。
使用本发明的技术，允许保留每通道数据(如上文所述的斩波方案)可类似地允许在切换通道输入时实现更快的输出数据速率。上述斩波阶段可以被认为是伪信道，例如，其中斩波0阶段和斩波1阶段是两个信号输入。因此，包括斩波0和斩波1阶段的系统可以被认为是简单的双通道输入系统，其中斩波0阶段是伪信道1而斩波1阶段是伪信道2。此外，那些被斩波输入通道，考虑即附加的存储器元件，可以被分配用于伪通道0和伪通道1的相应斩波0和斩波1斩波阶段。
如上所述，控制器电路可以将相应的伪信道和相应的斩波阶段数据对应于当前采样的输入及其相应的历史预加载数据。这些技术可以扩展到包括多路复用ADC系统的多个通道输入，如图18所示。
例如，当在多通道多路复用ADC的通道之间切换时，系统通常必须等待几个OSR(例如，3个OSR用于Sinc3滤波器)以获得通道1的输出，然后系统移动到通道2并需要再次等待几个OSR等。然而，使用上述技术，来自先前周期的数据存储在与信道相关联的存储器中，并且可以如上所述预加载以增加滤波器电路的数据吞吐率。这可以允许多通道多路复用ADC更快地在通道中循环。
图18是可以实现本公开的各种技术的多路复用ADC系统的示例的框图。图18的ADC系统400可以包括调制器电路402，例如Δ-∑调制器电路，耦合在斩波开关404和去斩波开关406之间。去斩开关的输出可以向数字滤波器电路90提供输入数据，其在上面详细描述。控制器电路108可以控制数字滤波器电路90和开关404、406的操作，如上所述。
另外，ADC系统400可以包括多路复用器电路408以在通道0-X上接收多个输入信号，并且在利用斩波的实现中，包括与每个通道相关联的斩波阶段。控制器电路108可以进一步控制多路复用器电路408。控制器电路108可以为每个通道选择相应的输入通道、斩波阶段和相应的预加载数据，以产生该特定通道的下一个输出。以这种方式，信道切换可以操作“每个OSR样本”的速率，这是未切换以及斩波多路复用切换的优点。
使用与上述类似的技术，ADC系统400可以用参考数据预加载滤波器电路90的可选存储电路，在滤波器电路的输入处采样输入数据，例如在去波开关406之后，将采样的输入数据与预加载的参考数据相结合，并根据组合的采样的输入数据和预加载的参考数据生成滤波器输出。滤波器电路90可具有N个级，其中N个级与相应可选存储电路相关联。
在一些示例中，用参考数据预加载滤波器电路的可选存储电路可包括选择与N个级相关联的相应存储电路，并从所选存储电路检索参考数据。控制器电路108可以应用第一输入通道选择以从多个输入通道的第一通道接收输入数据，例如，多路复用器电路408的通道0-X的通道。控制器电路108可以在于与第一输入通道相关的相应存储电路中为第一输入通道存储输入数据。然后，控制器电路108可以应用第二输入通道选择以从第二输入通道接收输入数据，并将第二输入通道的输入数据存储在与第二通道相关联的相应存储电路中。
在一些示例实现中，斩波可以与多信道复用技术组合。例如，控制器电路108可以将第一斩波阶段应用于第一输入通道采样的输入数据，以产生用于第一输入通道的第一斩波0阶段输入数据，使用采样斩波0阶段输入数据的第一输入通道确定第一组参考数据，并将第一组参考数据存储在与N个级相关联的相应第一存储电路中。然后，控制器电路108可以将第二斩波阶段应用于第一输入通道采样的输入数据，以产生第一输入通道的斩波1阶段输入数据，并使用斩波1阶段输入数据确定第二组参考数据，并将第二组参考数据存储在与N个级相关联的相应第二存储电路中。
控制器电路108可以将第一斩波阶段应用于第二输入通道采样的输入数据，以产生第二输入通道的第一斩波0阶段输入数据，使用采样斩波0阶段输入数据的第二输入通道确定第三组参考数据，并将第三组参考数据存储在与N个级相关联的相应第三存储电路中。控制器电路108可以将第二斩波阶段应用于第二通道采样的输入数据，以产生第二输入通道的斩波1阶段输入数据，使用第二输入通道采样输入斩波1阶段输入数据确定第四组参考数据，并将第四组参考数据存储在与N个级相关联的相应的第四存储电路中。
更具体地，控制器电路108可以将第一斩波阶段，例如，使用开关404(或输入多路复用器)、406，应用到(例如，有条件地应用)第一通道的采样的输入数据，以产生第一斩波阶段输入数据。控制器电路108可以使用第一通道的采样输入数据确定第一组参考数据，并将第一组参考数据存储在与N个级相关联的相应第一存储电路中。
类似地，控制器电路108可以应用第二输入通道选择以从多个输入通道的第二通道接收输入数据，例如，多路复用器电路408的通道0-X的另一个通道。控制器电路108可以应用，例如，有条件地应用第二斩波阶段，例如，使用开关404(或输入多路复用器)、406，到第二信道的采样输入数据，以产生第二斩波阶段输入数据。控制器电路108可以使用第二通道的采样输入数据确定第二组参考数据，并将第二组参考数据存储在与N个级相关联的相应第一存储电路中。
在一些实现中，斩波0和斩波1阶段数据都可以在移动到下一个信道之前在信道上收集。在其他实现中，多通道ADC可以将通道0扫描到通道N斩波0阶段，然后将通道0扫描到N斩波1阶段。
通过重复输入通道选择、采样和存储(以及斩波，如果使用的话)，ADC系统400可以产生与数字滤波器的其他输入相关联的采样的输入数据和参考数据的其他组合。
各种注释
本文描述的每个非限制性方面或示例可以独立存在，或者可以以各种排列组合或与一个或多个其他示例组合。
以上详细描述包括对附图的参考，附图形成详细描述的一部分。附图通过图示的方式示出了可以实施本发明的具体实施例。这些实施例在本文中也称为“示例”。这些示例可以包括除了示出或描述的那些之外的元件。然而，本发明人还考虑了仅提供所示或所述的那些元件的实例。此外，本发明人还考虑使用所示或所述的那些元件(或其一个或多个方面)的任何组合或置换的示例，或关于特定示例(或其一个或多个方面)或关于本文示出或描述的其他示例(或其一个或多个方面)。
如果本文档与通过引用并入的任何文档之间的使用不一致，则以本文档中的用法为准。
在该文献中，术语“一”或“一个”在专利文献中是常见的，包括一个或多于一个、独立于“至少一个”或“一个或多个”的任何其他实例或用法。在本文件中，术语“或”用于表示非排他性的，例如“A或B”包括“A但不是B”、“B但不是A”、“A和B”，除非另有说明表示。在本文中，术语“包括”和“其中”用作相应术语“包括”和“其中”的等同词。此外，在以下权利要求中，术语“包括”和“包含”是开放式的，即除了在权利要求中的该术语之后列出的元件之外的元件的系统、装置、物品、组合物、配方或工艺仍被认为属于该权利要求的范围内。此外，在以下权利要求中，术语“第一”、“第二”和“第三”等仅用作标记，并不旨在对其对象施加数字要求。
这里描述的方法示例可以至少部分地是机器或计算机实现的。一些示例可以包括编码有指令的计算机可读介质或机器可读介质，所述指令可操作以配置电子设备以执行如以上示例中描述的方法。这种方法的实现可以包括代码，例如微代码、汇编语言代码、更高级语言代码等。此类代码可包括用于执行各种方法的计算机可读指令。代码可以形成计算机程序产品的一部分。此外，在示例中，代码可以有形地存储在一个或多个易失性、非暂时性或非易失性有形计算机可读介质上，例如在执行期间或在其他时间。这些有形计算机可读介质的示例可以包括但不限于硬盘、可移动磁盘、可移动光盘(例如，光盘和数字视频盘)、磁带、存储卡或棒、随机存取存储器(RAM)、只读存储器(ROM)等。
以上描述旨在是说明性的而非限制性的。例如，上述示例(或其一个或多个方面)可以彼此组合使用。在阅读以上描述之后，例如本领域普通技术人员可以使用其他实施例。提供摘要以符合37C.F.R.§1.72(b)，允许读者快速确定技术公开的性质。提交时的理解是，它不会用于解释或限制权利要求的范围或含义。而且，在以上详细描述中，可以将各种特征组合在一起以简化本公开。这不应被解释为意图无人认领的公开特征对于任何权利要求是必不可少的。相反，发明主题可以在于少于特定公开实施例的所有特征。因此，以下权利要求作为示例或实施例被并入到具体实施方式中，其中每个权利要求自身作为单独的实施例，并且可以预期这些实施例可以以各种组合或置换彼此组合。应参考所附权利要求以及这些权利要求所赋予的等同物的全部范围来确定本发明的范围。

Claims (20)

1.一种提高数字滤波器电路的数据吞吐率的方法，所述数字滤波器电路包括积分电路和微分电路中的一种或多种，其中每个积分电路和微分电路包括两个或更多个被配置为存储数据的可选择存储电路，该方法包括：
选择所述积分电路或所述微分电路的所述可选择存储电路中的第一个，并用存储在所述可选择存储电路中第二个中的参考数据预加载所述可选择存储电路中的所述第一个；
在所述数字滤波器电路的输入端采样输入数据；
将采样的输入数据与预加载的参考数据组合；和
基于组合的采样的输入数据和预加载的参考数据产生滤波器输出。
2.权利要求1所述的方法，其中所述滤波器电路具有N个级，其中所述N个级与相应可选择存储电路相关联，该方法还包括：
使用与先前输入配置相关联的先前采样的输入数据确定所述参考数据，并将所述参考数据存储在与所述N个级相关联的相应可选择存储电路中，
其中选择所述积分电路或所述微分电路的可选择存储电路中的第一个并用存储在所述可选择存储电路中的第二个中的参考数据预加载所述可选择存储电路中的所述第一个包括：
选择与所述N个级相关联的相应存储电路；和
从所选存储电路中获取所述参考数据。
3.权利要求2所述的方法，
其中所述先前输入配置包括斩波阶段，并且其中使用与先前输入配置相关联的先前采样的输入数据确定所述参考数据并将所述参考数据存储在与所述N个级相关联的相应可选择存储电路中还包括：
将第一斩波阶段应用于所述采样的输入数据以产生第一斩波阶段输入数据；
使用所述第一斩波阶段输入数据确定第一组参考数据，并将所述第一组的参考数据存储在与所述N个级相关联的相应第一存储电路中；
将第二斩波阶段应用于所述采样的输入数据以产生第二斩波阶段输入数据；和
使用所述第二斩波阶段输入数据确定第二组参考数据，并将所述第二组的参考数据存储在与所述N个级相关联的相应第二存储电路中。
4.权利要求1所述的方法，其中在所述滤波器电路的输入端采样输入数据包括：
应用第一输入通道选择以从多个输入通道的第一输入通道接收输入数据；
将所述第一输入通道的输入数据存储在与所述第一输入通道相关联的相应可选择存储电路中；
应用第二输入通道选择以从第二输入通道接收输入数据；和
将所述第二输入通道的输入数据存储在与所述第二输入通道相关联的相应可选择存储电路中。
5.权利要求4所述的方法，其中所述滤波器电路具有N个级，并且其中所述N个级与相应可选择存储电路相关联，该方法还包括：
将第一斩波阶段应用于第一输入通道采样的输入数据以产生所述第一输入通道的第一斩波0阶段输入数据；
使用第一输入通道采样的斩波0阶段输入数据确定第一组参考数据，并将第一组参考数据存储在与所述N个级相关联的相应第一存储电路中；
将第二斩波阶段应用于所述第一输入通道采样的输入数据以产生所述第一输入通道的斩波1阶段输入数据；和
使用斩波1阶段输入数据确定第二组参考数据，并将该第二组参考数据存储在与所述N个级相关联的相应第二存储电路中。
6.权利要求1所述的方法，其中所述滤波器电路具有N个级，其中所述滤波器的过采样率(OSR)为M，并且其中基于组合的采样的输入数据和预加载的参考数据产生滤波器输出包括：
以M的速率将交替斩波阶段应用于所述采样的输入数据；
以2x(N x M)基于组合的采样的输入数据和预加载的参考数据产生第一滤波器输出，
该方法还包括：
重复所述预加载、采样和组合以产生采样的输入数据和预加载的参考数据的另一种组合；和
以每个后续的M产生后续的滤波器输出。
7.权利要求1所述的方法，其中所述滤波器电路具有N个级，其中所述滤波器的过采样率(OSR)为M，并且其中基于组合的采样的输入数据和预加载的参考数据产生滤波器输出包括：
以(N x M)的速率将交替的第一斩波阶段应用于所述采样的输入数据；
使用第三斩波的输入信号和预加载的滤波器状态的第一组数据以2x(N x M)产生第一斩波的滤波器输出，
该方法还包括：
以M的速率将交替的第二斩波阶段应用于所述采样的输入数据；
重复所述预加载、采样和组合以产生采样的输入数据和预加载的参考数据的另一种组合；和
使用另一斩波的输入信号和预加载的滤波器状态的第二组数据来以后续的M产生第二斩波的滤波器输出。
8.权利要求1所述的方法，还包括：
使用Δ-Σ模数转换器在所述滤波器电路的输入端产生所述输入数据。
9.一种用于增加滤波器的数据吞吐率的模数转换器电路，所述模数转换器电路包括：
数字滤波器电路，被配置为在输入端接收输入数据，所述数字滤波器电路包括N个滤波器级，其中所述N个滤波器级中的每个均包括积分电路和微分电路中的一种或多种，其中每个积分电路和微分电路包括两个或更多个被配置为存储数据的可选择存储电路；
控制器电路，耦合到所述数字滤波器电路并被配置为：
选择所述积分电路或所述微分电路的可选择存储电路中的第一个，并用存储在所述可选择存储电路中的第二个中的参考数据预加载所述可选择存储电路中的所述第一个；
在所述数字滤波器电路的输入端采样所述输入数据；
将采样的输入数据与预加载的参考数据组合；和
基于组合的采样的输入数据和预加载的参考数据产生滤波器输出。
10.权利要求9所述的模数转换器电路，其中所述控制器电路被配置为：
使用与先前输入配置相关联的先前采样的输入数据确定所述参考数据，并将所述参考数据存储在与所述N个滤波器级相关联的相应可选择存储电路中，和
其中被配置为选择所述积分电路或所述微分电路的可选择存储电路中的第一个并用存储在所述可选择存储电路中的第二个中的参考数据预加载所述可选择存储电路中的所述第一个的控制器电路进一步被配置为：
选择与所述N个滤波器级相关联的相应可选择存储电路；和
从所选择的存储电路中获取所述参考数据。
11.权利要求10所述的模数转换器电路，其中所述先前输入配置包括斩波阶段，并且其中被配置为使用与先前输入配置相关联的先前采样的输入数据确定所述参考数据并将所述参考数据存储在与所述N个滤波器级相关联的相应可选择存储电路中的所述控制器电路被配置为：
将第一斩波阶段应用于所采样的输入数据以产生第一斩波阶段输入数据；
使用所述第一斩波阶段输入数据确定第一组参考数据，并将所述第一组的参考数据存储在与所述N个滤波器级相关联的相应第一存储电路中；
将第二斩波阶段应用于所采样的输入数据以产生第二斩波阶段输入数据；和
使用所述第二斩波阶段输入数据确定第二组参考数据，并将所述第二组的参考数据存储在与所述N个滤波器级相关联的相应第二存储电路中。
12.权利要求9所述的模数转换器电路，其中所述滤波器的过采样率(OSR)为M，并且其中被配置为基于组合的采样的输入数据和预加载的参考数据产生滤波器输出的控制器电路被配置为：
以M的速率将交替斩波阶段应用于所采样的输入数据；
以2x(N x M)基于所述组合的采样的输入数据和预加载的参考数据产生第一滤波器输出，
所述控制器电路进一步被配置为：
重复所述预加载、采样和组合，以产生采样的输入数据和预加载的参考数据的另一种组合；和
以每个后续的M产生后续的滤波器输出。
13.权利要求9所述的模数转换器电路，其中所述滤波器的过采样率(OSR)为M，并且其中被配置为基于组合的采样的输入数据和预加载的参考数据产生滤波器输出的所述控制器电路被配置为：
以(N x M)的速率将交替的第一斩波阶段应用于所采样的输入数据；
使用第三斩波的输入信号和预加载的滤波器状态的第一组数据，以2x(N x M)产生所述第一斩波的滤波器输出，
所述控制器电路进一步被配置为：
以M的速率将交替的第二斩波阶段应用于所采样的输入数据；
重复所述预加载、采样和组合以产生采样的输入数据和预加载的参考数据的另一种组合；和
使用另一斩波的输入信号和预加载的滤波器状态的第二组数据，以后续的M产生第二斩波的滤波器输出。
14.权利要求9所述的模数转换器电路，其中所述模数转换器电路包括Δ-Σ模数转换器电路。
15.一种用于增加数字滤波器电路的数据吞吐率的模数转换器电路，所述数字滤波器电路包括积分电路和微分电路中的一种或多种，其中每个积分电路和微分电路包括两个或多个被配置为存储数据的可选择存储电路，所述模数转换器电路包括：
用于选择所述积分电路或所述微分电路的所述可选择存储电路中的第一个，并用存储在所述可选择存储电路中的第二个中的参考数据预加载所述可选择存储电路中的所述第一个的构件；
用于在所述数字滤波器电路的输入端采样输入数据的构件；
用于将采样的输入数据与预加载的参考数据组合的构件；和
用于基于组合的采样的输入数据和预加载的参考数据产生滤波器输出的构件。
16.权利要求15所述的模数转换器电路，其中所述滤波器电路具有N个级，并且其中所述N个级与相应可选择存储电路相关联，所述电路还包括：
用于使用与先前输入配置相关联的先前采样的输入数据确定所述参考数据并将所述参考数据存储在与所述N个级相关联的相应可选择存储电路中的构件，
其中用于选择所述积分电路或所述微分电路的所述可选择存储电路中的第一个并用存储在所述可选择存储电路中的第二个中的参考数据预加载所述可选择存储电路中的所述第一个的构件包括：
用于选择与所述N个级相关联的相应可选择存储电路的构件；和
用于从所选择的存储器电路中获取所述参考数据。
17.权利要求16所述的模数转换器电路，
其中所述先前输入配置包括斩波阶段，并且其中用于使用与先前输入配置相关联的先前采样的输入数据确定参考数据并将所述参考数据存储在与所述N个级相关联的相应可选择存储电路中的构件还包括：
用于将第一斩波阶段应用于所采样的输入数据以产生第一斩波阶段输入数据的构件；
用于使用所述第一斩波阶段输入数据确定第一组参考数据，并将所述第一组的参考数据存储在与所述N个级相关联的相应第一可选择存储电路中；
用于将第二斩波阶段应用于所采样的输入数据以产生第二斩波阶段输入数据的构件；和
用于使用所述第二斩波阶段输入数据确定第二组参考数据，并将所述第二组的参考数据存储在与所述N个级相关联的相应第二可选择存储电路中。
18.权利要求15所述的模数转换器电路，其中用于在所述滤波器电路的输入端采样输入数据的构件包括：
用于应用第一输入通道选择以从多个输入通道的第一输入通道接收输入数据的构件；
用于将所述第一输入通道的输入数据存储在与所述第一输入通道相关联的相应可选择存储电路中的构件；
用于应用第二输入通道选择以从第二输入通道接收输入数据的构件；和
用于将所述第二输入通道的输入数据存储在与所述第二输入通道相关联的相应的构件存储电路中。
19.权利要求18所述的模数转换器电路，其中所述滤波器电路具有N个级，并且其中所述N个级与相应可选择存储电路相关联，所述电路还包括：
用于将第一斩波阶段应用于第一输入通道采样的输入数据以产生所述第一输入通道的第一斩波0阶段输入数据的构件；
用于使用第一输入通道采样的斩波0阶段输入数据确定第一组参考数据，并将所述第一组参考数据存储在与所述N个级相关联的相应第一可选择存储电路中的构件；
用于将第二斩波阶段应用于所述第一输入通道采样的输入数据以产生所述第一输入通道的斩波1阶段输入数据的构件；和
用于使用所述斩波1阶段输入数据确定第二组参考数据，并将所述第二组的参考数据存储在与所述N个级相关联的相应第二可选择存储电路中的构件。
20.权利要求15所述的模数转换器电路，其中所述滤波器电路具有N个级，其中所述滤波器的过采样率(OSR)为M，并且其中用于基于组合的采样的输入数据和预加载的参考数据产生滤波器输出的构件包括：
用于以M的速率将交替斩波阶段应用于所采样的输入数据的构件；
用于基于组合的采样的输入数据和预加载的参考数据以2x(N x M)产生第一滤波器输出的构件，
所述电路还包括：
用于重复所述预加载、采样和组合以产生采样的输入数据和预加载的参考数据的另一种组合的构件；和
用于以每个后续的M产生后续的滤波器输出的构件。
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