CN110147340B - 一种PCIE switch引脚电平配置系统、方法及相关组件 - Google Patents

Abstract

本发明公开了一种PCIE switch引脚电平配置系统，涉及系统板卡领域，所述PCIE switch引脚电平配置系统包括：PCIE switch以及CPLD；其中，CPLD的GPLD引脚接入所述PCIE switch的配置引脚，用于根据寄存器中的引脚电平配置值调整流入所述PCIE switch的电平值。该系统改变传统硬件方式配置，通过CPLD来实现对PCIE switch实时的逻辑控制和配置，PCIE配置方式更加灵活便捷。本发明还提供了一种PCIE switch方法、装置、一种CPLD及一种可读存储介质，具有上述有益效果。

Description

一种PCIE switch引脚电平配置系统、方法及相关组件

技术领域

本发明涉及系统板卡领域，特别涉及一种PCIE switch引脚电平配置系统、方法、装置、一种CPLD及一种可读存储介质。

背景技术

当今无论是存储系统还是服务器系统都在向高密度，更高效率，更集中的设计方向发展。为适应市场上的不同需求，系统板卡设计的越为复杂和密集，扩展性也更强。

目前主要使用的Intel x86平台的单个PCIE的资源有限，远远不能满足现在系统对PCIe数量的需求，因此为了满足更多的需求，目前很多的设计中都使用了PCIe switch，用来扩展PCIe的数量，从而达到系统扩展性的要求。

在利用PCIe switch进行系统功能控制前需要对其进行引脚状态的控制，通过引脚状态实现对系统带宽以及传输速率等的控制，例如配置成多少个port输出，每个port可以配置成是x8或是x16或是x4等。

相关技术中通常采用硬件配置的方法进行PCIe switch引脚状态的控制。该方法需要确定PCIe switch引脚状态设置规则，例如设定PCIe switch引脚1为高电平，PCIeswitch引脚2、3、4为低电平等；确定设置规则后通过硬件连接来固定引脚状态，例如当设定PCIe switch引脚2为低电平，则在PCIe switch引脚2处外接一个电阻使流入引脚2为低电平。

该方法需要固定引脚状态后通过硬件来实现对PCIe switch的配置，较为单一的固定了PCIe switch的状态，如果想要做更改的话需要做硬件的变更，来改变PCIe switch状态，配置以及改变配置过程较为繁琐。

因此，如何实现pcie switch的灵活配置，是本领域技术人员需要解决的技术问题。

发明内容

本发明的目的是提供一种PCIE switch引脚电平配置系统，该系统改变传统硬件方式配置，通过CPLD来实现对PCIE switch实时的逻辑控制和配置，PCIE配置方式更加灵活便捷；本发明的另一目的是提供一种PCIE switch方法、装置、一种CPLD及一种可读存储介质，具有上述有益效果。

为解决上述技术问题，本发明提供一种PCIE switch引脚电平配置系统，包括：

所述PCIE switch引脚电平配置系统包括：PCIE switch以及CPLD；

其中，CPLD的GPIO引脚接入所述PCIE switch的配置引脚，用于根据寄存器中的引脚电平配置值调整流入所述PCIE switch的电平值。

优选地，所述PCIE switch的配置引脚与所述CPLD的GPIO引脚一一连接。

优选地，PCIE switch引脚电平配置系统还包括：引脚状态输出设备，用于获取PCIE switch引脚状态信息并输出。

优选地，所述引脚状态输出设备具体为：LED矩阵灯；

所述LED矩阵灯中LED灯的数量与所述PCIE switch的配置引脚个数相同。

本发明公开一种PCIE switch引脚电平配置方法，基于所述PCIE switch引脚电平配置系统，所述PCIE switch引脚电平配置方法包括：

CPLD的寄存器中引脚电平配置值改变时，读取引脚电平调整信息；

根据所述引脚电平调整信息调整流入所述PCIE switch的电平值。

优选地，PCIE switch引脚电平配置方法还包括：引脚状态输出设备定时读取所述寄存器中引脚电平配置值。

优选地，PCIE switch引脚电平配置方法还包括：

监督设备读取所述PCIE switch的配置引脚电平值，得到引脚电平实际值；

将所述引脚电平实际值与所述引脚电平配置值进行比对，得到比对结果；

若所述比对结果中出现不匹配时，输出电平匹配失败提示信息。

本发明公开一种PCIE switch引脚电平配置装置，包括：

调整信息读取单元，用于CPLD的寄存器中引脚电平配置值改变时，读取引脚电平调整信息；

电平调整单元，用于根据所述引脚电平调整信息调整流入所述PCIE switch的电平值。

本发明公开一种CPLD，包括：

存储器，用于存储程序；

处理器，用于执行所述程序时实现所述PCIE switch引脚电平配置方法的步骤。

本发明公开一种可读存储介质，所述可读存储介质上存储有程序，所述程序被处理器执行时实现所述PCIE switch引脚电平配置方法的步骤。

本发明所提供的PCIE switch引脚电平配置系统主要包括PCIE switch以及CPLD，CPLD是一种复杂可编程逻辑器件，可以实现PCIE switch的逻辑控制。CPLD的GPIO引脚与PCIE switch的配置引脚连接，CPLD根据寄存器中的引脚电平配置值通过逻辑电平调整流入PCIE switch的电平值，对于不同的PCIE的配置需求，无需硬件设备以及连接关系的繁琐调整，只需对CPLD中寄存器存储的引脚电平配置值进行在线调整，写入相应的值，即可实现对流入PCIE电平值的实时调整，配置更加灵活。

本发明还提供了一种PCIE switch方法、装置、一种CPLD及一种可读存储介质，具有上述有益效果，在此不再赘述。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。

图1为本发明实施例提供的一种四端口PCIE switch引脚电平配置系统的结构示意图；

图2为本发明实施例提供的一种GPIO引脚与配置引脚非一一连接系统示意图；

图3为本发明实施例提供的另一种GPIO引脚与配置引脚非一一连接系统示意图；

图4为本发明实施例提供的一种引脚状态输出设备、PCIE switch与CPLD的连接示意图；

图5为本发明实施例提供的一种PCIE switch引脚电平配置方法的流程图；

图6为本发明实施例提供的一种CPLD的结构框图；

图7为本发明实施例提供的一种CPLD的结构示意图。

具体实施方式

本发明的核心是提供一种PCIE switch引脚电平配置系统，该系统改变传统硬件方式配置，通过CPLD来实现对PCIE switch实时的逻辑控制和配置，PCIE配置方式更加灵活便捷；本发明的另一核心是提供一种PCIE switch方法、装置、一种CPLD及一种可读存储介质。

为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

本实施例公开一种PCIE switch引脚电平配置系统，图1为本实施例提供的一种四端口PCIE switch引脚电平配置系统的结构示意图，该系统主要包括：PCIE switch以及CPLD。CPLD的GPIO引脚接入PCIE switch的配置引脚。

该系统改变PCIe switch由硬件固定配置方法，改成由CPLD来进行配置，CPLD是一种复杂可编程逻辑器件，是一种用户根据各自需要而自行构造逻辑功能的数字集成电路。其可以借助集成开发软件平台，用原理图、硬件描述语言等方法，生成相应的目标文件，通过下载电缆(“在系统”编程)将代码(引脚电平配置代码)传送到目标芯片(PCIE switch)中，实现对PCIE switch引脚电平的逻辑控制。想要改变PCIE switch的配置时，通过向CPLD里的寄存器写入相应的值，CPLD与PCIE switch的配置引脚连接，CPLD根据寄存器中的引脚电平配置值调整流入PCIE switch的电平值。

CPLD的GPIO引脚接入PCIE switch的配置引脚，本实施例中对GPIO引脚与配置引脚的具体连接方式不做限定，可以一一对应连接，也可以非一一对应连接，可以根据需要自行设定。

在此对GPIO引脚与配置引脚非一一对应连接的方式进行介绍。比如在某种应用场景下无论做出怎样的调整配置引脚1与配置引脚2的状态均相同，出于方便调整以及避免配置错误的目的，GPIO引脚与配置引脚的数量可以不匹配，如图2所示为一种GPIO引脚与配置引脚非一一连接系统示意图，GPIO引脚中引脚1同时连接配置引脚的引脚1以及引脚2；或者出于配置冗余的思想，为避免某接口失灵时对电平控制产生影响，也可以多个GPIO引脚同时连接于单个配置引脚，如图3所示为另一种GPIO引脚与配置引脚非一一连接系统示意图，GPIO引脚中引脚1与引脚2同时连接配置引脚的引脚1，以实现对配置引脚1的冗余控制。

为避免多引脚控制下配置不同导致的配置异常、提升引脚配置的灵活度，优选地，PCIE switch的配置引脚与CPLD的GPIO引脚一一对应连接。

具体地，整体配置过程例如，GPIO第一引脚与PCIE switch的第一配置引脚直接连接；GPIO第二引脚与PCIE switch的第二配置引脚直接连接；GPIO第三引脚与PCIE switch的第三配置引脚直接连接；GPIO第四引脚与PCIE switch的第四配置引脚直接连接。为将PCIE switch的传输带宽由带宽2调整为带宽3，则需要控制配置引脚1至4为“低低高低”。通过开发软件平台向CPLD的寄存器中写入“PCIE switch第一引脚低电平；PCIE switch第二引脚低电平；PCIE switch第三引脚高电平；PCIE switch第四引脚低电平”的配置信息，写入完成后CPLD根据寄存器配置信息调整GPIO引脚电平，调整为“GPIO第一引脚输出低电平；GPIO第二引脚输出低电平；GPIO第三引脚输出高电平；GPIO第四引脚输出低电平”，则相应地，与GPIO引脚一一连接的PCIE switch的配置引脚1至4则调整为“低低高低”，实现了对PCIE switch配置引脚电平的配置。

CPLD的连续式布线结构决定了它的时序延迟是均匀的和可预测的,CPLD的编程采用E2PROM或FASTFLASH技术，无需外部存储器芯片，使用简单，系统断电时编程信息也不丢失，可以实现对PCIE switch的持续控制。

因此，本实施例提供的PCIE switch引脚电平配置系统利用CPLD的灵活逻辑控制功能达到不同配置要求的目的，不需要更改硬件，实现在线更改，实时验证，实现PCIEswitch的灵活配置。

基于上述实施例，为满足对PCIE switch引脚电平查看的需要，优选地，PCIEswitch引脚电平配置系统中可以进一步包括引脚状态输出设备，引脚状态输出设备用于获取PCIE switch引脚状态信息并输出。本实施例中对引脚状态输出设备的工作机制以及具体连接方式不做限定。引脚状态输出设备可以直接进行引脚电平的测量，具体步骤请参照相关电平测量方法，此时引脚状态输出设备可以连接于PCIE switch与CPLD的连接线，如图4所示；引脚状态输出设备也可以与CPLD的寄存器连接，通过读取寄存器中引脚状态信息确定实时PCIE switch引脚电平。在对PCIE switch引脚电平配置改变时通过将配置信息写入寄存器，当需要进行PCIE switch引脚电平状态的实时读取时，提取CPLD寄存器中引脚状态信息。

本实施例中对引脚状态输出设备的具体类型不做限定，可以输出引脚状态即可，比如可以通过文字输出、图像输出等，优选地，为便于查看，引脚状态输出设备具体可以为：LED矩阵灯；LED矩阵灯中LED灯的数量与PCIE switch的配置引脚个数相同。例如，当PCIEswitch引脚个数为4时，引脚状态输出设备具体为包括4个LED灯泡的LED矩阵灯，每个LED等显示对应引脚的状态，亮指示高电平，灭指示低电平，当LED1亮、LED1亮、LED1灭、LED1灭时，指示当前PCIE switch的配置引脚1至4的状态为“高高低低”。

需要说明的是，本发明中对PCIE switch引脚个数不做限定，上述实施例中以三个或四个为例进行介绍，其它情况均可参照上述介绍。

请参考图5，图5为本发明实施例提供的一种PCIE switch引脚电平配置方法的流程图，本实施例提供的PCIE switch引脚电平配置方法基于上述实施例中的PCIE switch引脚电平配置系统，该方法主要包括：

步骤s510：CPLD的寄存器中引脚电平配置值改变时，读取引脚电平调整信息。

步骤s520：根据引脚电平调整信息调整流入PCIE switch的电平值。

本实施例中对执行主体不做限定，可以由某个系统平台进行整体监控控制，也可以由CPLD实现自身寄存器状态的检测以及电平状态更新等。本实施例提供的分布式存储系统数据存储装置可与上述分布式存储系统数据存储方法相互对照，在此不再赘述。

优选地，为实现对PCIE switch引脚电平的实时监控，可以控制引脚状态输出设备定时读取寄存器中引脚电平配置值。通过寄存器可以精确方便地获取PCIE switch引脚电平，具体请参见上述PCIE switch引脚电平配置系统中对应介绍。

通过CPLD进行PCIE switch的配置引脚电平的配置过程中，可能会出现电平配置失败的情况，为及时进行异常处理，优选地，可以进一步通过监督设备对双方电平值进行检测比对，具体地，可以包括以下步骤：

监督设备读取PCIE switch的配置引脚电平值，得到引脚电平实际值；

将引脚电平实际值与引脚电平配置值进行比对，得到比对结果；

若比对结果中出现不匹配时，输出电平匹配失败提示信息。

通过监督设备对引脚电平配置情况进行实时监测，可以及时处理配置失败导致的系统异常情况，避免因为配置失败为系统运行带来严重损失。

本实施例提供的PCIE switch引脚电平配置方法通过CPLD来实现对PCIE switch实时的逻辑控制和配置，PCIE配置方式更加灵活便捷。

本发明实施例提供一种PCIE switch引脚电平配置装置，该装置主要包括：调整信息读取单元以及电平调整单元。本实施例提供的PCIE switch引脚电平配置装置可与上述PCIE switch引脚电平配置方法相互对照。

其中，调整信息读取单元，用于CPLD的寄存器中引脚电平配置值改变时，读取引脚电平调整信息；

电平调整单元，用于根据引脚电平调整信息调整流入PCIE switch的电平值。

本实施例提供的PCIE switch引脚电平配置装置可以实现PCIE switch引脚电平的灵活高效配置。

请参考图6，图6为本实施例提供的一种CPLD的结构框图；该设备可以包括：存储器300以及处理器310。CPLD可参照上述PCIE switch引脚电平配置方法的介绍。

其中，存储器300主要用于存储程序；

处理器310主要用于执行程序时实现上述PCIE switch引脚电平配置方法的步骤。

请参考图7，为本实施例提供的CPLD的结构示意图，该CPLD可因配置或性能不同而产生比较大的差异，可以包括一个或一个以上处理器(central processing units，CPU)322(例如，一个或一个以上处理器)和存储器332，一个或一个以上存储应用程序342或数据344的存储介质330(例如一个或一个以上海量存储设备)。其中，存储器332和存储介质330可以是短暂存储或持久存储。存储在存储介质330的程序可以包括一个或一个以上模块(图示没标出)，每个模块可以包括对数据处理设备中的一系列指令操作。更进一步地，中央处理器322可以设置为与存储介质330通信，在CPLD301上执行存储介质330中的一系列指令操作。

CPLD301还可以包括一个或一个以上电源326，一个或一个以上有线或无线网络接口350，一个或一个以上输入输出接口358，和/或，一个或一个以上操作系统341，例如Windows ServerTM，Mac OS XTM，UnixTM,LinuxTM，FreeBSDTM等等。

上面图1所描述的PCIE switch引脚电平配置方法中的步骤可以由CPLD的结构实现。

本实施例公开了一种可读存储介质，可读存储介质上存储有程序，程序被处理器执行时实现PCIE switch引脚电平配置方法的步骤，其中，PCIE switch引脚电平配置方法可参照上述实施例的介绍，在此不再赘述。

该可读存储介质具体可以为U盘、移动硬盘、只读存储器(Read-Only Memory，ROM)、随机存取存储器(Random Access Memory，RAM)、磁碟或者光盘等各种可存储程序代码的可读存储介质。

说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。对于实施例公开的装置而言，由于其与实施例公开的方法相对应，所以描述的比较简单，相关之处参见方法部分说明即可。

专业人员还可以进一步意识到，结合本文中所公开的实施例描述的各示例的单元及算法步骤，能够以电子硬件、计算机软件或者二者的结合来实现，为了清楚地说明硬件和软件的可互换性，在上述说明中已经按照功能一般性地描述了各示例的组成及步骤。这些功能究竟以硬件还是软件方式来执行，取决于技术方案的特定应用和设计约束条件。专业技术人员可以对每个特定的应用来使用不同方法来实现所描述的功能，但是这种实现不应认为超出本发明的范围。

结合本文中所公开的实施例描述的方法或算法的步骤可以直接用硬件、处理器执行的软件模块，或者二者的结合来实施。软件模块可以置于随机存储器(RAM)、内存、只读存储器(ROM)、电可编程ROM、电可擦除可编程ROM、寄存器、硬盘、可移动磁盘、CD-ROM、或技术领域内所公知的任意其它形式的存储介质中。

以上对本发明所提供的PCIE switch引脚电平配置系统、方法、装置、CPLD及可读存储介质进行了详细介绍。本文中应用了具体个例对本发明的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本发明的方法及其核心思想。应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以对本发明进行若干改进和修饰，这些改进和修饰也落入本发明权利要求的保护范围内。

Claims (8)

1.一种PCIE switch引脚电平配置系统，其特征在于，所述PCIE switch引脚电平配置系统包括：PCIE switch、引脚状态输出设备以及CPLD；

其中，CPLD的GPIO引脚接入所述PCIE switch的配置引脚，用于根据寄存器中的引脚电平配置值调整流入所述PCIE switch的电平值；

确定状态相同的PCIE switch的若干配置引脚，作为共同配置引脚；调用单个GPIO引脚分别连接各所述共同配置引脚；确定接口状态不稳定的GPIO引脚，作为不稳定引脚；调用包括所述不稳定引脚在内的多个GPIO引脚同时连接于单个配置引脚；

所述引脚状态输出设备，用于获取PCIE switch引脚状态信息并输出；所述引脚状态输出设备具体为：LED矩阵灯；所述LED矩阵灯中LED灯的数量与所述PCIE switch的配置引脚个数相同。

2.如权利要求1所示的PCIE switch引脚电平配置系统，其特征在于，所述PCIE switch的配置引脚与所述CPLD的GPIO引脚一一连接。

3.一种PCIE switch引脚电平配置方法，其特征在于，基于权利要求1至2任一项所述的PCIE switch引脚电平配置系统，所述PCIE switch引脚电平配置方法包括：

CPLD的寄存器中引脚电平配置值改变时，读取引脚电平调整信息；

根据所述引脚电平调整信息调整流入所述PCIE switch的电平值；

确定状态相同的PCIE switch的若干配置引脚，作为共同配置引脚；调用单个GPIO引脚分别连接各所述共同配置引脚；确定接口状态不稳定的GPIO引脚，作为不稳定引脚；调用包括所述不稳定引脚在内的多个GPIO引脚同时连接于单个配置引脚；

调用引脚状态输出设备获取PCIE switch引脚状态信息并输出；所述引脚状态输出设备具体为：LED矩阵灯；所述LED矩阵灯中LED灯的数量与所述PCIE switch的配置引脚个数相同。

4.如权利要求3所示的PCIE switch引脚电平配置方法，其特征在于，还包括：引脚状态输出设备定时读取所述寄存器中引脚电平配置值。

5.如权利要求4所示的PCIE switch引脚电平配置方法，其特征在于，还包括：

监督设备读取所述PCIE switch的配置引脚电平值，得到引脚电平实际值；

将所述引脚电平实际值与所述引脚电平配置值进行比对，得到比对结果；

若所述比对结果中出现不匹配时，输出电平匹配失败提示信息。

6.一种PCIE switch引脚电平配置装置，其特征在于，包括：

调整信息读取单元，用于CPLD的寄存器中引脚电平配置值改变时，读取引脚电平调整信息；

电平调整单元，用于根据所述引脚电平调整信息调整流入所述PCIE switch的电平值；

连接匹配单元，用于确定状态相同的PCIE switch的若干配置引脚，作为共同配置引脚；调用单个GPIO引脚分别连接各所述共同配置引脚；确定接口状态不稳定的GPIO引脚，作为不稳定引脚；调用包括所述不稳定引脚在内的多个GPIO引脚同时连接于单个配置引脚；

状态输出单元，用于调用引脚状态输出设备获取PCIE switch引脚状态信息并输出；所述引脚状态输出设备具体为：LED矩阵灯；所述LED矩阵灯中LED灯的数量与所述PCIEswitch的配置引脚个数相同。

7.一种CPLD，其特征在于，包括：

存储器，用于存储程序；

处理器，用于执行所述程序时实现如权利要求3至5任一项所述PCIE switch引脚电平配置方法的步骤。

8.一种可读存储介质，其特征在于，所述可读存储介质上存储有程序，所述程序被处理器执行时实现如权利要求3至5任一项所述PCIE switch引脚电平配置方法的步骤。

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