CN110100239B - 双线数据总线系统及其中差分数据传输的方法及连接设备 - Google Patents

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Abstract

本发明涉及一种用于集成电路形式的总线节点(BSn)的光模块以及与其匹配的壳体(GH)。光模块被设置用于在用于借助于差分双线数据总线(b1，b2，b3)传输用于发光器件(LED1，LED2，LED3)的照明数据的数据总线系统中使用，其中差分双线数据总线(b1，b2，b3)是光模块概念的重要组成部分。双线数据总线(b1，b2，b3)被设置用于在总线主控(BM)之间和至少两个总线节点(BS1，BS2，BS3)之间传输数据。双线数据总线(b1，b2，b3)被总线节点(BS1，BS2，BS3)划分成至少两个双线数据总线分段(b1，b2，b3)。总线节点(BS2，BS3)被设置用于，通过双线数据总线分段(b1，b2，b3)的在前双线数据总线分段(b2，b3)连接到总线节点(BS1，BS2，BS3)的在前总线节点(BS1，BS2)或总线主控器(BM)。总线节点(BSn)的壳体(GH)包括至少两行连接端，即第一连接端行(GND，b1a，b1b，Vbat)和第二连接端行(GND，b2a，b2b，Vbat)。至少这些至少两个连接端行彼此相对地布置在壳体(GH)上。每个连接端行连接包括用于负电源电压的连接端(GND)，并且优选地包括用于正电源电压的连接端(Vbat)，它们被布置在每个连接端行中，使得它们可以根据它们的功能无交叉地成对连接。用于相应的双线数据总线分段(b1，b2)的两个连接端(b1a，b1b)分别布置在每个连接端行中用于电源电压的连接端之间。发光器件(LED1，LED2，LED3)布置在壳体的凹部(ASP)中。

Description

双线数据总线系统及其中差分数据传输的方法及连接设备
本PCT申请要求2016年12月21日的德国专利申请10 2016 125 290.5和2017年1月16日的德国专利申请10 2017 100 718.0的优先权，由此其内容通过引用属于本专利申请的主题。
本发明涉及差分双线数据总线中的总线节点的修改的JTAG接口以及用于照明设备的双线数据总线系统，该双线数据总线系统具有差分双线数据总线和设置有修改的JTAG接口的总线节点，用于分别通过总线节点控制至少一个发光器件的至少一个操控设备。此外，本发明涉及一种借助于具有差分双线数据总线的差分双线数据总线系统的多个总线节点之一的电气设备来操控发光器件的方法。本发明涉及一种初始化差分双线数据总线的方法。此外，本发明涉及一种用于在初始化了差分双线数据总线之后传送数据的设备。最后，本发明还涉及具有差分双线数据总线的双线数据总线系统以及用于在这种具有差分双线数据总线的双线数据总线系统中进行数据传输的方法，以及用于将总线节点连接到差分双线数据总线的设备。
引言
在汽车工业中，将来应当可以使用由具有优选多种颜色的发光二极管(LED)组成的发光带。这些LED应当借助于诸如脉冲宽度调制(PWM))、脉冲代码调制(PCM)、脉冲计数调制(PCM)、相位偏移调制(POM)、脉冲密度调制(PDM)、脉冲频率调制(PFM)等的已知脉冲调制方法来加以操控和供能。相应的调制类型可由技术人员从相关文献中得到。因此，当下面提到PWM时，在本发明的范围内意味着现有技术中当前已知的所有脉冲调制类型。取决于施加到相应LED的平均电压电平或电流电平，LED的亮度可以得到调节，并且必要时LED的色温也可以在某种程度上得到调节。因此，例如在PWM调制的情况下，占空比和电平确定亮度外观和感知的色温。
发光带的LED通常均匀地分布在该发光带的长度上。
在现有技术中，通常使用多个集成电路来操控LED，这些集成电路作为总线节点或多或少地同样均匀分布在发光带上。典型地，在这种情况下为每个总线节点分配多个发光器件优选LED，然后分别由总线节点控制所述多个发光器件。
这种操控针对各个集成电路对单个LED或者对在发光带上典型地连续布置的多个LED进行，也就是说，对分配给该集成电路的发光带区段进行。
在现有技术中，现在通常为这些集成电路分别设置带有输入和输出的移位寄存器。在此情况下，在发光带上的后续集成电路的后续移位寄存器的输入连接到该发光带中先前的集成电路的移位寄存器的输出。发光带的第一集成电路连接到总线主控(BM)而不是先前的集成电路，该总线主控产生数据和移位时钟。典型地，总线主控是微控制器。
总线主控(BM)经由时钟导线(TCK)向沿着这种复合移位寄存器链的所有集成电路的所有移位寄存器分段提供必要的移位时钟和接受信号，所述接受信号经由时分复用中的测试数据导线(TDI)或空分复用中的测试模式信号导线(TMS)来传送，利用该空分复用，移位寄存器链的各分段中的当前值被加载到集成电路的影子寄存器中。
因此，为了传输所需要的信息，总线主控(BM)产生串行数据流，该数据流包含有关亮度和/或色温的信息，总线主控(BM)将这些信息以位正确的顺序移动到移位寄存器链中，并以正确的时钟向集成电路发信号通知该接受，然后，所述集成电路相应地加载它们的影子寄存器，并根据如此加载的亮度值和色温值在幅度和占空比或填充因子方面调节LED驱动器的PWM调制。
以下是在汽车中使用时要解决的几个问题。
第一，现有技术中已知的用于控制这种发光带的措施和装置需要电源电压导线、接地导线、时钟导线、信令导线和数据导线，即总共五条导线。必要的话，如果汽车车身不是由非导电塑料或其他绝缘体制成，则汽车车身可以用作接地导线。于是仍然需要四条导线。这导致成本和重量增加。
第二，没有提供反馈通道以便能够识别例如错误情况和/或能够测量LED位置处的温度和/或能够执行自测试等。
第三，可实现的速度对于许多应用来说是不够的。数据速率的进一步提高可能导致辐射。
因此需要一种允许经由唯一的数据导线来编程和读取集成电路的解决方案。
JTAG协议在现有技术中是已知的。JTAG协议已发展成为在集成电路的编程、测试、调试和仿真时的领先辅助工具之一。在称为边界扫描方法的方法中，主处理器可以控制集成电路的状态。特别地，主处理器作为总线主控能够经由专用接口、即根据IEEE1149标准的JTAG接口将集成电路作为总线节点来适当地编程并且必要时进行初始化。此外，作为总线主控的主处理器能够在根据IEEE 1149标准的JTAG接口的预定数量的系统时钟周期之后或者在识别到预定事件时读取集成电路的状态，或在集成电路的操作期间、即总线节点的操作期间改变集成电路的状态。这也包括停止通过集成电路执行程序和停止集成电路的有限自动机的时间流程，或强制改变为其他状态或改变存储器内容。然而，JTAG协议是点对点连接，因此不适合控制汽车发光带。尽管从EP-B-0 503 117中早已得知JTAG测试接口的链接。然而，EP-B-0 503 117公开了四线JTAG接口的链接。因此，EP-B-0 503 117的技术不满足对用于控制基于汽车LED的发光带的双线数据总线的要求。
因此，下面描述的根据本发明的提议涉及用于借助于双线数据总线链接式地控制和/或用于编程多个集成电路的方法和设备，所述集成电路例如是微系统如微机电系统(MEMS)和集成微电子光学系统(MEOS)，其中要控制的集成电路，即包括微机电系统(MEMS)和集成微电子光学系统(MEOS)的微系统各自取总线节点的角色。对于这样的系统，现在通常经由根据IEEE 1149标准的JTAG测试总线以纯点对点配置来操控这些系统用于制造测试。该按照标准的JTAG接口具有典型地带有四个测试连接端的测试数据端口，也就是具有
1.至少一个串行数据输入(测试数据输入)TDI，
2.至少一个串行数据输出(测试输出)TDo，
3.至少一个模式输入(测试模式输入)TMS，
4.至少一个时钟输入(测试时钟输入)TCK，
5.可选的复位输入(测试复位输入)TRST。
由于该方法已知数十年，因此这里参考相应的专业文献和其他出版物(例如IEEE1149标准)。
这里只是简要地描述一下：根据IEEE 1149标准的JTAG协议包括基本标准中的五个信号组，这些信号组在仿真单元和作为从机的集成电路之间交换，仿真单元包含主处理器并因此充当总线主控，集成电路在下文中分别用总线节点来指代。TCK信号表示系统时钟，并在时间上将集成电路的根据IEEE 1149标准的JTAG测试接口的测试控制器(TAPC)的内部状态机同步。TMS信号控制总线节点的JTAG接口的该测试控制器(TAPC)的状态。根据测试控制器(TAPC)的状态，总线节点的JTAG测试接口执行不同的操作。TDI输入表示串行数据输入。TDo输出表示串行数据输出。典型地(但不一定)采用上升TCK边沿对两个输入TMS和TDI进行采样。数据输出(TDo)典型地随TCK信号的下降边沿改变其数据。在现有技术中，TCK单信号、TMS单信号和TDI单信号形成测试数据输入信号。在本发明的上下文中，它们形成数据输入信号。TDo信号表示输出信号。随着上升系统时钟边沿(TCK边沿)和在适当调节测试控制器(TAPC)的测试控制器(TAPC)内部的指令寄存器(IR)的情况下，数据串行地经由至不同的移位寄存器链即所谓的扫描路径中的串行数据输入TDI而移入作为总线节点的集成电路中。同时，在串行数据输出(TDo)处输出所涉及扫描链的原始内容。在这种情况下，总线节点内的有限自动机的状态向量可以是扫描链的一部分。因此，现有技术中经由该接口可以很容易地改变扫描链的存储器单元的内容和状态或控制这些内容和状态。这里再次参考专业文献。
图1(现有技术)
图1示出了根据现有技术和相关标准的JTAG测试控制器(TAPC)的标准化状态图。系统复位后，测试控制器(TAPC)处于“测试逻辑(TLR)复位”状态。只要测试模式信号(TMS)为1，该测试控制器就会保持在该状态。如果测试模式信号(TMS)为0，则测试控制器(TAPC)与系统时钟(TCK)同步地变换为“等待状态”(RUN)。测试控制器(TAPC)保持在该状态，直到在测试模式信号(TMS)上施加1。然后，测试控制器(TAPC)变换为“数据寄存器移位开始”(SDRS)状态。如果测试模式信号(TMS)下次再次显示1，则测试控制器(TAPC)变换到“指令寄存器移位开始”(SIRS)状态。然后如果在下一个时钟再次在测试模式信号(TMS)上施加1，则测试控制器(TAPC)又变换为“测试逻辑复位”(TLR)状态并将数据接口逻辑复位。
然而，如果在“指令寄存器移位开始”(SIRS)状态下在测试模式信号(TMS)上存在0，则测试控制器(TAPC)变换为“加载指令寄存器数据”(CIR)状态，在该状态中在指令影子寄存器中可用的数据被加载到指令寄存器(IR)中。在这方面，指令寄存器(IR)是两级寄存器，其中前景由移位寄存器形成，而实际数据位于影子寄存器中，该影子寄存器仅在该状态下加以读取。指令寄存器(IR)的移位寄存器用于输入和输出数据，而指令寄存器(IR)的影子寄存器包含实际的、有效的数据。该两级性适用于所有寄存器，特别是也适用于JTAG接口的数据寄存器(DR)以及下面描述的根据本发明的接口的根据本发明的寄存器。必要时，指令寄存器(IR)的影子寄存器仍然可以全部或部分地分为一个用于读取过程，一个用于写入操作。根据内部状态的其他可见性变化和访问可能性变化是可能的。如果在测试模式信号(TMS)的下一个时钟时在“加载指令寄存器数据”(CIR)状态中施加1，则测试控制器(TAPC)直接变换到稍后描述的“指令寄存器退出1”(EIR1)状态。然而，如果施加0，则测试控制器(TAPC)变换为“指令寄存器移位”(SIR)状态，只要在测试模式信号(TMS)处施加0，测试控制器就保持在该状态中。仅在此状态下，指令寄存器(IR)的移位寄存器在移位寄存器的功能下运行，其数据内容随系统时钟(TCK)的每个时钟向串行数据输出(TDo)的方向移动一位，指令寄存器(IR)的移位寄存器的最后一个存储器单元连接到该串行数据输出。指令寄存器(IR)的影子寄存器不受此移位过程的影响。施加在数据输入(TDI)上的数据信息随着系统时钟(TCK)的每个时钟加载到指令寄存器(IR)的移位寄存器的第一单元中，并从那里在移位期间随着每个另外的时钟而往后运送。然而，如果在一个时钟时将1施加在测试模式信号上，则测试控制器(TAPC)离开“指令寄存器移位”(SIR)状态并且变换为前面已经提到的“指令寄存器退出1”(EIR1)状态。如果在系统时钟(TCK)的下一个时钟时再次施加1，则测试控制器(TAPC)变换为“写入指令寄存器”(UIR2)状态，其中指令寄存器(IR)的移位寄存器部分的值(IR)被写入指令寄存器的影子寄存器中。但是，如果在“指令寄存器退出1”(EIR1)状态下在测试模式信号(TMS)上施加0，则测试控制器(TAPC)变换为“暂停指令寄存器”(PIR)状态，只要作为测试模式信号(TMS)施加0，测试控制器就保持在该状态下。如果在“暂停指令寄存器”(PIR)状态下在测试模式信号(TMS)上施加1，则测试控制器(TAPC)变换为“指令寄存器退出2”(EIR2)状态。如果随着下一个系统时钟(TCK)将0施加在测试模式信号(TMS)上，则测试控制器(TAPC)又变换回已经描述的“指令寄存器移位”(SIR)状态。但是，如果在“指令寄存器退出2”(EIR2)状态下随着下一个系统时钟(TCK)将1施加在测试模式信号(TMS)上，则测试控制器(TAPC)变换为“写入指令寄存器”(UIR2)状态。在接下来的时钟中，如果在该时钟时作为测试模式信号(TMS)施加1，则测试控制器(TAPC)改变为“数据寄存器移位开始”(SDRS)状态，而如果施加0，则改变为“等待”(RUN)状态。
如果在“数据寄存器开始移位”(SDRS)状态下存在0作为测试模式信号(TMS)，则测试控制器(TAPC)变换为“加载数据寄存器数据”(CDR)状态，在该状态中，在数据影子寄存器中可用的数据被加载到相应的数据寄存器(DR)中。在该情况下，从多个数据寄存器中选择哪个数据寄存器(DR)作为标准确定数据寄存器(DR)的影子寄存器的有效位的至少一部分。数据寄存器(DR)在此也典型地是两级寄存器，其中前景由移位寄存器形成，而实际数据位于仅在该状态下加以读取的影子寄存器中。数据寄存器(DR)的移位寄存器在此也用于输入和输出数据，而数据寄存器(DR)的影子寄存器包含实际数据。该两级性如上所述对JTAG接口的所有寄存器都有效，也就是以下描述的根据本发明的接口的根据本发明的寄存器，其作为标准被实施为数据寄存器(DR)。必要时，数据寄存器(DR)的影子寄存器可以再次完全或部分地分为一个用于读取过程，一个用于写入过程。根据内部状态的其他可见性变化和访问可能性变化在此也是可能的。如果在测试模式信号(TMS)的下一个时钟时在“加载数据寄存器数据”(CDR)状态中施加1，则测试控制器(TAPC)直接变换到稍后描述的“数据寄存器退出1”(EDR1)状态。然而，如果施加0，则测试控制器(TAPC)变换为“数据寄存器移位”(SDR)状态，只要在测试模式信号(TMS)处施加0，测试控制器就保持在该状态中。仅在此状态下以及否者就不是，数据寄存器(DR)的移位寄存器在移位寄存器的功能下操作并且其数据内容随系统时钟(TCK)的每个时钟向串行数据输出(TDo)的方向移动一位，数据寄存器(DR)的移位寄存器的最后一个存储器单元连接到该串行数据输出。数据寄存器(DR)的影子寄存器不受此移位过程的影响。施加在数据输入(TDI)上的数据信息随着系统时钟(TCK)的每个时钟加载到数据寄存器(DR)的移位寄存器的第一单元中，并从那里在移位期间随着每个另外的时钟而往后运送。然而，如果在时钟时将1施加在测试模式信号(TMS)上，则测试控制器(TAPC)离开“数据寄存器移位”(SDR)状态并且变换为前面已经提到的“数据寄存器退出1”(EDR1)状态。如果在系统时钟(TCK)的下一个时钟时再次施加1，则测试控制器(TAPC)变换为“写入数据寄存器”(UDR2)状态，其中数据寄存器(DR)的移位寄存器部分的值被写入数据寄存器(DR)的影子寄存器中。但是，如果在“数据寄存器退出1”(EDR1)状态下作为测试模式信号(TMS)施加0，则测试控制器(TAPC)变换为“暂停数据寄存器”(PDR)状态，只要作为测试模式信号(TMS)施加0，测试控制器就保持在该状态下。如果在“暂停数据寄存器”(PDR)状态下作为测试模式信号(TMS)施加1，则测试控制器(TAPC)变换为“数据寄存器退出2”(EDR2)状态。如果随着下一个系统时钟(TCK)作为测试模式信号(TMS)施加0，则测试控制器(TAPC)又变换回为已经描述的“数据寄存器移位”(SDR)状态。但是，如果在“数据寄存器退出2”(EDR2)状态下随着下一个系统时钟(TCK)将1施加在测试模式信号(TMS)上，则测试控制器(TAPC)变换为“写入数据寄存器”(UDR2)状态。在接下来的时钟中，如果在该时钟时作为测试模式信号(TMS)施加1，则测试控制器(TAPC)变换为“数据寄存器移位开始”(SDRS)状态，而如果施加0，则变换为“等待”(RUN)状态。
特别有用的是，使用IEEE 1149JTAG标准的状态方案以便保持与已广泛使用的软件层面上的标准兼容。当然，可以想到偏离该JTAG标准。本发明的描述基于以下示例进行，即对于测试控制器(TAPC)的状态图遵守该JTAG标准。
近年来，半导体工业已多次尝试减少将用于这种JTAG接口的连接端的数量，以便限制所需壳体的尺寸并因此限制制造成本。在US-A-2007/0033465中描述了一种技术，该技术不允许将IEEE 1149.14-导线-JTAG协议的数据一致地转换为在那里描述的方法的数据，反之亦然。那里描述的设备布置和那里描述的方法需要在总线主控、即主处理器和作为从机的总线节点、即集成电路之间同步的时隙，所述集成电路应当被测试、编程或调试。如果总线主控和总线节点缺少时间同步地访问测试数据总线，则总线节点的TDo输出驱动器和总线主控输出驱动器(典型地是推挽级)可能会在同时发送对测试数据线的访问时产生短路。另外，US-A-2007/0033465仅公开了点对点连接。
从US-A-2007/0033465和US-A-2011/0150065已知多电平-单线-点对点布置，其已经仅用一条数据导线就足够，但不适合于操控多个总线节点。通过在EP-B-0 503 117中公开的链接方法的扩展是不可能的，因为它没有公开适用于中间电平的双向中继的方法。在DE-A-102 56 631、DE-B-102 61 14、DE-A-10 2010 042 311、DE-B-10 2015 004 434、US-A-6 105 077、US-A-2004/0208200、US-A-2011/0150065、US-A-2012/0144078、US-A-2013/0073761和US-A-2014/0281076中描述了数据传输总线系统的各种实施方式。
从US-B-8 492 983公开了借助于单线点对点数据导线(US-B-8 492 983中的附图标记11)进行链接。然而，该链接需要反馈导线(US-B-8 492 983的图4)。因此，唯一数据导线的优点由于反馈导线的必要性又被放弃。
还已知各种出版文献也涉及数据传输。在此要提到的是DE-C-196 43 013、DE-A-10215 720、DE-A-2006 022 985、DE-B-10 2007 060 441、US-A-2009/0252210和US-A-2008/0255791。原则上为了操控LED，例如由DE-U-20 2008 012 029、DE-U-20 2013103146、US-A-5 859 657、US-B-6 297 724、US-A-2003/0009715、US-A-2010/0109530和US-A-2014/0333207公开了单线数据总线系统以及必要时以差分方式操作的双线数据总线系统。然而，在所有这些系统中，JTAG接口不用在总线节点中，而JTAG接口常规用于例如边界扫描测试。在此提到的文献都没有公开总线主控(BM)如何在总线节点链接的情况下借助于JTAG接口来控制总线节点。
这也适用于US-A-2014/0281076，其公开了星形拓扑。网络的这种星形拓扑不允许物理位置和逻辑地址之间的相关性，因此不适用于分配总线地址(自动寻址)的方法的应用。然而，这种方法的可应用性是在汽车工业中使用的先决条件。
由US-A-2014/0333207已知用于操作照明系统的设备和方法，其中接收和转发来自“智能”节点的消息。所述已知照明系统的操作在节点内导致数据总线区段之间的数据转发的时间延迟，这不适合于光场景的快速调节。
由US-A-2012/0144078已知一种用于将时钟和数据从从机单向传输到主机的方法。时钟在此情况下随着组合的时钟/数据流的第一边沿从主机传输到从机，而数据则随着组合的时钟/数据流的第二边沿从从机传输到主机。该方法不是双向的。
US-A-2009/0021955公开了经由分层的双线数据总线控制LED内部照明，所述分层的双线数据总线可以实施为串联布置(US-A-2009/0021955的[0033]段)。然而，US-A-2009/0021955的技术教导也涉及星形拓扑。总线主控和从机在时隙方法中交替。没有解释系统时钟和数据的传输以及总线节点的控制和地址分配。特别地，总线主控不能有针对性地在物理层面上调用安装在相应总线从机中的测试资源。
发明内容
本发明的任务是允许使用两条数据导线为作为总线主控(BM)的从机的多于一个总线节点(BS1，BS2，BS3)实现双向、可自由配置的照明数据传输。
该任务通过每个独立权利要求的主题解决，其中本发明的各个实施方式是从属权利要求的主题。
利用本发明建议了在差分双线数据总线系统中的总线节点(BS1，BS2，BS3)的修改的JTAG接口，用于通过发光链的总线节点(BS1，BS2，BS3)控制至少一个发光器件的至少一个操控设备，其中在修改的JTAG接口中规定：
-修改的JTAG接口包括至少一个照明寄存器(ILR)作为该修改的JTAG接口的数据寄存器(DR)，通过总线节点(BS1，BS2，BS3)对发光器件的操控至少暂时地取决于所述至少一个照明寄存器的至少暂时的内容，
-其中所述修改的JTAG接口的特征在于，JTAG测试控制器(TAPC)包括根据IEEE1149标准以及特别是根据子标准IEEE 1149.1至IEEE 1149.8及其进一步发展中的一个或多个的状态图。
根据本发明，JTAG接口被修改为，其现在用差分信号而不是绝对电压信号操作，如根据本发明在差分双线数据总线中传输的那样，所述绝对电压信号也就是相对于参考电平(例如地)改变的电压信号。
利用本发明还建议一种用于照明设备的双线数据总线系统，该系统具有-差分双线数据总线，和
-多个总线节点(BS1，BS2，BS3)，每个总线节点控制用于至少一个发光器件的至少一个操控设备，
-其中每个总线节点(BS1，BS2，BS3)具有耦合到双线数据总线的修改的JTAG接口，该修改的JTAG接口包括至少一个照明寄存器(ILR)作为该修改的JTAG接口的数据寄存器(DR)，通过总线节点(BS1，BS2，BS3)对发光器件的操控至少是暂时地取决于该数据寄存器的至少暂时的内容，以及
-其中修改的JTAG接口的特征在于JTAG测试控制器(TAPC)包括根据IEEE 1149标准并且特别是根据子标准IEEE 1149.1到IEEE 1149.8及其进一步发展的一个或多个的状态图。
本发明还建议了一种借助于具有差分双线数据总线的双线数据总线系统的多个总线节点(BS1，BS2，BS3)之一的电气设备来操控发光器件的方法，包括以下步骤：
-通过在总线节点(BS1，BS2，BS3)内操控所述修改的JTAG接口的JTAG测试控制器(TAPC)来传输用于调节针对至少一个发光器件的光亮值的控制数据，所述总线节点根据这些控制数据向至少一个发光器件供应可控的电能，
-其中，修改的JTAG接口的特征在于，JTAG测试控制器(TAPC)包括根据IEEE 1149标准并且特别是根据子标准IEEE 1149.1到IEEE 1149.8及其进一步发展的一个或多个的状态图。
根据本发明，根据本发明的JTAG接口的变型由一种修改的JTAG接口来给出，该修改的JTAG接口用于通过具有差分双线数据总线的双线数据总线系统的总线节点(BS1，BS2，BS3)控制发光器件的操控设备，其中根据本发明在该修改的JTAG接口中规定，
-该修改的JTAG接口包括至少一个照明控制寄存器(ILCR)作为修改的JTAG接口的数据寄存器，并且包括照明寄存器(ILR)作为修改的JTAG接口的数据寄存器，
-照明控制寄存器(ILCR)的内容的至少部分取决于“照明寄存器(ILR)是否经由修改的JTAG接口的测试数据接口(TMS_TDI)或单独的数据输入(SILDI)而获得用于通过总线节点控制发光器件的操控设备的照明数据”，以及
-通过总线节点(BS1，BS2，BS3)对发光器件的操控至少暂时地取决于该照明寄存器(ILR)的至少暂时的内容，
-其中，修改的JTAG接口的特征在于，其包括JTAG测试控制器(TAPC)，该控制器具有根据IEEE 1149标准并且特别是根据子标准IEEE 1149.1到IEEE 1149.8及其进一步发展的一个或多个的状态图。
本发明还涉及一种用于初始化第一子设备(即总线主控(BM))和至少两个另外的子设备(即总线节点(BS1，BS2，BS3))之间的差分双线数据总线的方法，其中，所述双线数据总线(b1b2b3b4)包括第一单线数据总线(b1a，b2a，b3a)和第二单线数据总线(b1b,b2b,b3b)，该第二单线数据总线由至少两个总线节点划分为具有所属的第一单线数据总线区段(b1a，b2a，b3a)和第二单线数据总线区段(b1b,b2b,b3b)的至少两个双线数据总线区段(b1,b2,b3)，并且通过总线节点(BS1，BS2，BS3)中的至少一个总线节点(BS3)、即结束总线节点(BS3)来结束。该方法包括以下步骤：
-通过总线主控确定新的总线节点地址；
-通过总线主控(BM)在总线节点(BS1，BS2，BS3)(即所考察的总线节点)的总线节点地址寄存器(BKADR)中存储该总线节点地址，其中总线主控(BM)和所考察的总线节点通过一个或多个双线数据总线区段(b1，b2，b3)相互连接，并且总线节点地址寄存器(BKADR)是修改的JTAG接口的数据寄存器(DR)或所考察的总线节点的修改的JTAG接口的数据寄存器(DR)的一部分或所考察的总线节点的修改的JTAG接口的指令寄存器(IR)的一部分，其中修改的JATG接口的特征在于，其具有测试控制器，带有根据IEEE 1149标准或其子标准的状态图；
-通过闭合所考察的总线节点的传输门(TG)将一个或多个双线数据总线区段(b1，b2，b3)与一个或多个另外的双线数据总线区段(b1，b2，b3)连接，其中在传输门(TG)被闭合的时候，由总线节点一直防止通过总线主控(BM)将总线节点地址存储在所考察的总线节点(BS1，BS2，BS3)的总线节点地址寄存器(BKADR)中。
该方法的一个有利的改进包括步骤：将用于打开传输门(TG)的指令存储在所考察的总线节点的修改的JTAG接口的传输门控制寄存器(TGCR)中或指令寄存器(IR)中。
合适地，该方法的另一变型包括步骤：通过特别是旁路寄存器的循环写入和读取来检查对至少一个总线节点的正确寻址。
最后，根据本发明的方法还可以包括步骤：通过总线主控(BM)确定可正确寻址的总线节点的数量，以及将可正确寻址的总线节点的数量与额定数量相比较，并且根据该数量通过总线主控或连接的系统触发至少一个信号或措施。
根据本发明，还建议一种用于在差分双线数据总线初始化后传送数据的方法，包括以下步骤：
-通过由总线主控(BM)用发送地址写入所有总线节点的发送寄存器(SR)，同时向所有可达总线节点传送该发送地址，其中相应总线节点的相应发送寄存器(SR)是数据寄存器或数据寄存器的一部分、或该总线节点的修改的JTAG接口的指令寄存器(IR)的一部分，并且其中总线节点地址寄存器(BKADR)不是所涉及的寄存器的一部分；
-通过每个总线节点借助于预定的比较算法将发送寄存器(SR)中的发送地址与总线节点地址寄存器(BKADR)中的总线节点地址进行比较；
-如果先前通过该相应的总线节点执行的比较的比较算法得出与对于发送许可来说预期的、由在其总线节点地址寄存器(BKADR)中存储的总线节点地址和在其发送寄存器(SR)中存储的发送地址构成的组合足够的一致，则在为此规定的时间点激活针对相应总线节点的发送能力；
-如果先前通过相应的总线节点执行的比较的比较算法没有得出与对于发送许可来说预期的、由在其总线节点地址寄存器(BKADR)中存储的总线节点地址和在其发送寄存器(SR)中存储的发送地址构成的组合足够的一致，则去激活针对相应总线节点的发送能力。
此外，根据本发明建议一种用于在差分双线数据总线初始化后传送数据的方法，包括以下步骤：
-通过由总线主控(BM)用发送地址写入所有总线节点的发送寄存器(SR)，同时向所有可达总线节点传送该发送地址，其中相应总线节点的相应发送寄存器(SR)是数据寄存器或数据寄存器的一部分、或该总线节点的修改的JTAG接口的指令寄存器(IR)的一部分，并且其中总线节点地址寄存器(BKADR)不是所涉及的寄存器的一部分；
-通过每个总线节点借助于预定的比较算法将发送寄存器(SR)中的发送地址与总线节点地址寄存器(BKADR)中的总线节点地址进行比较；
-如果先前通过该相应的总线节点执行的比较的比较算法得出与对于发送许可来说预期的、由在其总线节点地址寄存器(BKADR)中存储的总线节点地址和在其发送寄存器(SR)中存储的发送地址构成的组合足够的一致，则针对相应总线节点的预定数据寄存器的内容激活相应总线节点的接收能力；
-如果先前通过相应的总线节点执行的比较的比较算法没有得出与对于发送许可来说预期的、由在其总线节点地址寄存器(BKADR)中存储的总线节点地址和在其发送寄存器(SR)中存储的发送地址构成的组合足够的一致，则针对相应总线节点的预定数据寄存器的内容去激活相应总线节点的接收能力。
根据本发明，还建议一种用于在差分双线数据总线初始化后传送数据的方法，包括以下步骤：
-通过由总线主控(BM)用发送地址写入所有总线节点的发送寄存器(SR)，同时向所有可达总线节点传送该发送地址，其中相应总线节点的相应发送寄存器(SR)是数据寄存器或数据寄存器的一部分、或该总线节点的修改的JTAG接口的指令寄存器(IR)的一部分，并且其中总线节点地址寄存器(BKADR)不是所涉及的寄存器的一部分；
-通过每个总线节点借助于预定的比较算法将发送寄存器(SR)中的发送地址与总线节点地址寄存器(BKADR)中的总线节点地址进行比较；
-如果先前通过该相应的总线节点执行的比较的比较算法得出与对于发送许可来说预期的、由在其总线节点地址寄存器(BKADR)中存储的总线节点地址和在其发送寄存器(SR)中存储的发送地址构成的组合足够的一致，则针对相应总线节点的指令寄存器(IR)的预定内容的内容激活相应总线节点的接收能力，以允许针对相应总线节点的修改的JTAG接口的指令解码器(IRDC)的预定指令；
-如果先前通过相应的总线节点执行的比较的比较算法没有得出与对于发送许可来说预期的、由在其总线节点地址寄存器(BKADR)中存储的总线节点地址和在其发送寄存器(SR)中存储的发送地址构成的组合足够的一致，则针对相应总线节点的指令寄存器(IR)的预定内容的内容去激活相应总线节点的接收能力，以禁止针对相应总线节点的修改的JTAG接口的指令解码器(IRDC)的预定指令。
本发明还涉及一种双线数据总线系统，具有差分双线数据总线(b1b2b3)，用于在总线主控(BM)和至少两个总线节点(BS1，BS2，BS3)之间传输数据，
-其中，双线数据总线(b1b2b3)由总线节点(BS1，BS2，BS3)划分为至少两个双线数据总线区段(b1，b2，b3)，并通过总线节点、即结束总线节点(BS3)结束，并且-其中，每个总线节点(BS1，BS2，BS3)除了第一总线节点(BS1)之外通过双线数据总线区段(b1，b2，b3)的在前双线数据总线区段(b2，b3)与总线节点(BS1，BS2，BS3)的在前总线节点(BS1，BS2)连接，而第一总线节点(BS1)通过双线数据总线区段的(b1，b2，b3)的在前双线数据总线区段(b1)与总线主控(BM)连接，并且-其中每个总线节点(BS1，BS2，BS3)除了结束总线节点(BS3)之外通过双线数据总线区段(b1，b2，b3)的后续双线数据总线区段(b2，b3)与总线节点(BS1，BS2，BS3)的后续总线节点(BS3，BS4)连接，并且
-其中所述双线数据总线系统具有带有主控双线数据总线接口(OWM)的总线主控(BM)，并且
-其中总线主控(BM)的主控双线数据总线接口(OWM)被设置用于借助于使用两个以上的差分物理电压电平和/或电流电平的数据总线协议经由双线数据总线(b1b2b3)或双线数据总线区段(b1，b2，b3)的至少一个双线数据总线区段(b1，b2，b3)(以下称为所考察的双线数据总线区段(b1，b2，b3))双向地发送并且从其接收数据，并且-其中所考察的双线数据总线区段(b1，b2，b3)包括两条信号导线，以及
-其中，在所考察的双线数据总线区段(b1，b2，b3)上电连接这些总线节点(BS1，BS2，BS3)中的一个总线节点(BS1，BS2，BS3)(下面称为所考察的总线节点(BS1，BS2，BS3))的双线数据总线接口(OWS1，OWS2，OWS3)，并且
-其中，所考察的总线节点的双线数据总线接口(OWS1，OWS2，OWS3)被设置用于借助于使用两个以上的差分物理电压电平和/或电流电平的数据总线协议由所考察的双线数据总线区段(b1，b2，b3)来接收数据，并且
-其中，所考察的总线节点的双线数据总线接口(OWS1，OWS2，OWS3)被设置用于借助于使用两个以上的差分物理电压电平和/或电流电平的数据总线协议经由所考察的双线数据总线区段(b1，b2，b3)来发送数据，并且
-其中所考察的总线节点(BS1，BS2，BS3)又配备有主控双线数据总线接口(OWM1，OWM2，OWM3)，并且
-其中所考察的总线节点(BS1，BS2，BS3)的主控双线数据总线接口(OWM1，OWM2，OWM3)被设置用于，借助于使用两个以上的差分物理电压电平和/或电流电平的数据总线协议经由双线数据总线区段(b1，b2，b3)的至少一个后续双线数据总线区段(b2，b3)(以下称为后续双线数据总线区段(b2，b3))向后续总线节点(BS2，BS3)双向地发送以及从其接收数据，并且
-其中所考察的总线节点(BS1，BS2，BS3)具有第一总线主控控制寄存器(OWMCR)，其被设计为控制所考察的总线节点(BS1，BS2，BS3)的主控双线数据总线接口(OWM1，OWM2，OWM3)，并且
-其中总线主控(BM)可以经由总线主控(BM)的主控双线数据总线接口(OWM)和双线数据总线(b1b2b3)或所考察的双线数据总线区段(b1，b2，b3)和所考察的总线节点的所述双线数据总线接口(OWS1，OWS2，OWS3)来写入所考察的总线节点(BS1，BS2，BS3)的总线主控控制寄存器(OWMCR)，并且因此可以控制所考察的总线节点(BS1，BS2，BS3)的主控双线数据总线接口(OWM1，OWM2，OWM3)的状态。
本发明还涉及一种用于在具有差分双线数据总线的双线数据总线系统中进行数据传输的方法，具有
-差分双线数据总线(b1b2b3)，带有两条信号导线用于在总线主控(BM)和至少两个总线节点(BS1，BS2，BS3)间之间差分传输数据，
-其中，双线数据总线(b1b2b3)由总线节点(BS1，BS2，BS3)划分为至少两个双线数据总线区段(b1，b2，b3)，并通过总线节点、即结束总线节点(BS3)结束，并且-其中，每个总线节点(BS1，BS2，BS3)除了第一总线节点(BS1)之外通过双线数据总线区段(b1，b2，b3)的在前双线数据总线区段(b2，b3)与总线节点(BS1，BS2，BS3)的在前总线节点(BS1，BS2)连接，而第一总线节点(BS1)通过双线数据总线区段的(b1，b2，b3)的在前双线数据总线区段(b1)与总线主控(BM)连接，并且-其中每个总线节点(BS1，BS2，BS3)除了结束总线节点(BS3)之外通过双线数据总线区段(b1，b2，b3)的后续双线数据总线区段(b2，b3)与总线节点(BS1，BS2，BS3)的后续总线节点(BS2，BS3)连接。
在该方法中，进一步执行以下操作：
-通过总线主控(BM)的主控双线数据总线接口(OWM)借助于使用两个以上的差分物理电压电平和/或电流电平的数据总线协议经由双线数据总线(b1b2b3)或双线数据总线区段(b1，b2，b3)的至少一个双线数据总线区段(b1，b2，b3)(以下称为所考察的双线数据总线区段(b1，b2，b3))双向发送并且接收数据；
-通过总线节点(BS1，BS2，BS3)的所考察的总线节点的双线数据总线接口(OWS1，OWS2，OWS3)借助于使用两个以上的差分物理电压电平和/或电流电平的数据总线协议由所考察的双线数据总线区段(b1，b2，b3)接收数据；
-通过总线节点(BS1，BS2，BS3)的所考察的总线节点的双线数据总线接口(OWS1，OWS2，OWS3)借助于使用两个以上的差分物理电压电平和/或电流电平的数据总线协议经由所涉及的双线数据总线区段(b1，b2，b3)来发送数据；
-通过所考察的总线节点的主控双线数据总线接口(OWM1，OWM2，OWM3)借助于使用两个以上的差分物理电压电平和/或电流电平的数据总线协议经由双线数据总线区段(b2，b3)的至少一个后续双线数据总线区段(b2，b3)向后续总线节点(BS2，BS3)双向地发送和接收数据；以及
-经由所考察的总线节点的总线主控控制寄存器(OWMCR)来控制所考察的总线节点的主控双线数据总线接口(OWM1，OWM2，OWM3)，所述总线主控控制寄存器被设计为可以通过总线主控经由双线数据总线(b1b2b3)来写入。
本发明还具有一种用于作为总线节点连接到数据总线系统的差分双线数据总线(b1b2b3)以传输用于发光器件(LED1，LED2，LED3，LED4)的照明数据的设备，其中双线数据总线(b1b2b3)具有多个由总线节点划分的双线数据总线区段(b1，b2，b3)，并且其中该设备配备有
-壳体(GH)，
-其中，所述壳体(GH)具有至少两行连接端，即第一连接端行(GND，b1a，b1b，Vbat)和第二连接端行(GND，b2a，b2b，Vbat)，
-其中至少所述至少两个连接端行相对地布置在壳体(GH)上，
-其中每个连接端行包括用于尤其是负的第一电源电位(GND)的电源电位连接端和用于特别是正的第二电源电位(Vbat)的连接端，
-其中不仅第一连接端行(GND，b1a，b1b，Vbat)的用于第一电源电位的连接端(GND)与第二连接端行(GNd，b2a，b2b，Vbat)的用于第一电源电位的连接端(GND)、并且第一连接端行(GND，b1a，b1b，Vbat)的用于第二电源电位的连接端(Vbat)与第二连接端行(GNd，b2a，b2b，Vbat)的用于第二电源电位的连接端(Vbat)分别不交叉地连接，
-其中，第一连接端行(GND，b1a，b1b，Vbat)具有两个总线连接端(b1a，b1b)用于总线节点之前的双线数据总线区段(b1)，所述总线连接端被布置在用于第一电源电位的连接端(GND)和用于第二电源电位的电源电位连接端(Vbat)之间，
-其中，第二连接端行(GND，b2a，b2b，Vbat)具有两个总线连接端(b2a，b2b)用于在总线节点之后的双线数据总线区段(b2)，所述总线连接端被布置在用于第一电源电位的连接端(GND)和用于第二电源电位的连接端(Vbat)之间，以及
-其中，每个连接端行具有用于与发光器件(LED1，LED2，LED3，LED4)连接的至少一个连接端，其与所涉及的连接端行的用于第一电源电位的连接端(GND)相邻，而且与所涉及的连接端行的用于第一电源电位的连接端(GND)的与总线连接端(b1a,b1b,b2a,b3b)相对的侧相邻。
最后，本发明还包括一种用于作为总线节点连接到数据总线系统的差分双线数据总线(b1b2b3)以传输用于发光器件(LED1，LED2，LED3，LED4)的照明数据的设备，其中双线数据总线(b1b2b3)具有多个由总线节点划分的双线数据总线区段(b1，b2，b3)，并且其中该设备配备有
-壳体(GH)，
-其中，所述壳体(GH)具有至少两行连接端，即第一连接端行(GND，b1a，b1b，Vbat)和第二连接端行(GND，b2a，b2b，Vbat)，
-其中至少所述至少两个连接端行相对地布置在壳体(GH)上，
-其中每个连接端行包括用于尤其是负的第一电源电位)的连接端(GND和用于特别是正的第二电源电位的连接端(Vbat)，
-其中不仅第一连接端行(GND，b1a，b1b，Vbat)的用于第一电源电位的连接端(GND)与第二连接端行(GNd，b2a，b2b，Vbat)的用于第一电源电位的连接端(GND)、而且第一连接端行(GND，b1a，b1b，Vbat)的用于第二电源电位的连接端(Vbat)与第二连接端行(GNd，b2a，b2b，Vbat)的用于第二电源电位的连接端(Vbat)分别不交叉地连接，
-其中，第一连接端行(GND，b1a，b1b，Vbat)具有两个总线连接端(b1a，b1b)用于总线节点之前的双线数据总线区段(b1)，所述总线连接端被布置在用于第一电源电位的连接端(GND)和用于第二电源电位的连接端(Vbat)之间，
-其中，第二连接端行(GND，b2a，b2b，Vbat)具有两个总线连接端(b2a，b2b)用于在总线节点之后的双线数据总线区段(b2)，所述总线连接端被布置在用于第一电源电位的连接端(GND)和用于第二电源电位的连接端(Vbat)之间，以及
-至少一个发光器件(LED1，LED2，LED3，LED4)，
-其中发光器件(LED1，LED2，LED3，LED4)布置在壳体(GH)的凹部(ASP)中或布置在壳体(GH)上。
在上述两个设备的情况下，可以设置至少三组发光器件(LED1，LED2，LED3)，每组发光器件具有至少一个发光器件(LED1，LED2，LED3)，这些发光器件布置在壳体(GH)外或布置在壳体(GH)的凹部(ASP)中和/或壳体(GH)上，其中，每个发光器件(LED1，LED2，LED3)组中的至少一个发光器件(LED1，LED2，LED3)分别相对于另一发光器件(LED1，LED2，LED3)组的至少一个发光器件(LED1，LED2，LED3)具有不同的发光颜色。
此外，可以设置分别具有发光器件(LED1，LED2，LED3，LED4)的至少两个发光器件(LED1，LED2，LED3，LED4)组，或分别具有发光器件(LED1，LED2，LED3，LED4)的至少三个发光器件(LED1，LED2，LED3，LED4)组，其中，每个发光器件(LED1，LED2，LED3，LED4)组的至少一个发光器件(LED1，LED2，LED3，LED4)的亮度可以根据照明寄存器(ILR)的数据内容通过调节发光强度而相对于每个其他发光器件(LED1，LED2，LED3，LED4)组的至少一个发光器件(LED1，LED2，LED3，LED4)不同地加以调节。
此外，本发明包括一种用于作为总线节点连接到数据总线系统的差分双线数据总线(b1b2b3)以传输用于发光器件(LED1，LED2，LED3，LED4)的照明数据的设备，其中双线数据总线(b1b2b3)具有多个由总线节点划分的双线数据总线区段(b1，b2，b3)，并且其中该设备设置有
-壳体(GH)，
-其中，所述壳体(GH)具有至少三行连接端，即第一连接端行(GND，b1a，b1b，Vbat)和第二连接端行(GND，b2a，b2b，Vbat)和第三连接端行(Vbat，b3a，b3b)和可选的第四连接端行(GND，b4a，4b4)，
-其中，在壳体(GH)上三个或四个连接端行的每一个连接端行具有至少一个相邻的连接端行，其与所述连接端行成一角度地布置，特别是成锐角或钝角或90°的角度，
-其中，每个连接端行具有用于尤其是负的第一电源电位的连接端(GND)和用于特别是正的第二电源电位的连接端(Vbat)，
-其中在壳体(GH)的两个相邻的连接端行中，一个连接端行具有用于第一电源电位的连接端(GND)，而另一个连接端行具有用于第二电源电位的连接端(Vbat)，
-其中，关于顺时针或逆时针的计数方向，壳体(GH)的所有连接端行的相应的电源电位连接端分别是连接端行的第一连接端，
-其中每个连接端行包括分别用于一个双线数据总线区段(b1，b2，b3)的两个总线连接端(b1a，b1b，b2a，b2b，b3a，b3b，b4a，b4b)，
-其中用于一个双线数据总线区段(b1，b2，b3)的两个总线连接端(b1a，b1b，b2a，b2b，b3a，b3b，b4a，b4b)与所涉及的连接端行的电源电位连接端相邻，以及-至少一个发光器件(LED1，LED2，LED3)，
-其中至少一个发光器件(LED1，LED2，LED3)布置在壳体(GH)的凹部(ASP)中或布置在壳体(GH)上。
在这种设备或根据本发明的上述设备中的另一设备的情况下，可以设置有导电安装元件(引线框)，用于从壳体(GH)向外引出嵌入在壳体(GH)中的具有IC电路的裸片的触排，其中壳体(GH)具有两个相对的连接端行，每一个连接端行具有用于第一电源电位(GND)或第二电源电位(Vbat)的电源电位连接端，并且其中，这两个连接端行的电源电位连接端通过安装元件(引线框)彼此导电连接。
此外，可能的是，安装元件(引线框)具有承载所述裸片的支撑部件(裸片座(diepaddle))，并且所述支撑部件将两个所述相对的连接端行的用于第一电源电位(GND)或第二电源电位(Vbat)的两个电源电位连接端彼此导电连接。
在本发明的该进一步改进中规定，每个壳体的Vbat连接端或每个壳体的GND连接端经由引线框的裸片座彼此连接。相应的另一个电源电位连接端(GND或Vbat)经由构造于裸片中的印制导线、或通过构造于印刷电路板(裸片位于该印刷电路板上)上的印制导线连接。
本发明还包括一种用于作为总线节点连接到数据总线系统的差分双线数据总线(b1b2b3)以传输用于发光器件(LED1，LED2，LED3，LED4)的照明数据的设备，其中双线数据总线(b1b2b3)具有多个由总线节点划分的双线数据总线区段(b1，b2，b3)，并且其中该设备设置有
-壳体(GH)，
-总线连接端(b1a，b1b，b2a，b2b)，用于经由差分双线数据总线(b1b2b3)接收照明数据，
-其中所述总线连接端(b1a，b1b，b2a，b2b)布置在用于特别是负的第一电源电位(GND)的电源电位连接端和用于特别是正的第二电源电位(Vbat)的电源电位连接端之间，
-至少一个发光器件(LED1，LED2，LED3)，
-可经由待施加到总线连接端(b1a，b1b，b2a，b2b)的信号操作的照明寄存器(ILR)，以及
-用于操作发光器件(LED1，LED2，LED3)的装置，其中从至少一个发光器件发出的光的亮度和/或颜色取决于照明寄存器(ILR)的内容。
在此情况下，设置至少三个发光器件(LED1，LED2，LED3)组，每个发光器件组具有至少一个发光器件(LED1，LED2，LED3)，所述发光器件组布置在壳体(GH)的外部或布置在壳体(GH)的凹部(ASP)中和/或在壳体(GH)上，其中每个发光器件(LED1，LED2，LED3)组的至少一个发光器件(LED1，LED2，LED3)相对于每个其他发光器件(LEDl，LED2，LED3)组的至少一个发光器件(LEDl，LED2，LED3)具有不同的发光颜色。
此外，可以设置分别具有发光器件(LED1，LED2，LED3，LED4)的至少两个发光器件(LED1，LED2，LED3，LED4)组，或分别具有发光器件(LED1，LED2，LED3，LED4)的至少三个发光器件(LED1，LED2，LED3，LED4)组，其中每个发光器件(LED1，LED2，LED3，LED4)组的至少一个发光器件(LED1，LED2，LED3，LED4)的亮度可以根据照明寄存器(ILR)的数据内容通过调节发光强度而相对于每个其他发光器件(LED1，LED2，LED3，LED4)组的至少一个发光器件(LED1，LED2，LED3，LED4)不同地加以调节。
发明内容
根据本发明已经认识到：当每个总线节点具有适用于双向中继的子设备时，由两个单线测试总线组成的双线数据总线特别适用于这种数据的传输，特别适用于发光带的发光器件的控制，所述双线数据总线(包括所属的操作方法)例如在文献DE-B-10 2015004433、DE-B-10 2015 004 434、DE-B-10 2015 004 435和DE-B-10 2015 004 436中描述，其内容在此通过引用属于本申请的主题。用于控制供电的差分多电平JTAG总线的使用已在DE-B-10 2016 100 837、DE-B-10 2016 100 838、DE-B-10 2016 100 839、DE-B-102016100 840、DE-B-10 2016 100 841、DE-B-10 2016 100 842、DE-B-10 2016 100 843、DE-B-102016 100 845、DE-B-10 2016 100 847和DE-B-10 2016 101 181中涉及，其内容在此通过引用属于本专利申请的主题。
但是与DE-B-10 2015 004 433、DE-B-10 2015 004 434、DE-B-10 2015 004 435和DE-B-10 2015 004 436的主题不同，现在不是差分地传输测试数据，而是差分地传输有用数据，特别是用于照明控制。差分地传输有用数据允许明显更高的数据传输速率和同时更低的EMV辐射。与已知的CAN协议不同，数据时钟被一起传输，这使得总线节点中数据时钟的费事重构是多余的，因此显着降低了总线节点(BS1到BSn)中的收发器的成本。此外，在DE-B-10 2015 004 433、DE-B-10 2015 004 434、DE-B-10 2015 004 435和DE-B-10 2015 004436中公开的测试总线也仅被设计用于点对点连接。因此，一方面需要修改测试总线，使得多个总线从机可以作为总线节点被操控，而在另一方面，需要修改测试总线，使得它可以用提高的数据速率操作。后者通过使用由两条单线数据总线组成的双线数据总线实现。在此情况下，根据本发明，控制数据经由双线数据总线写入JTAG接口的专用数据寄存器(DR)中或从JTAG接口的专用数据寄存器读取。
因此与文献DE-B-10 2016 100 837、DE-B-10 2016 100 838、DE-B-10 2016 100839、DE-B-10 2016 100 840、DE-B-10 2016 100 841、DE-B-10 2016 100 842、DE-B-102016 100843、DE-B-10 2016 100 845、DE-B-10 2016 100 847和DE-B-10 2016 101 181不同，可以根据要求保护的本发明的技术教导在将照明数据传输到总线节点时实现更高的速度。
本发明的核心思想是两条单线数据总线的互补调制。由此减少了EMV辐射并且可以实现更高的数据传输速度。
上述任务和其它任务根据本发明通过提供具有JTAG接口的接口单元来解决，该JTAG接口可以借助于接口装置按时间顺序与集成电路交换被时间复用的信号，并且可以经由双线数据总线来操控所述信号。这些信号被格式化为，使得通过JTAG接口而控制数据流和调节所连接的发光器件的照明参数所需的全部信息经由此接口串行地并且用差分信号传输。在这种情况下，JTAG边界协议的所有数据值在为此设置的时隙中作为差分信号传输。除了JTAG控制信号的时间复用之外，根据本发明的接口设备还使用三种不同的差分电压数值范围(VB1，VB2，VB3)来用于差分电压信号和差分信号电平(TOW)，以便在差分双线数据总线(见图2)上传输
1.至少串行的测试数据输入TDI的数据，和
2.至少串行测试输出TDo的数据，和
3.至少测试模式输入TMS的用于控制集成电路的测试控制器的控制数据，和
4.至少用于向测试控制器提供其测试系统时钟TCK的测试时钟，和
5.可选的测试复位信号TRST。
在此情况下与已经在上面提到的专利文献不同，图2现在示出了差分而不是绝对的电平。
因此，本发明主要涉及在第一子设备(即总线主控(BM))和至少两个其它子设备(即总线节点(BS1，BS2，BS3))之间的具有双线数据总线(b1b2b3b4)的双向差分数据总线(见图6)，该双线数据总线由两个单线数据总线(b1a，b1b，b3a,b4a；b1b，b2b，b3b,b4b)组成。在这种情况下，总线节点相同地具有用于在最广泛的意义下借助于PWM来控制发光器件的上述集成电路，所述集成电路的状态应当被控制或改变。当然，在本发明中描述的双向差分数据总线也适用于控制电能的其他消费器。这种双向差分数据总线优选地仅具有一个接地导线(GND)、双线数据总线(b1a，b1b，b3a,b4a；b1b，b2b，b3b,b4b)的第一单线数据总线(b1a，b1b，b3a,b4a)形式的第一单个数据导线和双线数据总线的(b1a，b2a，b3a，b4a；b1b，b2b，b3b,b4b)的第二单线数据总线(b1b，b2b，b3b,b4b)形式的第二单个数据导线。双线数据总线(b1a，b1b，b3a,b4a；b1b，b2b，b3b,b4b)以及因此第一单线数据总线(b1a，b1b，b3a,b4a)和第二单线数据总线(b1b，b2b，b3b,b4b)通过总线节点(BS1，BS2，BS3)划分为各个双线数据总线区段(b1，b2，b3)，其中双线数据总线的第一单线数据总线被划分为相应的单线数据总线区段(b1a，b1b，b3a,b4a)，以及其中双线数据总线的第二单线数据总线也被划分为相应的单线数据总线区段(b1b，b2b，b3b，b4b)。双线数据总线区段的第一和第二单线数据总线区段在此情况下有利地分别如根据DE-B-10 2016 100 837、DE-B-102016 100 838、DE-B-10 2016 100 839、DE-B-10 2016 100 840、DE-B-10 2016 100 841、DE-B-10 2016100 842、DE-B-10 2016 100 843、DE-B-10 2016 100 845、DE-B-10 2016 100847和DE-B-10 2016 101 181的单线数据总线区段那样实施。由此，总线节点(BS1，BS2，BS3)分别仅需要两对额外的电连接端。现在既为了可以将数据从总线主控(BM)发送到总线节点(BS1，BS2，BS3)中的一个(下文成为所考察的总线节点)中、又为了可以从所考察的总线节点读出数据到总线主控(BM)，可以经由双线数据总线(b1b2b3)对数据进行双向传输。在此情况下，数据互补地在双线数据总线(b1b2b3)的第一单线数据总线和第二单线数据总线上传输。这意味着，与上述文献组不同，不是相对于参考电位来评估单个的、即第一或第二单线数据总线导线的电位，而是评估双线数据总线(b1b2b3b4)的第一单线数据总线导线(b1a，b1b，b3a,b4a)和第二单线总线数据导线(b1b，b2b，b3b，b4b)之间的电位差。该电位差在下面也称为差分电平(TOW)。在其他方面，用于第一和第二单线数据总线的方法和设备优选地对应于前述文献的方法和设备。
现在出现的问题是，除了数据传输之外还必须差分传输同步信号。为此，经由双线数据总线(b1b2b3)通过时钟信号(即TCK信号)特别是从总线主控(BM)到总线节点(BS1，BS2，BS3)附加地传输系统时钟。为了允许该通信，总线节点(BS1，BS2，BS3)具有第一装置，该第一装置将在双线数据总线(b1b2b3)的第一单线数据总线(b1a，b2a，b3a)和第二单线数据总线(b1b，b2b，b3b)上的或在双线数据总线(b1b2b3)的连接上的双线数据总线区段(b1，b2，b3)上的差分信号电平(TOW)与第三阈值(V2H)进行比较(也参见图9)。为此，优选通过所考察的相关总线节点(BSn)的相应双线数据总线接口(OWSn)的第二差分输入放大器(V2)检测差分信号电平(TOW)并且转换为差分电平信号(DPS)。所考察的相关总线节点(BSn)的相应双线数据总线接口(OWSn)的第三比较器(cmp3)将在所考察的总线节点(BSn)之前的双线数据总线区段(bn)的双线数据总线上的差分信号电平(TOW)以所考察的总线节点(BSn)的差分电平信号(DPSn)的值的形式与第三阈值信号的值(即第三阈值(V2H)相比较。此外，所考察的总线节点(BSn)还具有第二装置，第二装置将在所考察的总线节点(BSn)之前的双线数据总线区段(bn)的双线数据总线上的差分信号电平(TOW)以差分电平信号(DPS)的值的形式与第二阈值(V2L)进行比较。所考察的相关总线节点(BSn)的相应双线数据总线接口(OWSn)的第二比较器(cmp2)将在所考察的总线节点(BSn)之前的双线数据总线区段(bn)的双线数据总线(b1b2b3)上的差分信号电平(TOW)以差分电平信号(DPS)的值的形式与第二阈值信号(V2L)的值进行比较。如果第三阈值(V2H)与第二阈值(V2L)不同并且这些阈值(V2L，V2H)按照值而位于电源电压范围内，则通过这两个阈值(V2H，V2L)定义和规定用于所涉及的总线节点的电平信号(DPS)的值的三个电压数值范围(VB1，VB2，VB3)，其中所涉及的总线节点确定双线数据总线上的差分电压。在这种情况下，在总线节点侧的第二和第三比较器(cmp2，cmp3)测量：双线数据总线(b1b2b3)或双线数据总线(b1b2b3)的分别连接到所涉及的总线节点(BSn)的双线数据总线区段(b1，b2，b3)的差分信号电平(TOW)的数值恰好位于哪个电压数值范围(VB1，VB2，VB3)中。第二和第三阈值(V2L，V2H)因此限定用于电平信号(DPS)的三个所述信号电压数值范围(VB1，VB2，VB3)，并因此限定用于双线数据总线(b1b2b3)上的差分信号电平(TOW)的三个电压范围。第二放大器(V2)和稍后解释的第一放大器(V1)优选地设计为使得它们将在前双线数据总线区段(bn)上的最大预期差分上冲(Hub)减小到小于电源电压(Vbat)相对于第二参考电位(GND)的简单数值的值。在此应当注意，由于总线的差分性质，差分信号电平(TOW)的最大电平上冲的数值可以是总线节点的工作电压(Vbat)的数值的两倍。为了更清楚起见，将中间的电压数值范围命名为第二电压数值范围(VB2)。该第二电压数值范围向下受到第一电压数值范围(VB1)的限制。在此情况下，有意地保留“第一电压范围(VB1)是否是具有比第二电压范围(VB2)、即中间电压范围的电压更正或更负的电压的电压范围”未确定，因为系统也以相反的电压极性工作。同时，对应地第二电压数值范围(VB2)受到其他电压侧限制，也就是向上、也就是与在第一电压数值范围(VB1)情况下相反地通过第三电压数值范围(VB3)限制。(见图3。)
现在为了将数据从总线主控(BM)即主处理器传输到总线节点(BS1，BS2，BS3)，现在在至少三个彼此相继的时隙(TIN0，TIN1，TDOz)中通过总线主控(BM)或所涉及的总线节点(BS1，BS2，BS3)将数据经由双线数据总线(b1b2b3)或双线数据总线(b1b2b3)的连接到总线节点(BS1，BS2，BS3)的双线数据总线区段(b1，b2，b3)传输，见图5和图6。在此情况下，通过相应时隙(TIN0，TIN1，TDOz)的时间位置以及相应总线节点(BS1，BS2，BS3)的相应总线节点地址寄存器(BKADR)的内容和相应总线节点(BS1，BS2，BS3)的先前通过总线主控(BM)传送到相应总线节点(BS1，BS2，BS3)的发送地址来规定谁有发送授权。这里，在用于发送目的的三个彼此相继时隙(TIN0，TIN1，TDOz)的分组中向总线主控(BM)典型地分配两个时隙(TIN0，TINl)和向所涉及的总线节点(BS1，BS2，BS3)典型地分配一个时隙(TDOz)。根据本发明，通过数据、即所涉及的总线节点(BS1，BS2，BS3)的发送地址来规定总线节点(BS，BS2，BS3)中的哪个总线节点(BS，BS2，BS3)被允许在对应的总线节点发送时隙(TDOz)中发送，总线主控(BM)将该数据同时传送到所有可达总线节点(BS1，BS2，BS3)的所有发送寄存器(SR)中并存储于其中，所述可达总线节点的在前的双线数据总线区段恰好允许连接到总线主控(BM)。所有总线节点(BS1，BS2，BS3)将其相应的发送寄存器(SR)中的发送地址与总线初始化期间在其总线节点地址寄存器(BKADR)中存储的自己的总线节点地址相比较，并且仅当其发送寄存器(SR)中的所传送的发送地址与其总线节点地址寄存器(BKADR)中存储的自己的总线节点地址一致时才在总线节点发送时隙(TDOz)中并且仅在预定时间进行发送。由至少三个时隙(TIN0，TIN1，TDOz)组成的分组内的相对时隙位置在此情况下优选地、但非必要地对于尽可能所有总线节点(BS1，BS2，BS2)总是相同。特别优选地，第一时隙(TIN0)和第二时隙(TIN1)包含控制数据和/或从总线主控(BM)传输到总线节点(BS1，BS2，BS3)的第一数据，其中，控制数据和第一数据特别和优选地应该与IEEE 1149.14线测试数据总线的数据兼容，以及其中总线节点(BS1，BS2，BS3)接收控制数据和第一数据。由此，例如可以传输总线节点地址、发送地址和照明值等。
但是，与现有技术不同，现在当所传送的和在总线节点的JTAG接口的发送寄存器(SR)中存储的发送地址与总线初始化期间在所涉及的总线节点(BSn)的总线节点地址寄存器(BKADR)中存储的、所考察的总线节点(BSn)的存储的总线节点地址一致时，在第三时隙、即总线节点发送时隙(TDOz)中仅在第二和第三电压数值范围(VB2和VB3)、而不是在第一电压数值范围(VB1)中从所涉及的总线节点(BSn)向总线主控(BM)传输数据。所考察的总线节点(BSn)包括所述地址寄存器(BKADRn)作为其JTAG接口的数据寄存器(DRn)。因此第三时隙、即总线节点发送时隙(TDOz)根据本发明包含第二数据，该第二数据从所涉及的总线节点(BSn)向总线主控(BM)传输，并且其中总线主控(BM)从所涉及的总线节点(BSn)接收该第二数据，其中第二数据仅在第二电压数值范围(VB2)和在第三电压数值范围(VB3)中通过所涉及的总线节点(BSn)传输。同时，由总线主控(BM)在每个时隙(TIN0，TIN1，TDOz)中传输时钟，参见图5。时钟信号(TCK)在此情况下通过时钟信号发信号通知，该时钟信号在一方面系统基本时钟周期(T)的时隙的至少两个半时钟周期(T1H，T2H)的第一半时钟周期中的第一电压数值范围(VB1)与另一方面系统基本时钟周期(T)的时隙的至少两个半时钟周期(T1H，T2H)的第二半时钟周期中的第二电压数值范围(VB2)或第三电压数值范围(VB3)之间振荡。该时钟信号通过以下方式加以检测，即在双线数据总线(b1b2b3)上或在双线数据总线(b1b2b3)的连接的双线数据总线区段(b1，b2，b3)上的差分电压的数值从第二电压数值范围(VB2)或第三电压数值范围(VB3)切换到第一电压数值范围(VB1)，并且反之亦然。第二阈值(V2L)的对应的阈值电压的交叉可以由所属的第二比较器(cmp2，参见图9)、即模拟装置来加以识别。因此可能的是，在所涉及的总线节点(BSn)侧、也就是在集成电路侧安全地提取系统时钟(TCK)。这里，根据本发明，与其他信号的注入构造相比，时钟注入的构造被选择成，使得时钟发送器可以在总线主控(BM)侧重写可以在双线数据导线处并行激活的任何其它电平源。因此，在现实中可能有必要的是，设置外部较大的晶体管用于在双线数据总线(b1b2b3)上或在双线数据总线(b1b2b3)的连接的双线数据总线区段(b1，b2，b3)上注入时钟，以便能够向尽可能多的总线节点(BS1，BS2，BS3)提供时钟。这些外部晶体管应被选择为，使得在同时激活所有总线节点电流源时这些外部晶体管可以重写所有总线节点电流源。
在特别的实施方式中，这样的数据总线系统的特征在于，双线数据总线(b1b2b3)上或双线数据总线(b1b2b3)的连接的双线数据总线区段(b1，b2，b3)上的数据的双向传输期间，通过总线主控(BM)和总线节点(BS1，BS2，BS3)使用3个逻辑状态，其中这些逻辑状态具有层次结构。一种时钟状态，在此是双线数据总线(b1b2b3)或双线数据总线(b1b2b3)的连接的双线数据总线区段(b1，b2，b3)的差分信号电平(TOW)的数值在第一电压数值范围(VB1)中所位于的时钟状态，具有最高优先级并且不能由其他发送装置(例如总线节点(BS1，BS2，BS3)的发送装置)重写。由此确保了总线主控(BM)和总线节点(BS1，BS2，BS3)至少在基本时钟方面可以始终同步工作。这是一个显著的优点，例如相对于CAN总线来说，在CAN总线的情况下需要在总线节点中进行费事的时钟恢复。为了能够建立第一逻辑状态，在该第一逻辑状态下在双线数据总线(b1b2b3)上或在双线数据总线(b1b2b3)的连接的双线数据总线区段(b1，b2，b3)上的差分信号电平(TOW)的数值被强制在第一电压数值范围(VB1)中，总线主控(BM)的主控双线数据总线接口(OWM)优选具有第一晶体管(T1a)形式的第一主导开关，参见图8，用于操控第一单线数据总线(b1a，b2a，b3a，b4a)，所述第一主导开关在相应系统基本时钟周期(T)的相应时隙的至少两个半时钟周期(T1H，T2H)的所属半时钟周期中将双线数据总线(b1b2b3)的第一单线数据总线(b1a，b2a，b3a,b4a)例如相对于第一参考电位、即电源电压(Vbat)进行相对低欧姆的短路，参见图8。此外，总线主控(BM)的主控双线数据总线接口(OWM)优选具有第一晶体管(T1b)形式的第二主导开关，参见图8，用于操控第二单线数据总线(b1b，b2b，b3b,b4b)，该第二主导开关在相应系统基本时钟周期(T)的相应时隙的至少两个半时钟周期(T1H，T2H)的所属半时钟周期中将双线数据总线(b1b2b3)的第二单线数据总线(b1b，b2b，b3b,b4b)例如相对于第二参考电位(GND)进行相对低欧姆的短路，其中该第二参考电位按照电压电平优选与第一参考电位相反，参见图8。当其内阻高于在主控双线数据总线接口(OWM)中的两个主导第一晶体管(T1a，T1b)的内阻时，相应单线数据总线相对于参考电位(Vbat，GND)之一的这种周期性短路不再能通过其它发送器特别是总线节点(BS1，BS2，BS3)的发送器重写。第一分压器由第一分压器电阻(R1a)相对于电压(例如正电源电压(Vbat))和第二分压器电阻(R2a)相对于另一电压(例如第二参考电位(GND))形成。第二分压器由另外的第一分压器电阻(R1b)相对于所述电压(例如正电源电压(Vbat))和另外的第二分压器电阻(R2b)相对于另一电压(例如第二参考电位(GND))形成。当没有总线主控(BM)或总线节点(BS1，BS2，BS3)的其它发送器(T1a，T2a，T3a，T1b，T2b，T3b)发送时，第一分压器和第二分压器一起将双线数据总线(b1b2b3)或双线数据总线(b1b2b3)的连接的双线数据总线区段(b1，b2，b3)的差分信号电平(TOW)的数值保持在第二电压数值范围(VB2)中，或将该数值引导回第二电压数值范围(VB2)中。
现在为了传输数据，当应该传输与第二电压数值范围(VB2)的逻辑数据值相反的逻辑值时，两线数据总线(b1b2b3)上或双线数据总线(b1b2b3)的连接的双线数据总线区段(b1，b2，b3)上的差分信号电平(TOW)的数值从该第二电压数值范围(VB2)通过总线主控(BM)和/或总线节点(BS1，BS2，BS3)的发送器(T1a，T2a，T3a，T1b，T2b，T3b)带入第三电压数值范围(VB3)中。为此，相应的发送单元，也就是总线主控(BM)或所涉及的总线节点(BS1，BS2，BS3)，分别将电流馈入双线数据总线(b1b2b3)的相应的单线数据总线中或双线数据总线(b1b2b3)的双线数据总线区段(b1，b2，b3)的所涉及的连接的单线数据总线区段中。这两个馈入的电流导致分压器电阻(R1a，R2a；R1b+，R2b)上的电压降改变。在馈入电流的合适极性情况下，在双线数据总线(b1b2b3)上或在双线数据总线(b1b2b3)的连接的双线数据总线区段(b1，b2，b3)上的差分信号电平(TOW)的数值从第二电压数值范围(VB2)移动到第三电压数值范围(VB3)。如果发生借助于这样的数据流同时发送以及主导开关的同时闭合(T1a，T1b)，则：只要主导开关根据本发明设计得足够低欧姆，主导开关(T1a，T1b)就导出相应发送器的发送流并因此重写该差分信号电平(TOW)的数值和必要时也重写通过分压器(R1a，R1b，R2a，R2b)产生的差分信号电平(TOW)。然而，不像现有技术那样可能出现短路。特别是，不会出现由US-A-2007/0033465已知的总线节点侧和总线主控发送器之间的短路。因此，该设备的一个特别的特征是，双线数据总线上的三个逻辑状态中的第二逻辑状态通过总线主控(BM)中两个第一可开关电流源(其优选地通过第二晶体管(T2a)和另外的第二晶体管(T2b)实现(参照图8))和/或通过两个第二可开关电流源(其优选地通过第三晶体管(T3a)和另外的第三晶体管(T3b)来实现(参见图9))并且不通过两个电压源产生。同时，在本发明的一种实施方式中，通过已经描述的差分拉电路(R1a+，R2a；R1b，R2b)以第一和第二分压器的形式产生数据总线上三个逻辑状态中的第三逻辑状态。当然，还可以想到用于这种差分拉电路的其他可能性。原则上，两个分压器(R1a+，R2a；R1b，R2b)形式的差分拉电路是由两个电压源组成的差分电压源，该差分电压源将双线数据导线的两个单线数据导线置于第二差分电压上，该第二差分电压按数值位于第二电压数值范围(VB2)内。在这种情况下，该差分电压源在其每个电压源中具有相应的内阻，该内阻是如此之大，以致于相应的电压源的相应的可能的输出电流被限制，使得接通的电流源(T2a，T2b)和(T3a，T3b)分别提供比差分拉电路(R1a，R2a；R1b，R2b)可以引出电流的更大的电流。因此得到清晰的层次结构：
-作为第一，总线主控(BM)的主导开关(T1a，T1b)的开关状态占主导，接下来，
-作为第二，在对于双线数据总线(b1b2b3)上或双线数据总线(b1b2b3)的连接的双线数据总线区段(b1，b2，b3)上的差分电压的电压确定元件的层次结构中，总线主控的接通的电流源(T2a，T2b)和所考察的总线节点的接通的电流源(T3a，T3b)，它们典型地具有彼此相同的权利，以及
-作为第三和最后，差分拉电路(在此以分压器(R1a，R2a；R1b，R2b)的形式)的优先级最低，差分拉电路典型地每个双线数据总线区段只设置一次。
优选地，该第一逻辑状态对应于双线数据总线(b1b2b3)上或双线数据总线(b1b2b3)的连接的双线数据总线区段(b1，b2，b3)上的第一电压数值范围(VB1)中的第一差分电压数值电平(-VIO)，第二逻辑状态对应于双线数据总线(b1b2b3)上或双线数据总线(b1b2b3)的连接的双线数据总线区段(b1，b2，b3)上的第二电压数值范围(VB2)中的中间的第二差分电压数值电平(VM)，并且第三逻辑状态对应于双线数据总线(b1b2b3)上或双线数据总线(b1b2b3)的连接的双线数据总线区段(b1，b2，b3)上的第三电压数值范围(VB3)中的第三差分电压数值电平(VIO)，见下面的图3。
有利地，使用第二逻辑状态来传输数据信号的第一逻辑状态(例如“低”)，并且使用在双线数据总线(b1b2b3)上或双线数据总线(b1b2b3)的连接的双线数据总线区段(b1，b2，b3)上的第三逻辑状态来传输数据信号的第二逻辑状态(例如“高”)。如果双线数据总线导线处于第一逻辑状态，则不将该第一逻辑状态用于数据传输。
根据本发明，使用在双线数据总线(b1b2b3)上或在双线数据总线(b1b2b3)的连接的双线数据总线区段(b1，b2，b3)上的第一逻辑状态来传输系统时钟信号的第一逻辑状态(例如“低”)，并且使用在双线数据总线(b1b2b3)上或在双线数据总线(b1b2b3)的连接的双线数据总线区段(b1，b2，b3)上的第三或第二逻辑状态来传输系统时钟信号的第二逻辑状态(例如“高”)。如果双线数据总线(b1b2b3)上或双线数据总线(b1b2b3)的连接的双线数据总线区段(b1，b2，b3)上的逻辑状态在双线数据总线(b1b2b3)上或在双线数据总线(b1b2b3)的连接的双线数据总线区段(b1，b2，b3)上的第二或第三逻辑状态之间切换，则该切换不用于系统时钟的传输并且典型地还被解释为第二逻辑状态，例如“高”。
因此，所公开的技术在本发明的一个实施方式中是一种差分数据总线系统，具有双线数据总线(b1b2b3)的第一单线数据总线(b1a，b1b，b3a,b4a)和第二单线数据总线(b1b，b2b，b3b，b4b)，用于在总线主控(BM)和至少两个总线节点(BS1，BS2，BS3)之间传输数据，特别是向发光器件总线节点传输数据。在此情况下，双线数据总线(b1b2b3)的第一单线数据总线(b1a，b1b，b3a,b4a)和第二单线数据总线(b1b，b2b，b3b,b4b)由总线节点(BS1，BS2，BS3)分别划分为至少两个双线数据总线区段(b1，b2，b3)，每个双线数据总线区段具有所属两个单线数据总线的两个单线数据总线区段。双线数据总线由总线节点、即结束总线节点(BS3)结束。每个总线节点(BS2，BS3)除了第一总线节点(BS1)之外通过分别由两个单线数据总线区段组成的双线数据总线区段(b1，b2，b3)的在前双线数据总线区段(b2，b3)与总线节点(BS1，BS2，BS3)的在前总线节点(BS1，BS2)连接。第一总线节点(BS1)通过双线数据总线区段(b1，b2，b3)的在前第一双线数据总线区段(b1)与总线主控(BM)连接。每个总线节点(BS1，BS2)除了结束总线节点(BS3)之外通过双线数据总线区段(b1，b2，b3)的后续双线数据总线区段(b2，b3)与总线节点(BS1，BS2，BS3)的后续总线节点(BS2，BS3)连接。这不适用于结束总线节点(B3)。总线主控(BM)配备有主控双线数据总线接口(OWM)，其中，主控双线数据总线接口(OWM)被设置用于借助于使用两个以上的按照电压数值的物理差分电压电平和/或电流电平的数据总线协议经由双线数据总线(b1b2b3)或双线数据总线区段(b1，b2，b3)的至少一个双线数据总线区段(b1，b2，b3)(在下文中称为所考察的双线数据总线区段的(b1，b2，b3))双向地发送和从其接收数据。所考察的双线数据总线区段(b1，b2，b3)在此情况下分别仅包括两条信号导线，即两个所考察的单线数据总线区段(bna，bnb)。所考察的双线数据总线区段(bn)电连接到总线节点(BS1，BS2，BS3)的所考察的总线节点(BSn)(以下称为所考察的总线节点(BSn))的双线数据总线接口(OWSn)和所考察的总线节点(BSn)的差分传输门(TGn)。所考察的总线节点的双线数据总线接口(OWSn)被设置用于，借助于使用两个以上的按照数值的物理差分电压电平和/或电流电平的数据总线协议经由所考察的双线数据总线区段(b1，b2，b3)双向地发送和从其接收数据。所考察的总线节点(BSn)的差分传输门(TGn)被设置用于，将所考察的双线数据总线区段(bn)与可选的后续双线数据总线区段(b(n+1))分离和/或与后者电连接。所考察的总线节点(BSn)分别具有第一传输门控制寄存器(TGCRn)，其被设计为控制所考察的总线节点(BSn)的差分传输门(TGn)。总线主控(BM)可以经由主控双线数据总线接口(OWM)和双线数据总线(b1b2b3)或经由所考察的双线数据总线区段(bn)和所考察的总线节点(BSn)的双线数据总线接口(OWSn)来写入所考察的总线节点(BSn)的差分传输门控制寄存器(TGCRn)。因此，总线主控(BM)能够控制所考察的总线节点(BSn)的差分传输门(TGn)的状态。在此情况下，差分传输门(TGn)分别由两个单独的传输门组成，用于分别连接在前双线数据总线区段(bn)的在前单线数据总线区段(bna，bnb)和后续双线数据总线区段(b(n+1))的后续单线数据总线区段(b(n+1)a,b(n+1)b)。
在另一实施方式中，所考察的总线节点(BSn)在内部具有至少一个符合IEEE 1149的接口，也作为JTAG接口已知，所述接口经由所考察的总线节点(BSn)的双线数据总线接口(OWSn)与双线数据总线(b1b2b3)或者至少在前的、所考察的双线数据总线区段(bn)连接，从而使总线主控(BM)可以经由双线数据总线(b1b2b3)或至少在前的、所考察的双线数据总线区段(bn)操作该JTAG接口。在这种情况下，本发明含义内的JTAG接口的特征在于，其具有以有限状态机(也就是Finite-State-Machine)形式的所考察的总线节点(BSn)的测试控制器(TAPCn)，该测试控制器具有对应于图1和上述相关描述的符合IEEE 1149的状态图。
在另一有利的实施方式中，根据本发明的数据总线的特征在于，可以通过总线主控(BM)借助于所考察的总线节点(BSn)的至少一个JTAG测试接口经由双线数据总线(b1b2b3)或至少所考察的双线数据总线区段(bn)来写入所考察的总线节点(BSn)的相应传输门控制寄存器(TGCRn)。
在另一有利实施方式中，根据本发明的数据总线系统的特征在于，至少所考察的总线节点(BSn)、即发光器件总线节点被设置用于根据经由双线数据总线(b1b2b3)或所考察的双线数据总线区段(bn)从总线主控(BM)传输到所考察的总线节点(BSn)的数据来操控分配给该发光器件总线节点的发光器件，在下文中称为所考察的发光器件。
在另一有利实施方式中，根据本发明的数据总线系统的特征在于，所考察的总线节点(BSn)的JTAG接口包括至少一个照明寄存器(ILR)作为所考察的总线节点(BSn)的JTAG接口的数据寄存器(DR)，通过所考察的总线节点(BSn)借助于所考察的总线节点(BSn)的PWM单元(PWM1，PWM2，PWM3)对所考察的发光器件的操控、特别是亮度和/或色温方面的操控至少暂时地取决于所述数据寄存器的至少暂时的内容。
在另一实施方式中，根据本发明的数据总线系统的特征在于，所考察的总线节点(BSn)的JTAG接口包括至少一个照明指令寄存器(ILIRn)作为所考察的总线节点(BSn)的JTAG接口的数据寄存器(DRn)，并且包括照明寄存器(ILRn)作为所考察的总线节点(BSn)的JTAG接口的另外的数据寄存器(DRn)。“所考察的总线节点(BSn)的照明寄存器(ILRn)是经由JTAG接口借助于所考察的总线节点(BSn)的JTAG接口的组合TMS-TDI信号(TMS_TDIn)、还是经由所考察的总线节点(BSn)的单独的数据输入(SILDIn)来获得用于控制由总线主控(BM)或另一个总线节点(BS1，BS2，BS3)对所考察的发光器件的操控的串行照明数据”至少取决于所考察的总线节点(BSn)的照明指令寄存器(ILIRn)的部分内容。在这种情况下，通过所考察的总线节点(BSn)对所考察的发光器件的操控至少暂时地取决于所考察的总线节点(BSn)的照明寄存器(ILRn)的至少暂时的内容。
根据本发明的差分数据总线系统设置有双线数据总线(b1b2b3)，该双线数据总线由第一单线数据总线(b1a，b1b，b3a,b4a)和第二单线数据总线(b1b，b2b，b3b)组成，用于在总线主控(BM)和至少两个总线节点(BS1，BS2，BS3)、特别是发光器件总线节点之间传输数据。在这种情况下，双线数据总线(b1b2b3)由总线节点(BS1，BS2，BS3)划分为至少两个双线数据总线区段(b1，b2，b3)。双线数据总线由总线节点、即结束总线节点(BS3)结束。每个总线节点(BS2，BS3)除了第一总线节点(BS1)之外通过双线数据总线区段(b1，b2，b3)的在前双线数据总线区段(b2，b3)与总线节点(BS1，BS2，BS3)的在前总线节点(BS1，BS2)连接。第一总线节点(BS1)通过双线数据总线区段(b1，b2，b3)的在前第一双线数据总线区段(b1)与总线主控(BM)连接。每个总线节点(BS1，BS2)除了结束总线节点(BS3)之外通过双线数据总线区段(b1，b2，b3)的后续双线数据总线区段(b2，b3)与总线节点(BS1，BS2，BS3)的后续总线节点(BS2，BS3)连接。数据总线系统具有带有主控双线数据总线接口(OWM)的总线主控(BM)。主控双线数据总线接口(OWM)在此情况下如上所述被设置用于借助于利用两个以上的按照数值的物理电压电平和/或电流电平的数据总线协议经由双线数据总线(b1b2b3)或双线数据总线区段(b1，b2，b3)的至少一个双线数据总线区段(b1，b2，b3)(在下文中称为所考察的双线数据总线区段的(bn))双向地发送和从其接收数据。所考察的双线数据总线区段(bn)仅包括两条信号导线。所涉及的双线数据总线区段(bn)电连接到总线节点(BS1，BS2，BS3)的一个总线节点(以下称为所考察的总线节点(BSn))的双线数据总线接口(OWSn)。所考察的总线节点(BSn)的双线数据总线接口(OWSn)被设置用于，借助于利用两个以上的按照数值的物理差分电压电平和/或电流电平的数据总线协议从所考察的双线数据总线区段(b1，b2，b3)接收数据。所考察的总线节点(BSn)包括地址寄存器(BKADRn)作为JTAG接口的数据寄存器(DRn)，其优选地只能在所考察的总线节点(BSn)的差分传输门(TGn)打开时通过总线主控(BM)来写入，并且“所考察的总线节点(BSn)的双线数据总线接口(OWSn)是否允许在为此设置的时间点和/或在通过总线主控(BM)或总线节点(BS1，BS2，BS3)中的另一总线节点发送了特定数据(例如用于总线节点的发送寄存器(SR)的发送地址)之后将数据输出到双线数据总线(b1b2b3)上和/或到所考察的双线数据总线区段(b1，b2，b3)上”取决于该地址寄存器的内容以及所考察的总线节点(BSn)的JTAG接口的发送寄存器(SR)的内容。所考察的总线节点(BSn)的双线数据总线接口(OWSn)被设置用于，借助于利用至少两个按照数值的物理差分电压电平和/或电流电平的数据总线协议经由所考察的双线数据总线区段(bn)来发送数据。
在另一适合的实施方式中，根据本发明的数据总线系统的特征在于，所考察的总线节点(BSn)在内部具有至少一个符合IEEE 1149的接口，也作为JTAG接口已知，所述接口经由所考察的总线节点(BSn)的双线数据总线接口(OWSn)与双线数据总线(b1b2b3)或者至少所考察的双线数据总线区段(bn)连接，从而使总线主控(BM)可以经由双线数据总线(b1b2b3)或至少所考察的双线数据总线区段(bn)来操作该JTAG接口。在这种情况下，所考察的总线节点(BSn)的JTAG接口在本发明含义内的特征在于，其具有以有限状态机(也就是Finite-State-Machine)形式的测试控制器(TAPCn)，该测试控制器具有对应于图1的符合IEEE 1149的状态图。
在另一有利的实施方式中，根据本发明的数据总线系统的特征在于，所考察的双线数据总线区段(bn)电连接到所考察的总线节点(BSn)的差分传输门(TGn)。所考察的总线节点(BSn)的差分传输门(TGn)被设置用于，将所考察的双线数据总线区段(bn)与可选的后续双线数据总线区段(b(n+1))分离和/或与后者电连接。在这种情况下，所考察的双线数据总线(bn)的所考察的第一单线数据总线区段(bna)分别连接到后续双线数据总线(b(n+1))的相应的后续第一单线数据总线区段(b(n+1)a)或与其分离。此外，在这种情况下，所考察的双线数据总线(bn)的所考察的第二单线数据总线区段(bnb)连接到后续双线数据总线(b(n+1))的相应的后续第二单线数据总线区段(b(n+1)b)或与其分离。所考察的总线节点(BS)具有传输门控制寄存器(TGCRn)作为所考察的总线节点(BSn)的JTAG接口的数据寄存器(DRn)，其设计用于控制所考察的总线节点(BSn)的差分传输门(TGn)。可以借助于所考察的总线节点(BSn)的至少一个JTAG测试接口经由双线数据总线(b1b2b3)或者至少所考察的双线数据总线区段(bn)至少通过总线主控(BM)来写入所考察的总线节点(BSn)的相应传输门控制寄存器(TGCRn)。
在另一有利实施方式中，根据本发明的数据总线系统的特征在于，至少所考察的总线节点(BSn)、即发光器件总线节点被设置用于：根据经由双线数据总线(b1b2b3)或所考察的双线数据总线区段(bn)从总线主控(BM)传输到所考察的总线节点(BSn)的数据来操控分配给该发光器件总线节点的发光器件(LMn)，在下文中称为所考察的发光器件(LMn)。
在另一有利实施方式中，根据本发明的数据总线系统的特征在于，所考察的总线节点(BSn)的JTAG接口包括至少一个照明寄存器(ILRn)作为所考察的总线节点(BSn)的JTAG接口的数据寄存器(DRn)，通过所考察的总线节点(BSn)对所考察的发光器件(LMn)的操控至少暂时地取决于所述数据寄存器的至少暂时的内容。例如，这可以涉及PWM操控的占空比、幅度、频率和其他参数。
在另一合适的实施方式中，根据本发明的数据总线系统的特征在于，所考察的总线节点(BSn)的JTAG接口包括至少一个照明指令寄存器(ILIRn)作为所考察的总线节点(BSn)的JTAG接口的数据寄存器(DRn)，并且包括照明寄存器(ILRn)作为所考察的总线节点(BSn)的JTAG接口的数据寄存器。“所考察的总线节点(BSn)的照明指令寄存器(ILRn)是经由所考察的总线节点(BSn)的JTAG接口的测试数据接口(TMS_TDIn)、还是经由所考察的总线节点(BSn)的单独的差分数据输入(SILDI)而获得用于控制由总线主控(BM)或另一个总线节点(BS1，BS2，BS3)对所考察的发光器件的操控的优选串行照明数据”至少取决于所考察的总线节点(BSn)的照明指令寄存器(ILIRn)的部分内容。在这种情况下，通过所考察的总线节点(BSn)对所考察的发光器件(LMn)的操控至少暂时地取决于照明寄存器(ILR)的至少暂时的内容。
用于控制通过发光链的总线节点(BS1，BS2，BS3)对发光器件(LM)的操控的总线节点(BS1，BS2，BS3)的JTAG接口根据本发明特征在于，其包括至少一个照明寄存器(ILR)作为该JTAG接口的数据寄存器(DR)，通过相应的总线节点(BS1，BS2，BS3)对发光器件(LM)的操控至少暂时地取决于所述照明寄存器的至少暂时的内容。如前所述，JTAG接口的特征在于，其测试控制器(TAPC)包括根据IEEE 1149标准(也参见图1)以及特别是根据其子标准IEEE1149.1至IEEE 1149.8及其发展的一个或多个的状态图。JTAG接口的标识的这种定义适用于本发明的整个文件。
因此，一种根据本发明的用于借助于多个总线节点(BS1，BS2，BS3)的所考察的总线节点(BSn)内的电调节设备来操控发光器件(LMn)的方法包括以下步骤：
传输用于通过所考察的总线节点(BSn)内的JTAG接口的JTAG控制器(TAPCn)的操控对至少一个发光器件调节光亮值的控制数据，所述JTAG控制器根据这些控制数据向至少一个发光器件(LMn)提供可控电能量。在这种情况下，所考察的总线节点(BSn)的JTAG接口如在整个申请中那样特征再次在于，所考察的总线节点(BSn)的测试控制器(TAPCn)包括根据IEEE 1149标准和/或特别是根据其子标准IEEE 1149.1至IEEE1149.8及其发展的一个或多个的状态图。
用于通过发光链的总线节点(BSn)控制发光器件的操控装置的、根据本发明的JTAG接口特征也可以在于，其包括至少一个照明控制寄存器(ILCR)作为JTAG接口的数据寄存器，和照明寄存器(ILIRn)作为JTAG接口的数据寄存器。于是，根据本发明，“照明寄存器(ILRn)是经由JTAG接口的测试数据接口(TMS_TDIn)、还是经由单独的数据输入(SILDI)获得”至少取决于照明控制寄存器(ILCR)的部分内容。这些寄存器也可以是所考察的总线节点(BSn)的指令寄存器(IRn)的子寄存器或所考察的总线节点(BSn)的JTAG接口的其他数据寄存器(DRn)的子寄存器。但是单独的实现通常是优选的。于是，通过所考察的总线节点(BSn)对发光器件(LMn)的操控至少暂时地取决于所考察的总线节点(BSn)的照明寄存器(ILRn)的至少暂时的内容。在此情况下，如前所述，所考察的总线节点(BSn)的JTAG接口其特征再次在于，其包括测试控制器(TAPCn)，该测试控制器具有根据IEEE 1149标准和特别是根据其子标准IEEE 1149.1至IEEE 1149.8及其发展的一个或多个的状态图。
在第一子设备(即总线主控(BM))和至少两个另外的子设备(即总线节点(BS1，BS2，BS3))之间的根据本发明的差分数据总线具有双线数据总线(b1b2b3)，其由第一单线数据总线(b1a，b2a，b3a)和第二单线数据总线(b1b，b2b，b3b)组成。该差分数据总线用于总线主控(BM)和总线节点(BS1，BS2，BS3)之间的数据传输和系统时钟传输。双线数据总线(b1b2b3)通过总线节点(BS1，BS2，BS3)划分为至少两个双线数据总线区段(b1，b2，b3)。每个总线节点(BS2，BS3)除了第一总线节点(BS1)之外经由在前双线数据总线区段(b2，b3)与总线节点(B1，B2，B3)的在前总线节点(BS1，BS2)相连接。第一总线节点(BS1)经由在前第一双线数据总线区段(b1)与总线主控(BM)连接。每个总线节点(BS1，BS2)除了结束总线节点(BS3)之外经由后续双线数据总线区段(b2，b3)与后续总线节点(BS2，BS3)连接。这在总线节点不是在总线节点(BS1，BS2，BS3)的序列中从总线主控(BM)开始的总线节点(BS1，BS2，BS3)链的最后一个总线节点(B3)时有效。经由双线数据总线(b1b2b3)或至少经由双线数据总线区段(b1，b2，b3)的一个双线数据总线区段(b1，b2，b3)(下文称为所考察的双线数据总线区段(bn))，在总线主控(BM)和总线节点(BS1BS2，BS3)的一个总线节点(下文称为所考察的总线节点(BSn))之间双向地传输或可以传输数据。经由双线数据总线(b1b2b3)或至少经由所考察的双线数据总线区段(bn)，附加地从总线主控(BM)向所考察的总线节点(BSn)传输具有系统时钟周期(T/3)的系统时钟，该系统时钟周期被划分为至少一个第一半时钟周期(T1H)和第二半时钟周期(T2H)，它们可以具有不同的持续时间。至少所考察的总线节点(BSn)具有第一装置，特别是第三比较器(cmp3)，其将双线数据总线(b1b2b3)上的差分信号电平(TOW)的数值以所考察的双线数据总线区段(bn)的第一单线数据总线区段(bna)的电位与所考察的双线数据总线区段(bn)的第二单线数据总线区段(bnb)的电位之间的信号电压差的数值的形式与第三阈值的值、特别是第三阈值信号的电位、即第三阈值(V2H)进行比较。所考察的总线节点(BSn)具有第二装置，特别是第二比较器(cmp2)，其在同一时间将所述差分信号电平(TOW)的数值与第二阈值的值、特别是第二阈值信号(V2L)的电压电平进行比较。第三阈值(V2H)在此情况下不同于第二阈值(V2L)。在此情况下，第二和第三阈值(V2L，V2H)限定用于双线数据总线(b1b2b3)上的差分信号电平(TOW)的电压数值的三个信号电压数值范围(VB1，VB2，VB3)。在此情况下，作为第二电压数值范围(VB2)的中间电压数值范围由第一电压数值范围(VB1)向下限制。但是，第二电压数值范围(VB2)向上与在第一电压数值范围(VB1)情况下相反地通过第三电压数值范围(VB3)限制。在这种情况下，所考察的双线数据总线区段(bn)上的数据在时间上间隔开地或以彼此相继的时隙分组传输，所述连续的时间分组分别具有包括至少三个相继时隙(TIN0，TIN1，TDOz)的系统时钟周期(T/3)的持续时间。第一时隙(TIN0)和第二时隙(TIN1)包含至少一个控制数据和/或第一数据，其分别从总线主控(BM)传输到所考察的总线节点(BS1，BS2，BS3)，其中控制数据和第一数据特别是可以与IEEE 1149.14线测试数据总线的数据或与IEEE 1149标准的其他子标准兼容，并且其中所考察的总线节点(BSn)从总线主控(BM)接收控制数据和第一数据。第三时隙(TDOz)包含由所考察的总线节点(BSn)发送到总线主控(BM)的第二数据，其中总线主控(BM)从所考察的总线节点(BSn)接收该第二数据，并且其中第二数据仅在第二电压数值范围(VB2)和第三电压数值范围(VB3)中传输。数据的传输在系统基本时钟周期(T)的时隙的至少两个半时钟周期(T1H，T2H)的一个半时钟周期中进行。系统时钟通过第一电压数值范围(VB1)中的时钟信号在系统基本时钟周期(T)的该时隙的至少两个半时钟周期(T1H，T2H)的相应另一半时钟周期期间传输。
在本发明的另一有利的实施方式中，布置在第一子设备、即总线主控(BM)和至少两个子设备、即总线节点(BS1，BS2，BS3)之间的根据本发明的双线数据总线的特征在于，通过总线主控(BM)和总线节点(BS1，BS2，BS3)在双线数据总线(b1b2b3)上或至少所考察的双线数据总线区段(b1，b2，b3)上双向发送数据时使用至少三个逻辑状态。
在本发明的另一合适的实施方式中，在第一子设备、即总线主控(BM)和另外的至少两个子设备、即总线节点(BS1，BS2，BS3)之间的数据总线的特征在于，在双线数据总线(b1b2b3)上或在至少所考察的双线数据总线区段(b1，b2，b3)上的所述至少三个逻辑状态中的第一逻辑状态通过总线主控(BM)的第一主导开关(T1a，T1b)产生，该第一主导开关将第一单线数据总线(b1a，b2a，b3a)和第二单线数据总线(b1b，b2b，b3b)之间的电位差的数值或至少在所考察的第一单线数据总线区段(bna)和所考察的第二单线数据总线区段(bnb)之间的电位差的数值强制到第一电压数值范围(VB1)中。
在一种合适的实施方式中，在第一子设备、即总线主控(BM)和另外的至少两个子设备、即总线节点(BS1，BS2，BS3)之间的根据本发明的数据总线的特征在于，在双线数据总线(b1b2b3)上或在至少所考察的双线数据总线区段(b1，b2，b3)上的所述至少三个逻辑状态中的第二逻辑状态通过接通总线主控(BM)中的第一可开关电流源(T2a，T2b)和/或通过接通总线节点(BS1，BS2，BS3)中的第二可开关电流源(T3a，T3b)来产生，参见图8和图9。
在本发明另一有利的实施方式中，布置在第一子设备、即总线主控(BM)和至少两个子设备、即总线节点(BS1，BS2，BS3)之间的根据本发明的数据总线的特征在于，接通总线主控(BM)中的第一可开关电流源(T2a，T2b)和/或接通总线节点(BS1，BS2，BS3)之一中的第二可开关电流源(T3a，T3b)将双线数据总线(b1b2b3)上或至少所考察的双线数据总线区段(bn)上的电位差的数值——也就是差分信号电平(TOW)的数值——强制为第三电压数值范围(VB3)中的数值，条件是总线主控(BM)的第一主导开关(T1a，T1b)不被接通，所述第一主导开关在接通时将双线数据总线上或至少所考察的双线数据总线区段(bn)上的差分信号电平(TOW)的数值强制到第一电压数值范围中并重写可开关电流源(T2a，T2b，T3a，T3b)。
在另一有利的实施方式中，布置在第一子设备、即总线主控(BM)和至少两个另外的子设备、即总线节点(BS1，BS2，BS3)之间的根据本发明的数据总线的特征在于，当没有其他逻辑状态存在时，在双线数据总线(b1，b2，b3)上或在至少所考察的双线数据总线区段(bn)上的所述至少三个逻辑状态中的第三逻辑状态通过差分拉电路(R1a，R2a；R1b，R2b)产生，其方式是差分拉电路(R1a，R1b，R2a，R2b)将双线数据总线上或在至少所考察的双线数据总线区段(bn)上的差分信号电平(TOW)的数值带到第二电压数值范围(VB2)中的第二差分电压数值电平(VM)。
在本发明另一有利的实施方式中，布置在第一子设备、即总线主控(BM)和至少两个另外的子设备、即总线节点(BS1，BS2，BS3)之间的根据本发明的数据总线的特征在于，从一方面双线数据总线(b1，b2，b3)上或至少所考察的双线数据总线区段(bn)上的第二或第三逻辑状态向另一方面双线数据总线(b1，b2，b3)上或至少所考察的双线数据总线区段(bn)上的第一逻辑状态的一次或多次转换以及反向的一次或多次转换被用于传输时钟信号。
在本发明另一有利的实施方式中，布置在第一子设备、即总线主控(BM)和至少两个另外的子设备、即总线节点(BS1，BS2，BS3)之间的根据本发明的数据总线的特征在于，从一方面双线数据总线(b1，b2，b3)上或至少所考察的双线数据总线区段(bn)上的第二逻辑状态经过双线数据总线(b1b2b3)上的第一逻辑状态向另一方面双线数据总线(b1，b2，b3)上或至少所考察的双线数据总线区段(bn)上的第三逻辑状态的一次或多次转换、以及反向的一次或多次转换被用于从总线主控(BM)向所考察的总线节点和/或从所考察的总线节点向总线主控(BM)传输数据信号。
在本发明另一有利的实施方式中，布置在第一子设备、即总线主控(BM)和至少两个另外的子设备、即总线节点(BS1，BS2，BS3)之间的根据本发明的数据总线的特征在于，数据在一个时隙的至少两个半时钟周期(T1H，T2H)的半时钟周期中传输，并且系统时钟在该时隙的至少两个半时钟周期(T1H，T2H)的另一半时钟周期中传输，其中一个时隙分组具有一个系统基本时钟周期(T)的长度，其具有至少3×2个半时钟周期(T1H，T2H)。
根据本发明的数据总线在第一子设备、即总线主控(BM)和至少两个另外的子设备、即总线节点(BS1，BS2，BS3)之间延伸，其中数据总线具有包括两个数据导线的双线数据总线(b1b2b3)，所述双线数据总线通过总线节点(BS1，BS2，BS3)被划分为多个成对的单线数据总线区段(b1a，b1b；b2a，b2b；b3a，b3b)，并通过总线节点(BS1，BS2，BS3)的最后一个总线节点(BS3)、即结束总线节点(BS3)结束。在此情况下，数据总线也可以如下表征为：总线主控(BM)具有主控双线数据总线接口(OWM)。主控双线数据总线接口(OWM)还包括具有第一内阻的第一差分可开关电压源(T1a，T1b)，该电压源可以将双线数据总线(b1b2b3)或至少一个双线数据总线区段(b1，b2，b3)(下面称为所考察的双线数据总线区段(bn))与一对电源导线(Vbat，GND)连接。主控双线数据总线接口(OWM)包括具有第二内阻的第二可开关差分电压源(T2a，T2b)，该电压源至少可以将双线数据总线(b1b2b3)的所考察的双线数据总线区段(bn)或双线数据总线(b1b2b3)带到按照数值的第二电位差，其中第二可开关差分电压源也可以是具有第二内阻和对应电流值的对应电流源。总线节点(BS1，BS2，BS3)中的至少一个，下面称为所考察的总线节点(BSn)，具有双线数据总线接口(OWSn)，下面称为所考察的双线数据总线接口(OWSn)。至少所考察的总线节点(BSn)的该所考察的双线数据总线接口(OWSn)包括具有第三内阻的第三可开关差分电压源(T3a，T3b)，该电压源至少可以将双线数据总线(b1b2b3)的所考察的双线数据总线区段(bn)或双线数据总线(b1b2b3)带到按照数值的第三电位差，该第三电位差优选按照数值等于第二电位差，并且其中第三可开关差分电压源也可以是具有第三对应内阻和所属电流值的电流源。实际电压源的值到实际电流源的值的转换对于本领域技术人员来说是熟悉的。至少双线数据总线(b1b2b3)或双线数据总线(b1b2b3)的所考察的双线数据总线区段(bn)通过具有第四内阻的第四差分电压源、特别是处于第三差分电压数值电平(VI0)与第一差分电压数值电平(-VIO)之间的按照数值的差分信号电平(TOW)上的差分拉电路(R1a，R2a；R1b，R2b)而保持在中间的第二差分电压数值电平(VM)，该第三差分电压数值电平优选地等于第四和第五电压数值(VIO1，VIO2)。在此情况下，在该中间的第二差分电压数值电平(VM)中的电压数值位于第一差分电压数值电平(-VIO)的值和第四电压数值(VIO1)的值之间和/或位于第一差分电压数值电平(-VIO)的值和第五电压数值(VIO2)的值之间。在此情况下，第一内阻小于其他内阻。第四内阻大于其他内阻。
相应地，根据本发明的方法可以被表达为用于操作在第一子设备、即总线主控(BM)和至少两个另外的子设备、即总线节点(BS1，BS2，BS3)之间的数据总线。在这种情况下，所述数据总线具有双线数据总线(b1b2b3)，该双线数据总线通过至少两个总线节点(BS1，BS2，BS3)划分为至少两个双线数据总线区段(b1，b2，b3)，并且通过总线节点(BS1，BS2，BS3)的至少一个总线节点(BS3)、即结束总线节点(BS3)结束。该方法包括步骤：作为第一步骤，经由双线数据总线(b1b2b3)或者双线数据总线区段的(b1，b2，b3)的至少一个双线数据总线区段(b1，b2，b3)(下面称为所考察的双线数据总线区段)在总线主控(BM)和至少一个总线节点(BS1，BS2，BS3)(下面称为所考察的总线节点(BSn))之间双向传输数据；作为第二步骤，利用一个系统时钟周期(T/3)在时隙分组的优选三个相继时隙内经由双线数据总线(b1b2b3)或至少所述双线数据总线区段(b1，b2，b3)从总线主控(BM)向至少所考察的总线节点(BSn)同时传输时钟信号，其中时隙被划分为至少一个第一半时钟周期(T1H)和第二半时钟周期(T2H)；作为第三步，通过所考察的总线节点(BS1，BS2，BS3)的第三装置、特别是第三比较器(cmp3)将双线数据总线(b1b2b3)或至少所考察的双线数据总线区段(b1，b2，b3)上的差分信号电平(TOW)以差分信号电压的形式作为在双线数据总线(b1b2b3)或至少所考察的双线数据总线区段(bn)上的差分信号电平(TOW)与第三阈值、特别是第三阈值信号(V2H)的第三阈值进行比较；作为第四步骤，通过所考察的总线节点(BS1，BS2，BS3)的第二装置、特别是第二比较器(cmp2)将双线数据总线(b1b2b3)或至少所考察的双线数据总线区段(bn)上的差分信号电平(TOW)以双线数据总线(b1b2b3)或至少所考察的双线数据总线区段(bn)上的差分信号电压的形式与不同于第三阈值(V2H)的第二阈值(V2L)、特别是第二阈值信号(V2L)的第二阈值进行比较。在此情况下，第三和第二阈值(V2L，V2H)限定三个信号电压数值范围(VB1，VB2，VB3)。在此情况下，中间的电压数值范围作为第二电压数值范围(VB2)由第一电压数值范围(VB1)向上或向下限制。但是，在此情况下第二电压数值范围(VB2)向下或向上与在第一电压数值范围(VB1)情况下相反地通过第三电压数值范围(VB3)限制；作为第五步骤，在时隙分组中传输在双线数据总线(b1b2b3)或至少所考察的双线数据总线区段(bn)上的数据，每个时隙分组具有包括至少三个相继时隙(TIN0，TIN1，TDOz)的系统基本时钟周期(T)的持续时间，其中在至少三个时隙(TIN0，TIN1，TDOz)序列内的时隙(TIN0，TIN1，TDOz)的顺序可以特定于系统地选择；作为第六步骤，在第一时隙(TIN0)和在第二时隙(TIN1)中从总线主控(BM)向所考察的总线节点(BS1，BS2，BS3)传输至少一个控制数据和/或第一数据，其中控制数据和第一数据特别是可以与IEEE 1149标准的数据兼容，并且其中所考察的总线节点(BS1，BS2，BS3)接收控制数据和第一数据；在此情况下，在所涉及的时隙的系统基本时钟周期(T)的所涉及的时隙的至少两个半时钟周期(T1H，T2H)中的一个半时钟周期中，在双线数据总线(b1b2b3)或至少所考察的双线数据总线区段(b1，b2，b3)上的第二电压数值范围(VB2)和第三电压数值范围(VB3)中，在至少三个相继时隙(TIN0，TIN1，TDOz)的第一和/或第二时隙(TIN0，TIN1)中从总线主控(BM)向所考察的总线节点(BS1，BS2，BS3)进行控制数据和/或第一数据的传输，其中，所考察的总线节点(BS1，BS2，BS3)接收控制数据和第一数据，并且其中通过在双线数据总线(b1b2b3)或至少所考察的双线数据总线区段(b1，b2，b3)上差分信号电平(TOW)的数值在一方面第二电压数值范围(VB2)和另一方面第三电压数值范围(VB3)之间经由第一电压范围(VB1)的一次或多次转换以及相反方向上的一次或多次转换来进行所述数据传输；
作为第七步骤，在系统基本时钟周期(T)的所涉及的时隙的至少两个半时钟周期(T1H，T2H)的半时钟周期中，在双线数据总线(b1b2b3)或至少所考察的双线数据总线区段(bn)上的第二电压数值范围(VB2)和第三电压数值范围(VB3)中，在至少三个相继时隙(TIN0，TIN1，TDOz)的第三时隙(TDOz)中从所考察的总线节点(BS1，BS2，BS3)向总线主控(BM)传输第二数据，其中总线主控(BM)接收第二数据；
作为第八步骤，在系统基本时钟周期(T)的所涉及的时隙的至少两个半时钟周期(T1H，T2H)的另一半时钟周期中，典型地在至少三个时隙(TIN0，TIN1，TDOz)的每个中传输系统时钟，其中在该半时钟周期中没有数据发送，并且其中系统时钟在所涉及时隙中的传输通过在双线数据总线(b1b2b3)或至少所涉及的双线数据总线区段(bn)上差分信号电平(TOW)的数值在一方面第一电压数值范围(VB1)和另一方面第二电压数值范围(VB2)和/或第三电压数值范围(VB3)之间的一次或多次转换或通过相反方向上的一次或多次转换进行。
该方法的变型的特征在于，在双线数据总线(b1b2b3)或至少所涉及的双线数据总线区段(b1，b2，b3)上通过总线主控(BM)和所考察的总线节点双向发送数据时使用三个逻辑状态，其中向每个逻辑状态分配双线数据总线(b1b2b3)或者至少所考察的双线数据总线区段(bn)的差分信号电平(TOW)的数值的电压数值范围(VB1，VB2，VB3)、典型地恰好一个电压数值范围。
该方法的另一变型的特征在于总线主控(BM)的主导差分开关(T1a，T1b)暂时闭合，所述主导差分开关也可以分别是MOS晶体管或其它半导体开关，用于暂时产生在双线数据总线(b1b2b3)或至少所考察的双线数据总线区段(bn)上的三个逻辑状态中的第一逻辑状态，其中双线数据总线(b1，b2，b3)或至少所考察的双线数据总线区段(bn)的差分信号电平(TOW)的数值被强制到第一电压数值范围(VB1)中。
该方法的另一变型的特征在于暂时接通总线主控(BM)中的第一可开关电流源(T2a，T2b)和/或暂时接通所考察的总线节点(BSn)中的第二可开关电流源(T3a，T3b)，用于产生在双线数据总线(b1b2b3)或至少所考察的双线数据总线区段(b1，b2，b3)上的三个逻辑状态中的第三逻辑状态。
该方法的另一变型的特征在于，接通总线主控(BM)中的第一可开关电流源(I1，S1H)和/或接通所考察的总线节点中的第二可开关电流源(I2，S2H)将单线数据总线(b1，b2，b3)或者至少所考察的单线数据总线区段(b1，b2，b3)上的电位强制为第三电位，条件是总线主控(BM)的第一主导开关(S1L)没有接通，该第一主导开关具有单线数据总线的电位。
该方法的另一变型的特征在于，当双线数据总线(b1，b2，b3)上或至少所考察的双线数据总线区段(bn)上没有其他逻辑状态存在时，产生在双线数据总线(b1，b2，b3)上或在至少所考察的双线数据总线区段(bn)上的至少三个逻辑状态中的第二逻辑状态，特别是通过差分拉电路(R1a，R2a；R1b，R2b)产生，其方式特别是差分拉电路(R1a，R2a；R1b，R2b)将双线数据总线(b1b2b3)上或在至少所考察的双线数据总线区段(bn)上的差分信号电平(TOW)的数值保持在第二电压数值范围(VB2)中的中间的第二差分电压数值电平(VM)。
该方法的另一变型的特征在于，通过从一方面双线数据总线(b1b2b3)上或至少所考察的双线数据总线区段(bn)上的第二或第三逻辑状态向另一方面双线数据总线(b1b2b3)上或至少所考察的双线数据总线区段(bn)上的第一逻辑状态的转换以及反向的转换来传输系统时钟。
该方法的另一变型的特征在于，通过从一方面双线数据总线(b1b2b3)上或至少所考察的双线数据总线区段(bn)上的第二逻辑状态经过双线数据总线(b1b2b3)上的第一逻辑状态向另一方面双线数据总线(b1b2b3)上或至少所考察的双线数据总线区段(bn)上的第三逻辑状态的转换以及反向的转换来传输数据。
该方法的另一变型的特征在于，第一或第二数据或控制数据或其他数据在一个时隙分组的至少三个相继时隙(TIN0，TIN1，TDOz)的一个时隙的至少两个半时钟周期(T1H，T2H)的半时钟周期中被传输，并且系统时钟在所述至少三个相继时隙(TIN0，TIN1，TDOz)的该时隙的至少两个半时钟周期(T1H，T2H)的另一半时钟周期中被传输，其中一个时隙分组具有一个系统基本时钟周期(T)的长度，其具有至少3×2个半时钟周期(T1H，T2H)。
根据本发明的建议的另一方面涉及用于操作在第一子设备、即总线主控(BM)和至少两个另外的子设备、即总线节点(BS1，BS2，BS3)之间的双线数据总线(b1b2b3)的方法。所述双线数据总线(b1b2b3)通过至少两个总线节点(BS1，BS2)划分为至少两个双线数据总线区段(b1，b2，b3)，并且通过总线节点(BS1，BS2，BS3)中的至少一个总线节点(BS3)、即结束总线节点(BS3)来结束。作为第一步骤，该方法包括将双线数据总线(b1b2b3)或单线数据总线区段的至少一个双线数据总线区段(b1，b2，b3)(下面称为所考察的双线数据总线区段(bn))与总线主控(BM)的第一可开关差分电压源(T1a，T1b)暂时连接，该电压源具有第一内阻并且在接通时引发双线数据总线(b1b2b3)上的按照数值的第一差分信号电平(TOW)。作为第二步骤，该方法包括将双线数据总线(b1b2b3)或所考察的双线数据总线区段(b1，b2，b3)与总线主控(BM)的第二可开关差分电压源(T2a，T2b)暂时连接，该电压源具有第二内阻并且在接通时引发双线数据总线(b1b2b3)上的按照数值的第二差分信号电平(TOW)。在这种情况下，第二可开关差分电压源也可以实施为差分电流源(T2a，T2b)，其具有相应的第二内阻和相应的电流值。如这里提到的，真实电流源和电压源的值之间的换算对于本领域技术人员来说是熟悉的。作为第三步骤，该方法包括将双线数据总线(b1b2b3)或所考察的双线数据总线区段(b1，b2，b3)与总线节点(BS1，BS2，BS3)(下面称为所考察的总线节点(BSn))的第三可开关差分电压源(T3a，T3b)暂时连接。第三可开关差分电压源在接通时引发双线数据总线(b1b2b3)上的按照数值的第三差分信号电平(TOW)。优选地，该第三差分信号电平(TOW)等于第二差分信号电平(TOW)。第三可开关电压源(T3a，T3b)在此情况下具有第三内阻。第三可开关电压源也可以被认为是电流源(T3a，T3b)，其具有第三内阻和相应的电流值。如这里提到的，真实电流源和电压源的值之间的换算对于本领域技术人员来说是熟悉的。作为第四步骤，该方法包括由具有第四内阻(R0)的第四差分电压源、特别是按照数值在第三差分电压数值电平(VIO)和第一差分电压数值电平(-VIO)之间的差分拉电路(R1a，R2a；R1b，R2b)将在双线数据总线(b1b2b3)上或至少在所考察的双线数据总线区段(bn)上的信号电平(TOW)的数值暂时保持在中间的第二差分电压数值电平(VM)，该第三差分电压数值电平优选地等于第四和第五电压数值(VIO1，VIO2)。在此情况下，该中间的第二差分电压数值电平(VM)的值位于第一差分电压数值电平(-VIO)的值和第四电压数值(VIO1)的值之间和/或位于第一差分电压数值电平(-VIO)的值和第五电压数值(VIO2)的值之间。在此情况下，第一内阻小于其他内阻。第四内阻大于其他内阻。
本发明还包括用于初始化这种如这里所描述的在第一子设备、即总线主控(BM)和至少两个另外的子设备、即总线节点(BS1，BS2，BS3)之间的双线数据总线的方法。在此情况下，双线数据总线(b1b2b3)通过至少两个总线节点(BS1，BS2，BS3)划分为至少两个双线数据总线区段(b1，b2，b3)。双线数据总线由总线节点(BS1，BS2，BS3)的至少一个总线节点(BS3)、即结束总线节点(BS3)结束。作为第一步骤，该方法包括由总线主控(BM)确定新的总线节点地址。这可以例如通过简单地递增总线主控(BM)内部的值来进行。接下来作为第二步骤，通过总线主控(BM)将该总线节点地址存储在总线节点(BS1，BS2，BS3)、即所考察的总线节点(BSn)的总线节点地址寄存器(BKADRn)中。在这种情况下，总线主控(BM)和所考察的总线节点(BSn)在数据方面通过一个或多个双线数据总线区段(b1，b2，b3)彼此连接。所涉及的总线节点(BSn)的总线节点地址寄存器(BKADRn)优选地实现为所涉及的总线节点(BSn)中的独立数据寄存器(DR)。然而，它也可以实现为所涉及的总线节点(BSn)的JTAG接口的数据或指令寄存器(IRn)的一部分。但是，于是编程必要时将变得更复杂。如前所述，所涉及的总线节点(BSn)的JTAG接口在本发明意义下的特征又在于，所述JTAG接口具有所涉及的总线节点(BSn)的测试控制器(TAPCn)，该测试控制器具有根据IEEE 1149标准或者其子标准的状态图，如结合图1所解释的。接下来作为第三步骤，在给定总线地址之后通过闭合所涉及的总线节点(BSn)的传输门(TGn)将已经与所涉及的总线节点(BSn)和总线主控(BM)连接的一个或多个双线数据总线区段(b1，b2，b3)与一个或多个其他双线数据总线区段(b1，b2，b3)连接。为了在下一次给定总线节点地址时防止对所涉及的总线节点(BSn)的在总线节点地址寄存器(BKADRn)中事先给定的总线节点地址进行重写，所涉及的总线节点(BSn)内的逻辑一直防止总线节点地址在所涉及的总线节点(BSn)的总线节点地址寄存器(BKADRn)中的这种存储，只要所涉及的总线节点(BSn)的传输门(TGN)是闭合的。因此，对所涉及的总线节点(BSn)的总线节点地址寄存器(BKADRn)的写入仅在所涉及的总线节点(BSn)的传输门(TGn)打开的情况下才可能。
作为另一步骤，该方法的另一实施方式包括在所涉及的总线节点(BSn)的指令寄存器(IRn)中或者所涉及的总线节点(BSn)的JTAG接口的所涉及的总线节点(BSn)的传输门控制寄存器(TGCR)中存储用于打开所涉及的总线节点(BSn)的传输门(TGn)的命令。由此总线主控(BM)可以随时重新初始化总线。优选地，所涉及的总线节点(BSn)的传输门控制寄存器(TGCRn)被用于此目的，并且以所涉及总线节点(BSn)的指令寄存器(IRn)中的相同指令来响应。
作为另一步骤，该方法的另一实施方式包括通过循环写入和读取来检查至少一个所涉及的总线节点(BSn)、尤其是所涉及的总线节点(BSn)的旁路寄存器的正确寻址。
作为另一步骤，该方法的另一实施方式包括由总线主(BM)确定可正确寻址的总线节点(BS1，BS2，BS3)的数量。然后通过总线主控(BM)或连接的系统(例如监控器计数器)来比较可正确寻址的总线节点(BS1，BS2，BS3)的数量与额定数量并且根据所确定的数量触发至少一个信号或措施。
作为另外的第一步骤，该方法的另一实施方式包括通过由总线主控(BM)用发送地址写入所有总线节点(BS1，BS2，BS3)的发送寄存器(SR)，同时向所有可达的总线节点(BS1，BS2，BS3)传送所述发送地址，其中相应的所考察的总线节点(BSn)的相应发送寄存器(SRn)是所考察的总线节点(BSn)的JTAG接口的数据寄存器(DRn)或数据寄存器的一部分或指令寄存器(IRn)的一部分，并且其中总线节点地址寄存器(BKADRn)不是所考察的总线节点(BSn)的所涉及的寄存器的一部分。接下来作为另外的第二步骤，通过每个总线节点(BS1，BS2，BS3)借助于预定的比较算法将相应的发送寄存器(SR)中的发送地址与相应的总线节点地址寄存器(BKADR)中的总线节点地址进行比较。优选地，检查其是否相等。但是可以想到其他算法。接下来作为另外的第三步骤，如果先前通过该相应的总线节点执行的比较的比较算法得出与对于发送许可来说预期的、由在其总线节点地址寄存器(BKADR)中存储的总线节点地址和在其发送寄存器(SR)中存储的发送地址构成的组合足够的一致，则在为此规定的时间点激活针对相应总线节点的发送能力，或者作为替代的另外的第三步骤，如果先前通过相应的总线节点执行的比较的比较算法没有得出与对于发送许可来说预期的、由在其总线节点地址寄存器(BKADR)中存储的总线节点地址和在其发送寄存器(SR)中存储的发送地址构成的组合足够的一致，则去激活针对相应总线节点的发送能力。优选地，仅一个总线节点获得发送许可。
为了确保只有总线节点获得用于它的数据，有意义的是不仅控制总线节点的发送，而且还控制该总线节点的接收。为此，全部或部分地阻止总线节点的确定的寄存器被用于由总线主控(BM)写入，直到发送寄存器(SR)中的发送地址与总线节点地址(BKADR)一致为止。这种阻止可以涉及对一个或多个数据寄存器(DR)的移位寄存器部分的阻止，或从一个或多个数据寄存器(DR)或指令寄存器的移位寄存器部分向所涉及的总线节点(BSn)的影子寄存器中的数据转移。在此情况下，必要时通过阻止该数据转移还可以只涉及单个或多个位。必要的是始终允许传输确定的命令，至少允许写入发送寄存器(SR)。因此，命令或数据向事先未调用的总线节点的传输如前所述从通过由总线主控(BM)用发送地址写入所有总线节点的发送寄存器(SR)来同时向所有可达的总线节点传送所述发送地址开始。在此情况下，所涉及的总线节点(BSn)的相应发送寄存器(SR)是所涉及的总线节点(BSn)的JTAG接口的数据寄存器或数据寄存器的一部分或指令寄存器(IRn)的一部分。如前所述，总线地址寄存器(BKADRn)不允许是所涉及的寄存器的一部分。接下来，再次通过每个总线节点借助于所述预定的比较算法将发送寄存器(SR)中的发送地址与总线节点地址寄存器(BKADR)中的总线节点地址进行比较。最后，如果先前通过该涉及的总线节点(BSn)执行的比较的比较算法得出与对于发送许可来说预期的、由在其总线节点地址寄存器(BKADR)中存储的总线节点地址和在其发送寄存器(SRn)中存储的发送地址构成的组合足够的一致，则针对所涉及总线节点(BSn)的预定数据寄存器的内容激活所涉及总线节点(BSn)的接收能力。在另一种情况下，如果先前通过相应的总线节点执行的比较的比较算法没有得出与对于发送许可来说预期的、由在其总线节点地址寄存器(BKADR)中存储的总线节点地址和在其发送寄存器(SR)中存储的发送地址构成的组合足够的一致，则针对相应总线节点的预定数据寄存器的内容去激活相应总线节点的接收能力。
只要应当阻止或解锁对指令寄存器(IR)的部分或数据寄存器的部分的写入，相应的方法就开始通过由总线主控(BM)用发送地址写入所有总线节点(BS1，BS2，BS3)的发送寄存器(SR)来同时向所有可达的总线节点(BS1，BS2，BS3)传送所述发送地址，其中相应总线节点的相应发送寄存器(SR)是该总线节点的JTAG接口的数据寄存器或数据寄存器的一部分或指令寄存器(IRn)的一部分，并且其中总线地址寄存器(BKADR)不是所涉及的寄存器的一部分。接下来，再次通过每个总线节点借助于所述预定的比较算法将发送寄存器(SR)中的发送地址与总线节点地址寄存器(BKADR)中的总线节点地址进行比较。根据该比较的结果，如果先前通过相应总线节点执行的比较的比较算法得出与对于发送许可来说预期的、由在其总线节点地址寄存器(BKADR)中存储的总线节点地址和在其发送寄存器(SR)中存储的发送地址构成的组合足够的一致，则针对相应总线节点的指令寄存器(IR)的预定内容的内容激活相应总线节点的接收能力，以允许将预定的指令用于相应总线节点的JTAG接口的指令解码器(IRDC)。在另一种情况下，如果先前通过相应的总线节点执行的比较的比较算法没有得出与对于发送许可来说预期的、由在其总线节点地址寄存器(BKADR)中存储的总线节点地址和在其发送寄存器(SR)中存储的发送地址构成的组合足够的一致，则针对相应总线节点的指令寄存器(IR)的预定内容的内容去激活相应总线节点的接收能力，以禁止将预定的指令用于相应总线节点的JTAG接口的指令解码器(IRDC)。
在另一实施方式中，该设备包括具有双线数据总线(b1b2b3)的数据总线系统，用于在总线主控(BM)和至少两个总线节点(BS1，BS2，BS3)、特别是发光器件总线节点之间传输数据。在这种实施方式中，不仅总线主控(BM)本身充当总线主控，而是每个总线节点可以相对于后续总线节点作为总线主控出现。这使得特别是可以将压缩数据传输到少量的特殊的总线节点，在那里对它们进行解压缩并从那里将解压缩的数据传输到少量的几个后续的总线节点。这显着减少了数据负载。如前所述，双线数据总线(b1b2b3)通过由此评估的总线节点(BS1，BS2，BS3)被划分为至少两个双线数据总线区段(b1，b2，b3)并通过总线节点、即结束总线节点(BS3)结束。每个总线节点(BS1，BS2，BS3)除了第一总线节点(BS1)之外通过双线数据总线区段(b1，b2，b3)的在前双线数据总线区段(b2，b3)与总线节点(BS1，BS2，BS3)的在前总线节点(BS1，BS2)连接，而第一总线节点(BS1)通过双线数据总线区段的(b1，b2，b3)的在前双线数据总线区段(b1)与总线主控(BM)连接。每个总线节点(BS1，BS2，BS3)除了结束总线节点(BS3)之外通过双线数据总线区段(b1，b2，b3)的后续双线数据总线区段(b2，b3)与总线节点(BS1，BS2，BS3)的后续总线节点(BS3，BS3)连接。但是在此情况下，总线节点不再具有传输门，而是具有第二JTAG接口，但是它是总线主控接口(OWM1，OWM2，OWM3)(参见图14)。如上所述，总线主控(BM)具有主控双线数据总线接口(OWM)，该主控双线数据总线接口(OWM)被设置用于借助于使用两个以上的差分物理电压电平和/或电流电平的数据总线协议经由双线数据总线(b1b2b3)或双线数据总线区段(b1，b2，b3)的至少一个双线数据总线区段(b1，b2，b3)(以下称为所考察的双线数据总线区段(b1，b2，b3))双向地发送并且从其接收数据。如上所述所考察的双线数据总线区段(bn)仅包括两条信号导线。
如前所述，在所考察的双线数据总线区段(bn)上电连接总线节点(BS1，BS2，BS3)的一个总线节点(BS1，BS2，BS3)(下面称为所考察的总线节点(BSn))的双线数据总线接口(OWS1，OWS2，OWS3)。但是，现在不设置所考察的总线节点(BSn)的传输门(TGn)。然而，也可以可选地加入所考察的总线节点(BSn)的传输门(TGn)。所考察的总线节点(BSn)的双线数据总线接口(OWS1，OWS2，OWS3)再次被设置用于借助于使用两个以上的差分物理电压电平和/或电流电平的数据总线协议接收来自所考察的双线数据总线区段(b1，b2，b3)的数据。所考察的总线节点(BSn)的双线数据总线接口(OWS1，OWS2，OWS3)被设置用于借助于使用两个以上的差分物理电压电平和/或电流电平的数据总线协议经由所考察的双线数据总线区段(b1，b2，b3)来发送数据。但是与前面描述的配置不同，现在所考察的总线节点(BS1，BS2，BS3)同样配备有所考察的总线节点(BSn)的主控双线数据总线接口(OWMn)，后续双线数据总线区段(b(n+1))连接到该主控双线数据总线接口。所考察的总线节点(BSn)的主控双线数据总线接口(OWMn)被设置用于，借助于使用两个以上的差分物理电压电平和/或电流电平的数据总线协议经由双线数据总线区段(b1，b2，b3)的至少一个所述后续双线数据总线区段(b(n+1))(下面称为后续双线数据总线区段(b(n+1)))向后续总线节点(BS(n+1))双向发送以及从其接收数据。所考察的总线节点(BSn)因此可以相对于后续总线节点(BS(n+1))作为总线主控(BM)出现。所考察的总线节点(BSn)在此情况下可以向后续总线节点(BS(n+1))发送自己生成的数据和/或将例如从总线主控(BM)接收的发送数据流直接经由自己的总线主控接口(OWMn)转发给后续总线节点(BS(n+1))。
在这种情况下，所考察的总线节点(BSn)的双线数据总线接口(OWSn)与所考察的总线节点(BSn)自己的主控双线数据总线接口(OWMn)(如，所考察的总线节点(BSn)的对应的传输门(TGn))构成的组合工作。
现在为了控制所考察的总线节点(BSn)的总线主控接口(OWMn)，所考察的总线节点(BSn)优选具有总线主控控制寄存器(OWMCRn)和对应的控制导线(ctr1，ctr2，ctr3)(参见图14和15)。所考察的总线节点(BSn)的所述的总线主控控制寄存器(OWMCRn)被设计用于控制所考察的总线节点(BS)的主控双线数据总线接口(OWMn)，其中“控制”可以包括接口的完全断开。如果在所考察的总线节点(BSn)内总线主控接口(OWMn)同时配备有传输门(TGn)，则通过逻辑确保：
a)四种可能状态中仅允许前三个，即
1.传输门(TGn)打开，并且主总线接口(OWMn)断开；
2.所考察的总线节点(BSn)的传输门(TGn)闭合并且所考察的总线节点(BSn)的主总线接口(OWMn)断开；
3.所考察的总线节点(BSn)的传输门(TG1，TG2，TG3)打开，并且所考察的总线节点(BSn)的主总线接口(OWMn)接通；
4.所考察的总线节点(BSn)的传输门(TGN)闭合并且所考察的总线节点(BSn)的主总线接口(OWMn)接通，
因此
b)状态“所考察的总线节点(BSn)的传输门(TGn)闭合并且所考察的总线节点(BSn)的主控总线接口(OWMn)接通”是不可能的，以防止总线冲突。
为了能够进行控制，根据本发明，总线主控(BM)可以经由总线主控(BM)的主控双线数据总线接口(OWM)和双线数据总线(b1b2b3)或所考察的双线数据总线区段(b1，b2，b3)和所考察的总线节点(BSn)的双线数据总线接口(OWSn)来写入所考察的总线节点(BSn)的总线主控控制寄存器(OWMCRn)并由此控制所考察的总线节点(BSn)的主控双线数据总线接口(OWMn)的状态。
如上所述，本发明还包括用于所考察的总线节点(BSn)的匹配壳体(GH)。该总线节点被设置用于在数据总线系统中使用，所述数据总线系统用于借助于差分双线数据总线(b1b2b3)传输用于发光器件(LM1，LM2，LM3)的照明数据。在此情况下，双线数据总线(b1b2b3)用于在总线主控(BM)和至少两个总线节点(BS1，BS2，BS3)、特别是发光器件总线节点之间传输数据。双线数据总线(b1b2b3)再次通过总线节点(BS1，BS2，BS3)被划分为至少两个双线数据总线区段(b1，b2，b3)。双线数据总线(b1b2b3)通过总线节点、即结束总线节点(BS3)结束。优选地，每个总线节点(BS2，BS3)除了第一总线节点(BS1)之外通过双线数据总线区段(b1，b2，b3)的在前双线数据总线区段(b2，b3)与总线节点(BS1，BS2，BS3)的在前总线节点(BS1，BS2)连接。第一总线节点(BS1)通过双线数据总线区段的(b1，b2，b3)的在前双线数据总线区段(b1)与总线主控(BM)连接。优选地，每个总线节点(BS1，BS2，BS3)除了结束总线节点(BS3)之外通过双线数据总线区段(b1，b2，b3)的后续双线数据总线区段(b2，b3)与总线节点(BS1，BS2，BS3)的后续总线节点(BS2，BS3)连接。被设置用于在这种数据总线系统中使用的总线节点(BSn)的壳体(GH)，优选地具有至少两行连接端，即第一连接端行(LED1，LED2，GND，b1a，b1b，Vbat)和第二连接端行(LED3，LED4，GND，b2a，b2b，Vbat)。至少两个连接端行相对地布置在壳体(GH)上。优选地，每个连接端行包括用于负的电源电压、即第二参考电位(GND)的连接端和相应用于正的电源电位(Vbat)的连接端。在此情况下，如果第一连接端行的用于负电源电压的连接端(GND)和用于第二参考电位(GND)的连接端与第二连接端行的用于负电源电压的连接端(GND)及用于第二参考电位的连接端(GND)连接，并且如果第一连接端行的用于正电源电压(Vbat)的连接端与第二连接端行的用于正电源电压(Vbat)的连接端连接，则用于负的电源电位的连接端与用于正的电源电位的连接端如下布置在每个连接端行中，即它们能不交叉地连接。这样做的优点是，在发光器件链的情况下壳体(GH)可以连续布置，而无需通孔接触。
第一连接端行中用于所考察的总线节点(BSn)的在前双线数据总线区段(bn)的两个连接端(b1a，b1b)布置在第一连接端行的用于负电源电压的连接端(GND)和用于第二参考电位(GND)的连接端与第一连接端行的用于正电源电压(Vbat)的连接端之间。由此，双线数据总线(b1b2b3)的电磁辐射被最小化。第二连接端行中的用于总线节点的后续双线数据总线区段(b2)的两个连接端(b2a，b2b)布置在第二连接端行的用于负电源电压的连接端(GND)和用于第二参考电位(GND)的连接端与第二连接端行的用于正电源电压(Vbat)的连接端之间。由此也最小化了双线数据总线(b1b2b3)的辐射。
在其相应的连接端行中的用于供电和/或用于操控发光器件(LED1，LED2，LED3，LED4)的连接端被布置为，使得在相应的连接端行中用于电源电压的连接端在相应的连接端行中位于用于所属双线数据总线区段(b1或b2)的两个连接端(b1a，b1b或b2a，b2b)和用于供电和/或用于操控发光器件(LED1，LED2，LED3，LED4)的连接端之间，其中从用于供电和/或用于操控发光器件(LED1，LED2，LED3，LED4)的这些连接端流过发光器件(LED1，LED2，LED3，LED4)的电流又经由所述电源电压被导出。这具有以下优点：发光器件(这里是发光二极管LED1，LED2，LED3，LED4)可以连接到总线节点而不会交叉。
因此，以这种方式设计的壳体适合于，与这里描述的总线系统协作地最小化寄生电磁辐射。
所提出的设备还包括具有用于总线节点(BSn)的壳体(GH)的光模块。该总线节点(BSn)表示上述总线节点之一，并且优选地以集成电路的形式实施。光模块被设置用于在用于借助于差分双线数据总线(b1b2b3)传输用于发光器件(LED1，LED2，LED3)的照明数据的数据总线系统中使用。优选地，差分地实施数据总线。双线数据总线(b1b2b3)在此情况下用于在总线主控(BM)和至少两个总线节点(BS1，BS2，BS3)(这里是发光器件总线节点)之间传输数据。双线数据总线(b1b2b3)通过总线节点(BS1，BS2，BS3)划分成至少两个双线数据总线区段(b1，b2，b3)。
这使得可以对光模块进行自动寻址。从现有技术中已知用于串行总线系统的用户的各种自动寻址方法。作为来自现有技术的自动寻址方法的示例，这里可以举出文献DE-B-10 256 631、DE-A-10 2014 003 066、EP-B-1 364 288和EP-B-1 490 772。
星形结构不适合自动寻址。通过上述传输门和总线节点中自己的总线主控接口(Busmasterschnittstelle)的组合，可以在操作中在用于执行自动寻址的线性结构和星形结构之间切换。由此，在操作中如果需要，还可以通过数据命令同时调用非常多的总线节点，而不会失去自动寻址的优点。
典型地，每个总线节点(BS2，BS3)除了第一总线节点(BS1)之外被设置用于，通过双线数据总线区段(b1，b2，b3)的在前双线数据总线区段(b2，b3)与总线节点(BS1，BS2，BS3)的在前总线节点(BS1，BS2)连接或与总线主控(BM)连接。
总线节点(BSn)的壳体(GH)具有至少两行连接端，即第一连接端行(GND，b1a，b1b，Vbat)和第二连接端行(GND，b2a，b2b，Vbat)。
至少所述至少两个连接端行相对地布置在壳体(GH)上。
每个连接端行分别包括用于负的电源电压、即第二参考电位电位(GND)的连接端(GND)和用于正的电源电位(Vbat)的连接端。如果第一连接端行的用于负电源电压的连接端(GND)和用于第二参考电位(GND)的连接端与第二连接端行的用于负电源电压的连接端(GND)及用于第二参考电位(GND)的连接端分别连接，并且如果第一连接端行的用于正电源电压(Vbat)的连接端与第二连接端行的用于正电源电压(Vbat)的连接端连接，则用于负的电源电位的连接端与用于正的电源电位的连接端如下布置在每个连接端行中，即它们能不交叉地连接。第一连接端行中，用于总线节点的在前双线数据总线区段(b1)的两个连接端(b1a，b1b)布置在第一连接端行的用于负电源电压的连接端(GND)和用于第二参考电位(GND)的连接端与第一连接端行的用于正电源电压(Vbat)的连接端之间。第二连接端行中，用于总线节点的后续双线数据总线区段(b2)的两个连接端(b2a，b2b)布置在第二连接端行的用于负电源电压的连接端(GND)和用于第二参考电位(GND)的连接端与第二连接端行的用于正电源电压(Vbat)的连接端之间。
至少一个发光器件(LED1，LED2，LED3)布置在壳体的凹部(ASP)中。这种壳体提供的优点是，可以在低寄生辐射的同时将大量数据传输到发光器件。因此，这种壳体特别适合于在成像发光模块组中使用。在此情况下，发光模块连续地串联布置。
在壳体的另一实施方式中，至少三个发光器件(LEDL，LED2，LED3)布置在壳体的凹部(AS)中。这至少三个发光器件(LED1，LED2，LED3)优选分别具有对于人类感知不同的发光颜色，从而可以通过对不同的照明装置调节出不同的发光强度来引起颜色效果。
上述设备和上述方法的应用现在实现了一种光模块，其包括用于作为总线节点(BSn)的集成电路的壳体(GH)。发光模块应当在多维数据总线系统中用于借助于差分双线数据总线(b1b2b3)传输用于发光器件(LED1，LED2，LED3)的照明数据。上面建议的总线构造允许即使在发光器件的阵列布置的情况下也可以执行自动寻址并且在初始化之后向所有发光模块发送广播消息。双线数据总线(b1b2b3)再次被设置用于在总线主控(BM)以及至少两个总线节点(BS1，BS2，BS3)、特别是发光总线节点之间传输数据。双线数据总线(b1b2b3)通过总线节点(BS1，BS2，BS3)划分为至少两个双线数据总线区段(b1，b2，b3)。然而，这些双线数据总线区段不再需要连续地线性排列，而是可以布置为棋盘状。只有在开始时才需要进行初始化。除了第一总线节点(BS1)之外，每个总线节点(BS2，BS3)现在被设置为，通过双线数据总线区段(b1，b2，b3)的在前双线数据总线区段(b2，b3)与总线节点(BS1，BS2，BS3)的在前总线节点(BS1，BS2)连接或与总线主控(BM)连接。至少一个总线节点(BSn)可以连接到至少三个双线数据总线区段(b1，b2，b3)。由此，数据总线的分支是可能的。为此，所涉及的总线节点(BSn)具有两个单独的主控双线数据总线接口(OWMa，OWMb)和/或两个传输门(TGa，TGb)，以便能够操控现在两个后续双线数据总线区段。另一变型是具有三个单独的主控双线数据总线接口(OWMa，OWMb，OWMc)和/或三个传输门(TGa，TGb，TGc)的配置，以便能够操控三个后续双线数据总线区段。但是，这不是必需的。原则上，具有两个单独的主控双线数据总线接口(OWMa，OWMb，OWMc)和/或两个传输门(TGa，TGb，TGc)的配置足以填充具有发光模块的二维表面。因此，总线节点(BSn)的壳体(GH)应当具有至少三行连接端，即，第一连接端行(Vbat，b1a，b1b)、第二连接端行(GND，b2a，b2b)和第三连接端行(Vbat，b3a，b3b)，必要时还有第四连接端行(GND，b4a，b4b)。壳体(GH)上的至少这些至少三个或四个连接端行彼此成90°的角度布置。在此情况下，两个连接端行彼此直接相对。在此情况下，三个或四个连接端行中的每一个具有至少一个相邻的连接端行，每一个连接端行与其相邻的连接端行成90°的角度布置。每个连接端行包括恰好一个用于电源电压(GND，Vbat)的连接端。每个与另一连接端行相邻的连接端行具有用于另一电源电压的连接端，该另一电源电压不是其连接端由相邻的连接端行包括的电源电压。电源电压的这种连接端在所有连接端行中分别是在顺时针或逆时针含义下的相同计数方向情况下连接端行中的第一连接端。每个连接端行包括一个双线数据总线区段的两个连接端。所述一个双线数据总线区段的两个连接端分别与所涉及的连接端行中的用于电源电压的连接端相邻。至少一个发光器件(LED1，LED2，LED3)布置在壳体(GH)的凹部(AS)中或所述壳体(GH)上。
在该发光模块的特别的实施方式中，第一电源电压的第一连接端位于第一连接端行中，而该第一电源电压的第二连接端位于第二连接端行中。第一连接端行布置在第二连接端行的对面。第一连接端通过安装支架(英语：Lead-Frame，引线框)与相对置的第二连接端导电连接。由此，供电导线可以无交叉地铺设。
特别有利的是，光模块被设置用于，利用具有电源电压连接端(GND，Vbat)的水平和竖直镜像的位置的光模块构建为光模块系统(参见图18)。
附图说明
下面将基于各种实施例并参考附图更详细地解释本发明。
图1示出了根据IEEE 1149标准的测试控制器的状态图。图1已在引言中解释过。
图2示出了现有技术的JTAG数据协议的基本信号波形。
图3示出了在双线数据总线(b1b2b3)上或在双线数据总线(b1b2b3)的连接的双线数据总线区段(b1，b2，b3)上所建议的数据协议的基本信号波形。
图4示出了分别由三个相继时隙组成的持续时间为T的相应时隙分组的示例性电平序列。
图5示例性地示出了针对三个相继时隙在所涉及的总线节点(BSn)中的数据提取。
图6示意性地示出了示例性的双线数据总线系统。
图7示出了示例性双线数据总线系统的细节：两个连续总线节点的连接。
图8以简化形式示意性地示出了总线主控双线数据总线接口的示例性实现。
图9以简化形式示意性地示出了总线节点双线数据总线接口的示例性实现。
图10以简化形式示出了根据本发明的具有照明寄存器(ILR)的JTAG接口。
图11以简化形式示出了根据本发明的JTAG接口，其具有照明寄存器(ILR)和用于照明寄存器的单独的可接入串行数据输入。
图12示意性地示出了具有用于照明数据的单独串行数据总线的示例性双线数据总线系统。
图13以简化形式示出了根据本发明的具有照明寄存器(ILR)和传输门控制寄存器(TGCR)的JTAG接口。
图14示意性地示出了示例性双线数据总线系统，其中每个总线节点具有用于操控后续总线节点的总线主控接口。
图15以简化形式示出了根据本发明的具有照明寄存器(ILR)和总线主控控制寄存器(OWMCR)的JTAG接口。
图16示出了用于根据本发明的设备的连接端的特别有利的布置。
图17示出了与这里描述的数据总线系统一起使用的特别合适的壳体(GH)。
图18示出了用于平面构建为面板灯的两个光模块。
图19示出了根据图18所述的多个光模块，用于构建面板灯。
图20示出了根据图17的六个光模块的平板状链，每个光模块具有两个双线总线主控接口(OWM1a到OWM6a和OWM1b到OWM6b)和双线数据总线接口(OWS1到OWS6)。
图21以简化形式示出了根据本发明的JTAG接口，其具有照明寄存器(ILR)、总线节点地址寄存器(BKADR)和发送器寄存器(SR)。
图2
图2示出了在双线数据总线(b1b2b3)上或在双线数据总线(b2b3b1)的连接的双线总线分段(b1，b2，b3)上的根据本发明的数据协议的基本信号波形。在图2的上半部分，示意性地绘制了类似于IEEE 1149标准的用于双线测试总线的差分电平的信号波形。最上面的信号(TDA)示出数据信号。第二个信号(TCK)示出所属的系统时钟(TCK)。两个信号都被标记为现有技术，即使它们这里表示差分电平，并且属于双线JTAG标准。在此之下是示例性的数字编码。在这种情况下，尚未示出所涉及的总线节点(BSn)或总线主控(BM)是否发送。这里只绘制了信号波形。
图3
图3示出在双线数据总线(b1b2b3)上或在双线数据总线(b2b3b1)的连接的双线总线分段(b1，b2，b3)上的差分信号电平(TOW)形式的建议信号波形，其组合了时钟和数据。
绘制了不同的差分电压电平。差分信号(TOW)在发送时具有3个差分电压电平数值：
1.第三差分电压数值电平(VI0)，
2.中间的第二差分电压数值电平(VM)，和
3.第一差分电压数值电平(-VI0)。
为了提取系统时钟，第二阈值(V2L)被定义为第二阈值电压数值的形式，其位于所述第一差分电压数值电平(-VIO)和中间的第二差分电压数值电平(VM)之间。
为了提取数据，定义总线主控(BM)的第一阈值电压数值即第一阈值(V1H)、和总线节点(BS1，BS2，BS3)的第三阈值电压数值即第三阈值(V2H)，它们位于第三差分电压数值电平(VI0)和中间的第二差分电压数值电平(VM)之间并且应当大致相同。
通过以总线节点(BS1，BS2，BS3)的第二阈值电压数值的形式的第二阈值(V2L)和第一差分电压数值电平(-VI0)来定义和限制第一电压数值范围(VB1)。
通过一方面总线节点(BS1，BS2，BS3)的第三阈值电压数值即第三阈值(V2H)或总线主控(BM)的第一阈值(V1H)的第一阈值电压数值和另一方面总线节点(BS1，BS2，BS3)的第二阈值(V2L)的第二阈值电压数值来定义并限制第二电压数值范围(VB2)。通过一方面总线节点(BS1，BS2，BS3)的第三阈值电压数值即第三阈值(V2H)或总线主控(BM)的第一阈值电压数值(V1H)和另一方面第三差分电压数值电平(VI0)来定义和限制第三电压数值范围(VB3)。双线数据总线(b1b2b3)上或双线数据总线(b1b2b3)的连接的双线数据总线区段(b1，b2，b3)上的信号在时间上被划分为具有至少三个时隙(TIN0，TIN1，TDOz)的时隙分组。时隙分组典型地以系统基本时钟周期(T)彼此跟随。时隙在一个时隙分组内的顺序对系统来说可以是任意的，但是优选地选择为对所有时隙分组是相同的。每个系统基本时钟周期(T)被划分成至少三个时隙，每个时隙典型地具有两个半时钟周期(T1H，T2H)，但优选地不必长度相等。
在至少两个半时钟周期(T1H，T2H)的半时钟周期中，优选地分别传输系统时钟。
在此情况下，在两个半个时钟周期(T1H，T2H)的半时钟周期内在双线数据总线(b1b2b3)上或双线数据总线(b1b2b3)的连接的双线数据总线区段(b1，b2，b3)上的差分信号电平(TOW)的数值位于第一电压数值范围(VB1)。由此，传输系统时钟的第一逻辑值。在该示例中足够的是，在双线数据总线(b1b2b3)上或双线数据总线(b1b2b3)的连接的双线数据总线区段(b1，b2，b3)上的信号电平(TOW)的数值低于所述第二电压数值阈值即第二阈值(V2L)。在许多应用情况下，第一电压数值范围(VB1)也可以被认为是向下开放的。
在所述至少两个半时钟周期(T1H，T2H)的另一半时钟周期内，在双线数据总线(b1b2b3)上或双线数据总线(b1b2b3)的连接的双线数据总线区段(b1，b2，b3)上的差分信号电平(TOW)位于第二电压数值范围(VB2)或第三电压数值范围(VB3)中。由此，传输系统时钟的第二逻辑值，其与系统时钟的第一逻辑值不同。在该示例中足够的是，在双线数据总线(b1b2b3)上或双线数据总线(b1b2b3)的连接的双线数据总线区段(b1，b2，b3)上的信号电平(TOW)位于第二阈值(V2L)形式的第二电压数值阈值的上方。向上由电源电压(Vbat)或其它上限(VI0)进行的限制对于“在双线数据总线(b1b2b3)上或双线数据总线(b1b2b3)的连接的双线数据总线区段(b1，b2，b3)上的差分信号电平(TOW)是位于第二电压数值范围(VB2)、还是第三电压数值范围(VB3)中”的决定是不重要的，因此没有在实践中使用。因此，在许多应用情况下，第三电压数值范围(VB3)也可以被认为是向上开放的。因为对于在至少两个半时钟周期(T1H，T2H)的另一半时钟周期内提取系统时钟来说“在双线数据总线(b1b2b3)上或双线数据总线(b1b2b3)的连接的双线数据总线区段(b1，b2，b3)上的差分信号电平(TOW)是位于第三电压数值范围(VB3)、还是第二电压数值范围(VB2)中”是不重要的，因此现在可以通过在至少两个半时钟周期(T1H，T2H)的另一半时钟周期内区分第二电压数值范围(VB2)和第三电压数值范围(VB3)来传输数据。
在至少两个半时钟周期(T1H，T2H)的所述另一半时钟周期内，双线数据总线(b1b2b3)上或双线数据总线(b1b2b3)的连接的双线数据总线区段(b1，b2，b3)上的差分信号电平(TOW)在传输第一逻辑数据值的情况下位于第二电压数值范围(VB2)中，而在传输第二逻辑数据值的情况下位于第三电压数值范围(VB3)中。
在下方信号的右侧，为了更清楚起见，绘制了用于三个差分电平的示例性逻辑状态。
上方的差分电平在该示例对应于系统时钟(TCK)的为1的示例性逻辑值和数据信号(TDA)的为1的示例性逻辑值。
中间的差分电平在该示例中对应于系统时钟(TCK)的为1的示例性逻辑值和数据信号(TDA)的为0的示例性逻辑值。
下方的差分电平在该示例中对应于系统时钟(TCK)的为0的示例性逻辑值0。
图4
图4示出了三个相继时隙(TINO，TIN1，TDOz)的示例性协议序列。在本发明的其他实现中，一个时隙分组也可以包括多于三个时隙(TINO，TIN1，TDOz)。在第一时隙(TINO)中，典型地传输对应于标准边界扫描(IEEE 1149)的TMS信号的控制数据。该信号典型地根据图1中的状态图控制有限状态机的状态。在第二时隙(TIN1)中，典型地传输对应于标准边界扫描(IEEE 1149)的TDI信号的数据。在这两个时隙中，总线主控(BM)将数据传输到总线节点。如果总线节点也并行发送，则总线节点将重写总线主控(BM)，如果总线节点的可开关电流源(Tla，Tlb)断开的话。相反，如果总线节点的可开关电流源(T3a，T3b)断开，则总线主控(BM)可以重写总线节点。总线主控(BM)可以通过以下方式检测到由总线节点对总线主控(BM)的重写，即通过在总线主控(BM)中的逻辑来检查发送的数据(TMS_TDI)的逻辑内容，以确定发送的数据是否与在所涉及的半时钟周期中接收的数据(TDo)一致，在所涉及的半时钟周期中系统时钟(TCK)不闭合主导性的开关(T1a，T1b)。在这种异步的情况下，总线主控(BM)通过将双线数据总线(b1b2b3)上或双线数据总线(b1b2b3)的连接的双线数据总线区段(b1)上的差分信号电平(TOW)永久保持在第三电压数值范围(VB3)中，在适当设计总线节点的测试控制器(TAPC)的状态机的情况下，又可以将其重新同步。为此，总线节点的测试控制器(TAPC)的状态机必须设计成：在控制字段中(例如这里是在第一时隙(TINO)中)永久保持在第三电压数值范围(VB3)内导致以采取所谓的“空转状态”(TLR)作为测试控制器(TAPC)的等待状态的形式的重置。这在根据IEEE 1149标准的JTAG控制器的状态图的情况下就是如此。将双线数据总线(b1b2b3)上或双线数据总线(b1b2b3)的连接的双线数据总线区段(b1)上的差分信号电平(TOW)永久保持在第三电压数值范围(VB3)中可以通过在重置过程的持续时间期间持续接通总线主控(BM)的可开关电流源(T2a，T2b)来进行。
图5
图5示出了根据本发明的示例性差分信号序列。输入是基于称为“2线数据”的双线的数据，所述数据不是差分的。在该示例中，示出了示例性地分别具有三个时隙(TINO，TIN1，TDOz)的三个相继时隙分组(n-1，n，n+1)。当然可以想到每个时隙分组使用多于三个时隙。一个时隙分组内的相应时隙的含义仅取决于时间位置而不改变。当在本说明书中提到第一时隙(TIN0)、第二时隙(TIN1)和第三时隙(TDOz)时，这纯粹是一种称谓，而不涉及一个时隙分组内的位置。优选地，时隙分组内的各个至少三个时隙(TIN0，TIN1，TDOz)的时间定位总是相同或至少可以通过算法预测。此外，该图还示出了所属的系统时钟(不是差分2线时钟)。在时隙分组n-1中，所涉及的总线节点(BSn)在时隙TDOZ(N-1)中提供逻辑1，在时隙分组n中在时隙TDOZ(n)中提供逻辑1，在时隙分组n+1中在时隙TDOZ(n+1)中提供逻辑0。由总线主控(BM)在时隙TIN0n-1，TIN1n-1，TIN0n，TIN1n，TIN0n+1，TIN1n+1中发送的数据在其逻辑内容方面没有示例性地设定，并且因此用阴影表示。用“TOW”表示的信号应当示意性地示出双线数据总线(b1b2b3...bn..bm)上或双线数据总线(b1b2b3...bn..bm)的连接的第n双线数据总线区段(bn)上的差分信号电平(TOW)的差分电位曲线。从所涉及的双线数据总线区段(bn)上的电位差的电位曲线中，所涉及的总线节点(BSn)的第三比较器(cmp3)示例性地产生通过所涉及的总线节点(BSn)接收的数据(TMS_TDIn)。所涉及的总线节点(BSn)的第二比较器(cmp2)示例性地从所涉及的双线数据总线区段(bn)上的差分信号电平(TOW)的差分电位曲线中产生通过所涉及的总线节点(BSn)接收的时钟信号(TCKn)，该时钟信号对应于重构的系统时钟(TCK)。在所涉及的总线节点(BSn)和总线主控(BM)适当同步的情况下，所涉及的总线节点(BSn)产生内部系统基本时钟(iTCKn)，该系统基本时钟在第n时隙分组的系统基本时钟周期(T)的第三时隙(TDOz)的第二半时钟周期(T2H)中才示出具有半时钟周期的持续时间的脉冲。利用该系统基本时钟信号的上升沿，所涉及的总线节点(BSn)在这个示例中接受由总线主控(BM)发送的数据(TMS_TDIn)的逻辑值，由总线主控(BM)发送的数据是借助于TCKn的下降沿检测的。利用时钟信号(TCKn)在下一个时隙分组开始时的下降沿，改变在该示例中将由所涉及的总线节点(BSn)发送的值(TDOn)。然而，如果允许所涉及的总线节点(BSn)发送，则TDOn在随后的第n+1时隙分组的第三时隙(TDOZ(n+1))中才变为有效。对于本领域技术人员清楚的是，该控制不仅可以借助于图5中所示的通过系统时钟(TCKn)的下降沿的控制实现，而且也可以通过上升沿实现。
图6
图6示出了示例性双线数据总线(b1b2b3)，具有三个总线节点(BS1，BS2，BS3)、三个双线数据总线区段(b1，b2，b3)和一个总线主控(BM)。第一双线数据总线区段(b1)将总线主控(BM)连接到第一总线节点(BS1)。
第二双线数据总线区段(b2)将第二总线节点(BS2)连接到第一总线节点(BS1)。第三双线数据总线区段(b3)将第三总线节点(BS3)连接到第二总线节点(BS2)。
双线数据总线由总线主控(BM)借助于主控双线数据总线接口(OWM)控制，第一双线数据总线区段(b1)连接到该主控双线数据总线接口(OWM)。
第一双线数据总线接口(0WS1)连接到第一双线数据总线区段(b1)。第一双线数据总线接口经由第一双线数据总线区段(b1)从总线主控接收数据并将数据发送给总线主控。在内部，第一双线数据总线接口提供第一重构的系统时钟(TCK1)，用该系统时钟操作第一总线节点(BS1)的内部JTAG接口。此外，第一双线数据总线接口提供第一组合的TMS-TDI信号(TMS_TDI1)，该信号在该示例中包括时间复用中的测试模式信号(TMS)和数据输入信号(TDI)。利用测试模式信号(TMS)控制第一总线节点(BS1)的JTAG接口的测试控制器(TAPC)的有限状态机(finite state machine)。TDI信号分量的数据用于加载第一总线节点(BS1)的JTAG接口的移位寄存器。反过来，JTAG接口利用串行TDo输出信号返回来自第一总线节点(BS1)的JTAG接口的寄存器的数据。通过第一传输门(TG1)，第一双线数据总线区段(b1)可以连接到后续的第二双线数据总线区段(b2)。为此，总线主控(BM)经由双线数据总线(b1)写入第一总线节点(BS1)的这里未示出的传输门控制寄存器(TGCR)，并在第一总线节点(BS1)的所述传输门控制寄存器(TGCR)中设置标志，该标志设置或清除第一总线节点(BS1)内的第一使能导线(en1)。根据第一总线节点(BS1)的第一使能导线(en1)，第一总线节点(BS1)的第一传输门(TG1)打开和闭合。因此，借助于从总线主控(BM)到第一总线节点(BSl)的命令，双线数据总线(b1b2b3)可以延长和缩短。
第二双线数据总线接口(OWS2)连接到第二个双线数据总线区段(b2)。当第一总线节点(BS1)闭合其传输门(TG1)时，第二双线数据总线接口经由第二双线数据总线区段(b2)从总线主控(BM)接收数据。第二双线数据总线接口(OWS2)也将这些数据发送到总线主控(BM)。在内部，第二双线数据总线接口提供第二重构的系统时钟(TCK2)，利用该系统时钟操作第二总线节点(BS2)的内部JTAG接口。第二双线数据总线接口还提供第二组合的TMS-TDI信号(TMS_TDI2)，在该示例中该信号时分复用地包括测试模式信号(TMS)和数据输入信号(TDI)。利用测试模式信号(TMS)控制第二总线节点(BS2)的JTAG接口的测试控制器(TAPC)的有限状态机(finite state machine)。TDI信号分量的数据用于加载第二总线节点(BS2)的JTAG接口的移位寄存器。反过来，第二总线节点(BS2)的JTAG接口利用串行TDo输出信号返回来自第二总线节点(BS2)的JTAG接口的寄存器的数据。通过第二传输门(TG2)，第二双线数据总线区段(b2)可以连接到第三双线数据总线区段(b3)。为此，总线主控(BM)经由第一双线数据总线区段(b1)和第二双线数据总线区段(b2)写入第二总线节点(BS2)的这里未示出的传输门控制寄存器(TGCR)，并在第二总线节点(BS2)的传输门控制寄存器(TGCR)中设置标志，该标志设置或清除第二总线节点(BS2)的第二使能导线(en2)。根据第二总线节点(BS2)的该第二使能导线(en2)，第二总线节点(BS2)的第二传输门(TG2)被打开和闭合。因此，借助于来自总线主控(BM)的命令，可以进一步延长和缩短双线数据总线(b1b2b3)。
第三双线数据总线接口(OWS3)连接到第三双线数据总线区段(b3)。当第一总线节点(BS1)闭合其传输门(TG1)并且当第二总线节点(BS2)同样闭合其第二传输门(TG2)时，第三双线数据总线接口经由第三双线数据总线区段(b3)从总线主控(BM)接收数据。第三双线数据总线接口(OWS3)也将这些数据发送到总线主控(BM)。在内部，第三双线数据总线接口提供第三重构的系统时钟(TCK3)，利用该系统时钟操作第三总线节点(BS2)的内部JTAG接口。第三双线数据总线接口还提供第三组合的TMS-TDI信号(TMS_TDI3)，在该示例中该信号时分复用地包括用于第三总线节点(BS3)的JTAG接口的数据输入信号(TDI)和测试模式信号(TMS)。利用测试模式信号(TMS)控制第三总线节点(BS3)的JTAG接口的测试控制器(TAPC)的有限状态机(finite state machine)。TDI信号分量的数据用于加载第三总线节点(BS3)的JTAG接口的移位寄存器。反过来，第三总线节点(BS3)的JTAG接口利用串行TDo输出信号返回来自第三总线节点(BS3)的JTAG接口的寄存器的数据。通过第三总线节点(BS3)的第三传输门(TG3)，第三双线数据总线区段(b3)可以连接到另外的第三双线数据总线区段(bn)。然而，这里第三总线节点应当示例性地结束双线数据总线(b1b2b3)。
每个总线节点(BS1，BS2，BS3)连接到由相应总线节点(BS1，BS2，BS3)控制的发光器件(LM1，LM2，LM3)组。当然可以考虑其他电能消耗器。
图7
图7对应于后续图9的两个右半部形式的两个总线节点数据总线接口的并排。在前的第n双线数据总线区段(bn)连接到第n总线节点(BSn)。这个第n总线节点(BSn)可以借助于其传输门(TGn)将在前的第n双线数据总线区段(bn)与后续的第n+1双线数据总线区段(b(n+1))连接。只要第n总线节点(BSn)的传输门(TGn)是打开的，未示出的差分开关就将第n+1双线数据总线区段(b(n+1))的差分电平(TOW)以及因此所有后续双线数据总线区段(b(n+1)，其中i>n+1)上的差分电平——如果存在或通过传输门接通——优选地置于定义的差分电位差，从而防止意外的数据传输。
第n+1总线节点(BS(n+1))可以借助于其传输门(TG(n+1))再次将在前的第n+1双线数据总线区段(b(n+1))与第n+2双线数据总线区段(b(n+2))连接。只要第n+1总线节点(BS(n+1))的传输门(TG(n+1))是打开的，未示出的差分开关就又将第n+2双线数据总线区段(b(n+2))上的差分电平(TOW)以及因此所有后续双线数据总线区段(b(n+3))上的差分电平(TOW)——如果存在或通过传输门接通——置于定义的差分电位差，从而防止意外的数据传输。
图8
图8示出了用于主控双线数据总线接口(OWM)的本发明的实现。
在图7和图8中示出用于实现用于在总线主控和所涉及的总线节点(BSn)之间的单线数据总线或双线数据总线(b1b2b3)的这里示例的连接的第一双线数据总线区段(b1)的协议的接口的最重要部分。作为在双线数据总线(b1b2b3)和双线数据总线(b1b2b3)的连接的第一双线数据总线区段(b1)上的信号的参考电位，这里使用参考电位导线(GND)的第二参考电位(GND)，该参考电位导线例如接地。
通过由
-第一单线数据总线(b1a)和由此双线数据总线的(b1b2b3)的第一单线数据总线(b1a，b2a，b3a)的连接的第一单线数据总线区段(b1a)与具有第二参考电位(GND)的参考电位导线(GND)之间的下部电阻(R2a)，和
-第二单线数据总线(b1b，b2b，b3b)和由此双线数据总线的(b1b2b3)的第二单线数据总线(b1b，b2b，b3b)的连接的第二单线数据总线区段(b1b)与具有第二参考电位(GND)的参考电位导线(GND)之间的另一下部电阻(R2b)，和-第一单线数据总线(b1a)和由此双线数据总线的(b1b2b3)的第一单线数据总线(b1a，b2a，b3a)的连接的第一单线数据总线区段(b1a)与具有参考电位(VIO)的电源电压(Vbat)之间的上部电阻(R1a)，和
-第二单线数据总线(b1b，b2b，b3b)和由此双线数据总线的(b1b2b3)的第二单线数据总线(b1b，b2b，b3b)的连接的第二单线数据总线区段(b1b)与具有参考电位(VIO)的电源电压(Vbat)之间的另一上部电阻(R1b)
构成的差分分压器，以所连接的第一双线数据总线区段(b1)形式的双线数据总线(b1b2b3)在差分信号电平(TOW)的数值方面最初保持在两个电位(-VI0，VI0)之间的中间第二差分电压数值电平(VM)上。在主机侧现在总是在系统基本时钟的系统基本时钟周期(T)的三个时隙的优选每个时隙的至少两个半时钟周期(T1H，T2H)的一个半时钟周期内闭合主导性开关(Tla，Tlb)。由此会强制在双线数据总线(b1b2b3)上的最大差分信号电平(TOW)。由于主导性开关(T1a，T1b)的内阻优选比由两个上部电阻(R1a，R1b)和两个下部电阻(R2a，R2b)组成的差分分压器内阻更小，由此在系统基准时钟周期(T)的三个时隙的优选每个时隙的所述至少两个半时钟周期(T1H，T2H)的所涉及的半时钟周期内，通过闭合主导性开关将双线数据总线(b1b2b3)上作为差分信号电平(TOW)的差分电压电平从第二电压数值范围(VB2)中的所述中间的第二差分电压数值电平(VM)至少拉到位于第一电压数值范围(VB1)中的第一差分电压数值电平(-VIO)。主导性开关(Tla，Tlb)在此情况下由主机侧的系统时钟(TCK)操控。如果这些主导性开关(T1a，T1b)不闭合，则数据可以在系统基准时钟周期(T)的典型的三个时隙(TIN0，TIN1，TDOz)的优选每个时隙的至少两个半时钟周期(T1H，T2H)的另一半时钟周期内双向地传输。为此，在总线主控侧，如果来自总线主控(BM)内部的发送导线(TMS_TDI)激活，则接入的电流源(T2a，T2b)将电流馈入双线数据总线(b1b2b3)中。为此，来自总线主控(BM)内部的发送导线(TMS_TDI)闭合可控电流源的开关(T2a，T2b)。因此，优选地它是晶体管(具体是MOS晶体管)，其在接通状态下作为电流源操作。因此，电流镜电路非常适合用于其操控。由此可控差分电流源(T2a，T2b)的这样构造的晶体管电流源向双线数据总线(b1b2b3)提供电流。优选地，该电流按照数值分别大于由上部电阻(R1a，R1b)和下部电阻(R2a，R2b)组成的差分拉电路可以引出的电流的数值。因此，在这种情况下，差分信号电平(TOW)以双线数据总线(b1b2b3)上或至少双线数据总线(b1b2b3)的连接的第一双线数据总线区段(b1)上的电位差的形式按照数值从第二电压数值范围(VB2)中的中间第二差分电压数值电平(VM)迁移到第三电压数值范围(VB3)中用于总线主控(BM)的可开关差分电流源(T2a，T2b)的电源电压(VIO1)附近的电位。然而，如果主导性开关(T1a，T1b)是闭合的，则它们将覆盖总线主控(BM)的可开关差分电流源(T2a，T2b)和由上部电阻(R1a，R1b)和下部电阻(R2a，R2b)组成的拉电路的影响。在主导性开关(T1a，T1b)的合适设计情况下，它们不能相对于主导性开关(Tla，Tlb)来确定双线数据总线(b1b2b3)上或双线数据总线(b1b2b3)的至少示例的连接的第一双线数据总线区段(b1)上的信号电平(TOW)的数值。
类似地，第二可开关电流源在总线节点侧工作，参见图9。为此在总线节点侧，如果来自总线节点内部的发送导线(TDOn)是激活的，则接入的电流源(T3a，T3b)将电流馈入双线数据总线(b1b2b3)或双线数据总线(b1b2b3)的连接的双线数据总线区段(b1，b2，b3)中。为此，来自所考察的总线节点(BSn)内部的发送导线(TDOn)闭合可控电流源的开关(T3a，T3b)。因此，优选地，在图8中所示的第三晶体管(T3a)和另外的第三晶体管(T3b)被操作为可开关电流源。由此，可控电流源(T3a，T3b)的电流源提供电流到双线数据总线(b1b2b3)中或单线数据总线的连接的双线数据总线区段(bn)中。优选地，该电流再次大于由上部电阻(R1a，R1b)和下部电阻(R2a，R2b)组成的拉电路可以引出的电流。因此，在这种情况下，双线数据总线(b1b2b3)或连接的双线数据总线区段(bn)的差分信号电平(TOW)的数值从第二电压数值范围(VB2)中的中间第二差分电压数值电平(VM)迁移到第三电压数值范围(VB3)中用于所考察的总线节点(BSn)的可开关差分电流源(T3a，T3b)的电源电压(VIO2)附近的电位。但是，如果总线主控(BM)中的主导性开关(Tla，Tlb)闭合，则它们再次覆盖所考察的总线节点(BSn)的可开关电流源(T3a，T3b)和差分拉电路(R1a，R1b，R2a，R2b)的影响。在主导性开关(T1a，T1b)的合适设计情况下，可开关差分电流源和差分拉电路不能相对于总线主控(BM)的主导性开关(Tla，Tlb)来确定双线数据总线(b1b2b3)上或双线数据总线(b1b2b3)的连接的双线数据总线区段(b1)上的差分信号电平(TOW)。即使总线主控(BM)的可开关电流源(T2a，T2b)也接通，在总线主控(BM)的主导性开关(Tla，Tlb)合适设计的情况下，它们继续确定在双线数据总线(b1b2b3)上或双线数据总线(b1b2b3)的连接的双线数据总线区段(bn)上的差分信号电平(TOW)。
在总线节点侧，第三比较器(cmp3)将双线数据总线(b1b2b3)或双线数据总线(b1b2b3)的连接的双线数据总线区段(bn)上的差分信号电平(TOW)的数值与第三阈值(V2H)相比较。同时第二比较器(cmp2)将双线数据总线(b1b2b3)或双线数据总线(b1b2b3)的连接的双线数据总线区段(bn)上的差分信号电平(TOW)的数值与第二阈值(V2L)进行比较。第二阈值(V2L)不同于第三阈值(V2H)并确定第一电压数值范围(VB1)和第二电压数值范围(VB2)之间的边界。第三阈值(V2H)确定第二电压数值范围(VB2)与第三电压数值范围(VB3)之间的边界。第二比较器(cmp2)从双线数据总线(b1b2b3)或双线数据总线(b1b2b3)的连接的双线数据总线区段(bn)上的差分信号电平(TOW)中取回系统时钟。这个信号转发到所考察的总线节点(BSn)的内部作为通过所考察的总线节点接收的时钟信号(TCKn)。第三比较器(cmp3)从双线数据总线(b1b2b3)或双线数据总线(b1b2b3)的连接的双线数据总线区段(bn)上的差分信号电平(TOW)中取回数据信息作为通过所考察的总线节点(BSn)接收的数据(TMS_TDIn)。在这种情况下，由所考察的总线节点(BSn)接收的数据也包含系统时钟的分量。这可以通过例如在利用稍微延迟的重构的系统时钟(TCKn)的边沿的触发器中进行简单的采样或者替换地通过延迟所接收的数据和用未延迟的重构的系统时钟(TCKn)采样来轻松地消除。必要时，在使用前仍必须对信号进行制备。
在一种实施方式中，当双线数据总线(b1b2b3)或双线数据总线(b1b2b3)的连接的第一双线数据总线区段(bn)上的差分信号电平(TOW)高于第三阈值(V2H)时，数据输出信号(TMS_TDIn)可以通过第三比较器(cmp3)切换到1，并且当该差分信号电平(TOW)的数值小于该第三阈值(V2H)时相反地切换到0。在一种实施方式中，当双线数据总线(b1b2b3)或双线数据总线(b1b2b3)的连接的双线数据总线区段(bn)上的差分信号电平(TOW)高于第二阈值(V2L)时，重构的系统时钟(TCKn)可以由第二比较器(cmp2)切换到1，并且当该差分信号电平(TOW)小于该第二阈值(V2L)时相反地切换到0。
类似地，总线主控(BM)借助于第一比较器(cmp)对双线数据总线(b1b2b3)或双线数据总线(b1b2b3)的连接的双线数据总线区段(bn)上的差分信号电平(TOW)进行采样。为此，第一比较器(cmp)将双线数据总线(b1b2b3)或双线数据总线(b1b2b3)的连接的双线数据总线区段(bn)上的差分信号电平(TOW)与第一阈值(V1H)进行比较，并从而取回位于数据导线上的数据，但是，这些数据在这里也还具有系统时钟的分量。这里合适的采样也有帮助。以这种方式，获得由总线主控(BM)接收的数据(TDo)。在一种实施方式中，当双线数据总线(b1b2b3)或双线数据总线(b1b2b3)的连接的双线数据总线区段(bn)上的差分信号电平(TOW)的数值高于第一阈值(V1H)时，数据输出信号(TDo)可以由第一比较器(CMP)切换到1，并且当该电位低于该第一阈值(V1H)时相反地切换为0。除了优选显著小于该值的25％的较小容差范围之外，第一阈值(V1H)优选等于第三阈值(V2H)。
在进一步处理中，现在来自现有技术的电路可以用于具有单独的数据导线和系统时钟导线的数据总线，从而这里可以省略描述。例如参考WO2006/102284A2。
现在，信号电平(TOW)的数值和逻辑值的下面表格是一种可能的实现。其他信号电平(TOW)和对应的逻辑值当然是可能的，这对于本领域技术人员来说是清楚的。注意，这里在该示例中，TCK＝0闭合主导性开关(T1a，T1b)。当然，这也可以反向实现。
Figure GDA0003988042100000571
Figure GDA0003988042100000581
优选地，第三阈值(V2H)和第一阈值(V1H)一致，由此总线主控(BM)和总线节点识别相同的数据序列。然后通过相应控制的时间采样，可以将这些数据适当地分配给时隙(TINO，TIN1，TDOz)。
不同于德国专利DE-B-10 2015 004 433、DE-B-10 2015 004 434、DE-B-10 2015004435和DE-B-10 2015 004 436，根据本发明的总线节点典型地具有差分传输门(TG)，该差分传输门具有两个开关的功能。第一开关可以将在前双线数据总线区段(bn)的在前第一单线数据总线区段(bna)与后续双线数据总线区段(b(n+1))的后续第一单线数据总线区段(b(n+1)a)连接。第二开关可以将在前双线数据总线区段(bn)的在前第二单线数据总线区段(bnb)与后续双线数据总线区段(b(n+1))的后续第二单线数据总线区段(b(n+1)b)连接。如果所考察的总线节点(BSn)的传输门(TGn)打开，则优选两个另外的未示出的开关将后续双线数据总线区段(b(n+1))与保持电位或另一合适的电位连接。由此后续双线数据总线(b(n+1))的差分信号电平获得预定义的信号电平数值，而无需传输系统时钟，因此也无需传输数据。
回到图8：示例性地形成差分拉电路的两个分压器对分别通过第一电阻(R1a，R1b)和第二电阻(R2a，R2b)形成。差分拉电路包括具有第一电阻(R1a)和第二电阻(R2a)的第一分压器对。差分拉电路还包括第二分压器对，其具有另外的第一电阻(R2a)和另外的第二电阻(R2b)。当没有其它发送器(T1a，T1b，T2a，T2b，T3a，T3b)激活时，差分拉电路将双线数据总线(b1b2b3)上的差分电压电平(TOW)的数值在第二电压数值范围(VB2)中保持为中间的第二差分电压数值电平(VM)。这里，示例地，第一双线数据总线区段(b1)连接在主控双线数据总线接口(OWM)的输出上。总线主控的数据发送器由第二晶体管(T2a，T2b)形成。主导时钟发送器由第一晶体管(Tla，Tlb)形成。在该示例中，一个第二晶体管(T2a)是P沟道晶体管。在该示例中，另外的第二晶体管(T2b)是N沟道晶体管。在该示例中，一个第一晶体管(Tla)是N沟道晶体管。在该示例中，另外的第一晶体管(T1b)是P沟道晶体管。经由示例性反相的缓冲电路(buf)，用系统时钟(TCK)操控第一晶体管(Tla)。在该示例中，直接操控另外的第一晶体管(T1b)。当系统时钟(TCK)无效时，经由或非门(NOR)，用组合的TMS-TDI信号(TMS_TDI)操控第二晶体管(T2a)。当系统时钟(TCK)无效时，经由示例性反相的第三缓冲电路(buf3)操控另外的第二晶体管(T2b)。第一放大器(VI)基于连接的第一双线数据总线区段(b1)上的差分电压差在总线主控接口(OWM)中形成差分电平信号(DPSM)。通过分压器(R3)产生参考电压、即第一阈值(V1H)，第一比较器(CMP)将总线主控接口(OWM)中的差分电平信号(DPSM)的值形式的差分信号电平(TOW)与该参考电压进行比较并产生数据信号(TDo)，用于总线主控(BM)内的进一步处理。必要时，比较结果通过延迟设备(Δt)延迟。
图9
图9示出总线节点(BS1，BS2，BS3)的第n总线节点(BSn)的第n单线数据总线接口(OWSn)匹配图8的主控双线数据总线接口(OWM)的示例性实现。第n总线节点(BSn)的双线数据总线接口(OWSn)示例性地连接到第n双线数据总线区段(bn)。第n总线节点(BSn)的数据发送器由第三晶体管(T3a，T3b)形成。第三晶体管的内阻(处于接通状态的电阻)分别由串联连接为相应的第三晶体管(T3a，T3b)的第七电阻(R7a，R7b)来确定。第二放大器(V2)基于在前连接的第n双线数据总线区段(bn)上的差分电压差形成总线节点接口(OWSn)中的差分电平信号(DPS)。通过由第四电阻(R4)、该第五电阻(R5)和第六电阻(R6)构成的分压器，从第n总线节点(BSn)的电源电压(Vbat)产生两个参考电压、即第三阈值(V2H)和第二阈值(V2L)。第二比较器(cmp2)和第三比较器(cmp3)将示例性的连接在前的第n双线数据总线区段(bn)上的差分信号电平(TOW)以差分电平信号(DPS)的值的形式与这两个参考电压、即第三阈值(V2H)和第二阈值(V2L)进行比较。这些比较器从中产生第n总线节点(BSn)的重构的系统时钟(TCKn)和第n总线节点(BSn)内的第n组合的TMS-TDI信号(TMS_TDIn)，用于操控第n总线节点(BSn)内的JTAG接口的测试控制器(TAPC)。在这种情况下，时钟和数据再次由延迟单元(Δt)针对组合的TMS-TDI信号(TMS_TDIn)而同步。在该示例中，使用第n总线节点(BSn)的JTAG接口的输出信号，以便经由反相的第二缓冲电路(buf2)来操控第三晶体管(T3a)和直接操控另外的第三晶体管(T3b)。本领域技术人员很容易通过适当的逻辑来确保信号的时间结构。
图10
图10示出了根据本发明的JTAG接口的内部结构。该JTAG接口与IEEE 1149标准中设置的体系结构兼容，从而可以使用市场上可用的软件，这是一个显著的优点。
在这个例子中，将组合的TMS-TDI信号(TMS_TDIn)在测试数据制备(TB)中与重构的系统时钟(TCKn)同步地分解为测试模式信号(TMS)和串行输入数据(TDI)。利用测试模式信号(TMS)，根据现有技术中已知并在图1的描述中讨论的状态图再次与时钟同步地控制测试控制器(TAPC)。在本发明的含义下，测试控制器(TAPC)的状态图表征JTAG接口，因为由于遵守该状态图才会产生软件兼容性。通过用于第一多路复用器(MUX1)的控制信号(sir_sdr)，借助于第一多路复用器(MUX1)在指令寄存器(IR)和数据寄存器(BR，IDCR，RX，ILR)之间切换。串行数据输入(TDI)被导向所有数据寄存器(BR，IDCR，RX，ILR)、指令寄存器(IR)以及必要时另外的数据寄存器。所有这些寄存器典型地分两个阶段执行。这意味着它们具有位长为m的移位寄存器以及与此并联地具有相同长度m的影子寄存器。移位寄存器用于数据传输，而影子寄存器包含有效数据。如上所述，根据测试控制器(TAPC)的状态，数据从移位寄存器加载到影子寄存器中或从影子寄存器加载或移位到移位寄存器中、或数据休息。在图10的示例中，指令解码器(IRDC)根据指令寄存器(IR)的内容控制JTAG接口。例如，可以想到，仅当指令寄存器(IR)的影子寄存器在确定的位位置处包含确定的值即确定的发送地址时，所涉及的总线节点才允许发送。然而，这种寻址也可以在单独的发送寄存器(SR)中进行(参见图21)。
特别优选地，JTAG接口具有总线节点地址寄存器(BKADR)。(参见图21)该总线节点地址寄存器说明总线节点的标识号。此外，JTAG接口优选地具有发送寄存器(SR)。该发送器寄存器(SR)由总线主控(BM)设置，并说明应当/允许发送的总线节点编号。仅当两个地址、即总线节点地址寄存器(BKADR)中的地址和发送寄存器(SR)中的地址一致时，所涉及的总线节点(BSn)才允许在预定时间发送。为了在双线数据总线系统的初始化时设置总线节点地址寄存器(BKADR)中的总线节点地址，所有总线节点(BS1，BS2，BS3)的所有传输门(TG)在开始时打开。这可以优选地通过向所有连接到双线数据总线(b1b2b3)的根据本发明的JTAG接口和可达总线节点的所有可达指令寄存器(IR)发送特定命令来完成。为此，这些JTAG接口的指令寄存器(IR)必须在最低有效位中一致，其为首先写入的移位寄存器位。然后，总线主控(BM)根据设定的算法将第一总线地址分配给第一并且唯一的总线节点(BS1)，该总线节点直接通过写入第一总线节点(BS1)的第一总线节点地址寄存器(BKADR)连接到总线主控。然后，总线主控(BM)典型地但不是必须地测试该连接。优选地，仅当所涉及的总线节点(BSn)的传输门(TGn)未闭合时，才可以写入所涉及的总线节点(BSn)的总线节点地址寄存器(BKADR)。由此确保了只有最后一个总线节点、即从总线主控开始的总线节点序列中未闭合其传输门(TG)的第一个总线节点将总线节点地址接受到其总线节点地址寄存器(BKADR)中。在这样的接受之后，传输门(TG)典型地自动闭合或者通过总线主控(BM)的软件命令闭合。由此将冻结存储在总线地址寄存器中的总线节点地址。同时，现在可以进行后续总线节点的寻址。为了使得可以对总线系统进行有序复位，例如在指令寄存器(IR)中设置对所有总线节点相同的命令，该命令打开所有总线节点的所有传输门，从而可以重新分配地址。只要在地址分配之后具有该总线节点地址的总线节点没有响应，该总线节点就有缺陷或不存在。然后在后一种情况下，总线主控知道所有总线节点的位置及其数量。
图10的示例性JTAG接口包括按照标准的旁路寄存器(BR)，其用于通过JTAG接口越过数据。另外，在该示例中，旁路寄存器包括用于读出电路的序列号的标识寄存器(IDCR)和对应于JTAG标准的另外的数据寄存器(RX)。这些另外的寄存器可以是例如测试寄存器和其他寄存器。
根据本发明，现在设置一种照明寄存器(ILR)。在照明寄存器(ILR)中，总线主控(BM)存储用于调节针对发光器件(LM)的电源的数据。典型地，电源是产生脉冲宽度(PWM)调制的输出电压或相应调制的电流的一个或多个(这里为三个)脉冲宽度调制(PWM)驱动器(PWM1，PWM2，PWM3)。
图11
图11示出了图10，不同之处在于JTAG接口另外具有照明指令寄存器(ILIR)。该照明指令寄存器控制第三多路复用器(MUX3)。该第三多路复用器可以借助于照明数据选择信号(ilds)将针对照明寄存器(ILR)的串行输入数据在照明数据串行输入(SILDIn)和串行数据输入(TDI)之间切换。同时，照明寄存器(ILR)的输出被复制到照明数据串行输出(SILDOn)。
图12
图12示出了多个电路经由借助于用于照明数据的输入(SILDI1，SILDI2，SILDI3)和用于照明数据的相应输出(SILDO1，SILDO2，SILDO3)的链与对应于图11的JTAG控制器的可能直接连接。
由此使得可以快速传输整组发光器件的数据而无需复杂的寻址，因为仅还需要寻址一个组件。
图13
图13示出了如图10所示的JTAG接口，不同之处在于该JTAG接口具有单独的传输门控制寄存器(TGCR)。代替在指令寄存器(IR)中放置用于打开和闭合传输门(TG)的标志，也可以设置单独的传输门控制寄存器(TGCR)，其产生对应总线节点(BSn)的对应的使能线(enn)。
图14
图14示出了多个电路经由借助于点对点连接的链与根据图15的JTAG控制器的可能直接连接，在其中双向传输数据和单向地经由单线数据总线区段(b1，b2，b3)传输时钟。每个总线节点都具有双线数据总线接口(OWS1，OWS2，OWS3)和双线总线主控接口(OWM1，OWM2，OWM3)。由此形成了与其他图中等价的链。
图15
图15示出了如图10所示的JTAG接口，区别在于它具有单独的总线主控控制寄存器(OWMCR)。代替在指令寄存器(IR)中放置用于控制所涉及的总线节点(BS1，BS2，BS3)的总线主控接口(OWM1，OWM2，OWM3)的控制位，也可以设置单独的总线主控控制寄存器(OWMCR)，其在对应的总线节点(BSn)内产生对应的控制导线(ctrn)。
图16
图16在平面图中示出了用于总线节点(BSn)的示例性壳体。电源电压导线(Vbat，GND)可以无交叉地互相连接。LED可以无交叉地与对应的连接端(LED1，LED2，LED3，LED4)连接，并且与负电源电压、即参考电位导线(GND)的第二参考电位(GND)连接。双线数据总线(b1，b2)可以在两个电源电压导线之间的总线节点之间无交叉地引导，这允许更好地屏蔽双线数据总线并且允许使用具有定义的特性阻抗的微带导线。这又使得数据总线的定义的连接端成为可能。因此特别有意义的是，双线数据总线(b1b2b3)的特性阻抗与差分拉电路(R1a，R1b，R2a，R2b)的电阻一致。
图17在平面图中示出了用于串接安装的发光模块。这里可以优选地从左侧引入双线数据总线。后续双线数据总线区段(b2a，b2b)优选地连接在右侧。电源电压导线可以从左向右引导。发光器件(LED1，LED2，LED3)可以安装在壳体(GH)的凹部(AS)中。也可以安装在壳体(GH)上。使用诸如透镜和反射镜的光学元件对于光束修改是有意义的。
图18
图18示出了图17的进一步简化版本。图18的左壳体是关于总线节点的电源电压(Vbat)的连接端和参考电势(GND)的连接端垂直和水平镜像的右侧版本变型。由此，壳体可以平面地安装，不需要16个连接端，而是只需要12个连接端。然而缺点在于，一方面需要交叉，但是该交叉例如可以经由表示总线节点的集成电路的裸片岛来实现。例如有意义的是，总线节点的集成电路安装在裸片岛上，该裸片岛连接到负电源电压，即参考电位导线(GND)的第二参考电位(GND)。该裸片岛可以用作负电源电压的相对置的电源电压连接端之间的桥接。如果该裸片岛与印刷电路电绝缘，则正电源电压可以在印刷电路上的光模块下方引导。为了可以在没有交叉的情况下安装双线数据总线，在用于形成光模块排列的印刷电路上需要棋盘状地构建非镜像和镜像的变型。
在图18中还示出每个壳体(GH)的连接端(Vbat)如何彼此电连接，而以同样的方式每个壳体(GH)的参考电位连接端(GND)彼此电连接。在此情况下，用于电源电位(Vbat)的两个连接端或两个第二电源电位连接端(GND)经由引线框的所谓裸片座电连接。剩余的电源电位连接端(它们不经由引线框彼此电连接)可以例如经由在裸片中的集成线路或者经由印刷电路板(PCB)上的印制导线彼此连接。
图19
图19示出了根据图18的两个光模块如何以阵列形式布置。可以看出，在根据图19的布置中，图18的右侧光模块类型的光模块位于图18的左侧光模块下方和上方。因此，在根据图18的阵列布置中，图18的左侧光模块的类型的光模块位于图18的右侧光模块的上方和下方。
图20
图20示出了根据图18的6个光模块的面板状链，每一个光模块具有两个双线总线主控接口(OWM1a至OWM6a和OWM1b至OWM6b)和双线数据总线接口(OWS1至OWS6)。图20示出了多个电路与根据图14的JTAG控制器经由借助于点对点连接的链的可能直接连接，在其中双向传输数据和单向地经由单线数据总线区段传输时钟。每个总线节点(BS1，BS2，BS3，BS4，BS5，BS6)具有双线数据总线接口(OWS1，OWS2，OWS3，OWS4，OWS5，OWS6)和第一双线总线主控接口(OWM1a，OWM2a，OWM3a，OWM4a，OWM5a，OWM6a)和第二双线总线主控接口(OWM1b，OWM2b，OWM3b，OWM4b，OWM5b，OWM6b)。(另外的双线数据总线接口是可以想到的，但这里为简单起见未示出)。由此形成了与其它附图中等效的平面链。
图21
图21简化地示出了具有照明寄存器(ILR)、总线节点地址寄存器(BKADR)和发送寄存器(SR)的根据本发明的JTAG接口。
本发明还可以替换地通过以下所述特征组之一改写，其中特征组可以任意相互组合，以及一个特征组的各个特征也可以与一个或多个其他特征组和/或一个或多个上述实施方式的一个或多个特征组合。
1.一种具有差分双线数据总线(b1b2b3)的数据总线系统，用于在总线主控(BM)和至少两个总线节点(BS1，BS2，BS3)之间传输数据，
a)其中双线数据总线(b1b2b3)由总线节点(BS1，BS2，BS3)划分为至少两个双线数据总线区段(b1，b2，b3)，并且
b)其中双线数据总线(b1b2b3)通过这些总线节点(BS1，BS2，BS3)之一、即结束总线节点(BS3)结束，并且
c)其中每个总线节点(BS1，BS2，BS3)除了第一总线节点(BS1)之外通过双线数据总线区段(b1，b2，b3)的在前双线数据总线区段(b2，b3)与总线节点(BS1，BS2，BS3)的在前总线节点(BS1，BS2)连接，并且
d)其中第一总线节点(BS1)通过双线数据总线区段的(b1，b2，b3)的在前双线数据总线区段(b1)与总线主控(BM)连接，并且
e)其中每个总线节点(BS1，BS2，BS3)除了结束总线节点(BS3)之外通过双线数据总线区段(b1，b2，b3)的后续双线数据总线区段(b2，b3)与总线节点(BS1，BS2，BS3)的后续总线节点(BS3，BS4)连接，并且
f)其中所述双线数据总线系统(b1，b2，b3)具有带有主控双线数据总线接口(OWM)的总线主控(BM)，并且
g)其中总线主控(BM)的主控双线数据总线接口(OWM)被设置用于借助于使用两个以上的差分物理信号电平(TOW)的数据总线协议经由双线数据总线(b1b2b3)或经由双线数据总线区段(b1，b2，b3)的至少一个双线数据总线区段(b1，b2，b3)(下面称为所考察的双线数据总线区段(b1，b2，b3))双向地发送并且从其接收数据，并且h)其中所考察的双线数据总线区段(bn)包括两条信号导线(bna，bnb)，并且i)其中在所考察的双线数据总线区段(bn)上电连接有总线节点(BS1，BS2，BS3)的所考察的总线节点(下面称为所考察的总线节点(BSn))的双线数据总线接口(OWSn)，并且
j)其中，所考察的总线节点(BSn)的双线数据总线接口(OWSn)被设置用于借助于使用两个以上的差分物理信号电平(TOW)的数据总线协议从所考察的双线数据总线区段(bn)接收数据，并且
k)其中，所考察的总线节点(BSn)的双线数据总线接口(OWSn)被设置用于借助于使用两个以上的差分物理信号电平(TOW)的数据总线协议经由所考察的双线数据总线区段(bn)来发送数据，并且
l)其中所考察的总线节点(BSn)又配备有主控双线数据总线接口(OWMn)，并且
m)其中所考察的总线节点(BSn)的主控双线数据总线接口(OWMn)被设置用于，借助于使用两个以上的差分物理信号电平(TOW)的数据总线协议经由双线数据总线区段(b1，b2，b3)的至少一个后续双线数据总线区段(b(n+1))(下面称为后续双线数据总线区段(b(n+1))向后续总线节点(BS(n+1))双向地发送以及从其接收数据，并且n)其中所考察的总线节点(BSn)具有第一总线主控控制寄存器(OWMCRn)，其被设计为控制所考察的总线节点(BSn)的主控双线数据总线接口(OWMn)，并且o)其中总线主控(BM)可以经由总线主控(BM)的主控双线数据总线接口(OWM)和双线数据总线(b1b2b3)或所考察的双线数据总线区段(b1，b2，b3)和所考察的总线节点(BSn)的所述双线数据总线接口(OWSn)来写入所考察的总线节点(BSn)的总线主控控制寄存器(OWMCRn)，并且因此可以控制所考察的总线节点(BSn)的主控双线数据总线接口(OWMn)的状态。
2.用于操作在第一子设备、即总线主控(BM)和至少两个另外的子设备、即总线节点(BS1，BS2，BS3)之间的数据总线的方法，
a)其中所述数据总线包括双线数据总线(b1b2b3)，该双线数据总线通过至少两个总线节点(BS1，BS2，BS3)划分为至少两个双线数据总线区段(b1，b2，b3)，并且
b)其中所述数据总线通过至少总线节点(BS1，BS2，BS3)、即结束总线节点(BS3)结束，以及
包括步骤：
c)借助于利用两个以上的物理差分信号电平(TOW)的数据协议经由双线数据总线(b1b2b3)或者双线数据总线区段的(b1，b2，b3)的至少一个双线数据总线区段(bn)(下面称为所考察的双线数据总线区段(bn))在总线主控(BM)和至少一个总线节点(BS1，BS2，BS3)(下面称为所考察的总线节点(BSn))之间双向传输数据；
d)利用被划分为至少三个时隙(TIN0，TIN1，TDOz)的系统基本时钟周期(T)经由双线数据总线(b1b2b3)或至少所述双线数据总线区段(bn)从总线主控(BM)向至少所考察的总线节点(BSn)同时传输时钟信号(TCK)，其中每个时隙被划分为至少一个第一半时钟周期(T1H)和第二半时钟周期(T2H)；
e)通过所考察的总线节点(BSn)的第一装置将双线数据总线(b1b2b3)或至少所考察的双线数据总线区段(bn)上的差分信号电平(TOW)与第三阈值(V2H)进行比较；f)通过所考察的总线节点(BSn)的第二装置将双线数据总线(b1b2b3)或至少所考察的双线数据总线区段(b1，b2，b3)上的差分信号电平(TOW)与不同于第三阈值(V2H)的第二阈值(V2L)进行比较，其中第三阈值(V2H)和第二阈值(V2L)限定三个信号电压范围(VB1，VB2，VB3)，这些信号电压范围位于操作电压(VIO,VIO1,VIO2)和参考电位(-VIO)之间，并且
g)其中中间的电压范围作为三个信号电压范围(VB1，VB2，VB3)的第二电压范围(VB2)而由三个信号电压范围(VB1，VB2，VB3)的第一电压范围(VB1)向上或向下限制，并且其中第二电压范围(VB2)向下或向上、即与在第一电压范围(VB1)情况下方向相反地通过三个信号电压范围(VB1，VB2，VB3)的第三电压范围(VB3)限制，
h)在时隙分组中传输在双线数据总线(b1b2b3)或至少所考察的双线数据总线区段(bn)上的数据，所述时隙分组具有包括至少三个相继时隙(TIN0，TIN1，TDOz)的系统时钟周期(T)的总持续时间，其中在一个时隙分组内的至少三个时隙(TIN0，TIN1，TDOz)序列内的时隙(TIN0，TIN1，TDOz)的顺序可以特定于系统地选择，
i.包括在第一时隙(TIN0)和在第二时隙(TIN1)中从总线主控(BM)向所考察的总线节点(BS1，BS2，BS3)传输至少一个控制数据和/或第一数据，其中所考察的总线节点(BSn)接收控制数据和/或第一数据，并且
ii.包括在至少三个相继时隙(TIN0，TIN1，TDOz)的第三时隙(TDOz)中在双线数据总线(b1b2b3)或至少所考察的双线数据总线区段(b1，b2，b3)上从所考察的总线节点(BS1，BS2，BS3)向总线主控(BM)传输在第二电压范围(VB2)和第三电压范围(VB3)中的第二数据，其中总线主控(BM)接收第二数据，
iii.其中，在所涉及的时隙的至少两个半时钟周期(T1H，T2H)的一个半时钟周期中，通过在双线数据总线(b1b2b3)或至少所考察的双线数据总线区段(bn)上的差分信号电平(TOW)在一方面第二电压范围(VB2)和另一方面第三电压范围(VB3)之间经由第一电压范围(VB1)的转换、以及差分信号电平(TOW)经由第一电压范围(VB1)在相反方向上的转换来进行第一数据和/或第二数据的传输，
iv.其中在所涉及的时隙的至少两个半时钟周期(T1H，T2H)的相应另一半时钟周期中传输系统时钟，其中在该半时钟周期中没有数据被发送，并且其中，系统时钟在所涉及时隙中的传输通过将在双线数据总线(b1b2b3)或至少所考察的双线数据总线区段(bn)上的差分信号电平(TOW)在一方面第一电压范围(VB1)和另一方面第二电压范围(VB2)和/或第三电压范围(VB3)之间转换、以及通过相反方向上的转换而进行。3.用于在根据前述数字的用于借助于差分双线数据总线(b1b2b3)传输用于发光器件(LM1，LM2，LM3)的照明数据的数据总线系统中的总线节点(BSn)的壳体(GH)，a)其中双线数据总线(b1b2b3)被设置用于一方面在总线主控(BM)和总线节点(BS1，BS2，BS3)之一之间以及另一方面在至少两个总线节点(BS1，BS2，BS3)之间传输数据，并且
b)其中双线数据总线(b1b2b3)通过总线节点(BS1，BS2，BS3)被划分为至少两个双线数据总线区段(b1，b2，b3)，并且
c)其中总线节点(BSn)的壳体(GH)具有至少两行连接端，即第一连接端行(GND，b1a，b1b，Vbat)和第二连接端行(GND，b2a，b2b，Vbat)，并且
d)其中至少所述至少两个连接端行相对地布置在壳体(GH)上，并且
e)其中每个连接端行包括用于第一、特别是负的电源电压的连接端(GND)和用于第二、特别是正的电源电位的连接端(Vbat)，
f)其中不仅第一连接端行(GND，b1a，b1b，Vbat)的用于第一电源电位的连接端(GND)与第二连接端行(GND，b2a，b2b，Vbat)的用于第一电源电位的连接端(GND)、而且第一连接端行(GND，b1a，b1b，Vbat)的用于第二电源电位的连接端(Vbat)与第二连接端行(GND，b2a，b2b，Vbat)的用于第二电源电位的连接端(Vbat)分别无交叉地连接，并且
g)第一连接端行(GND，b1a，b1b，Vbat)中用于在总线节点之前的双线数据总线区段(b1)的两个连接端(b1a，b1b)布置在用于第一电源电位的连接端(GND)与用于第二电源电压的连接端(Vbat)之间，并且
h)在第二连接端行(GND，b2a，b2b，Vbat)中的用于在总线节点之后的双线数据总线区段(b2)的两个连接端(b2a，b2b)布置在用于第一电源电位的连接端(GND)与用于第二电源电位的连接端(Vbat)之间，并且
i)其中在其相应的连接端行中的用于连接或用于操控发光器件(LED1，LED2，LED3，LED4)的连接端被布置为，使得在相应的连接端行中用于电源电位的连接端在相应的连接端行中位于用于所属双线数据总线区段(b1或b2)的两个连接端(b1a，b1b或b2a，b2b)和用于连接或用于操控发光器件(LED1，LED2，LED3，LED4)的连接端之间，其中从用于操作和/或用于控制发光器件(LED1，LED2，LED3，LED4)的这些连接端流过发光器件(LED1，LED2，LED3，LED4)的电流又应当经由所述电源电位被引出。4.光模块，包括用于在根据数字1的用于借助于差分双线数据总线(b1b2b3)传输用于发光器件(LED1，LED2，LED3)的照明数据的数据总线系统中的总线节点(BSn)的壳体(GH)，
a)其中双线数据总线(b1b2b3)被设置用于在总线主控(BM)间以及在至少两个总线节点(BS1，BS2，BS3)之间传输数据，并且
b)双线数据总线(b1b2b3)通过总线节点(BS1，BS2，BS3)划分成至少两个双线数据总线区段(b1，b2，b3)，并且
c)其中每个总线节点(BS2，BS3)除了第一总线节点(BS1)之外被设置用于，通过双线数据总线区段(b1，b2，b3)的在前双线数据总线区段(b2，b3)与总线节点(BS1，BS2，BS3)的在前总线节点(BS1，BS2)连接，并且第一总线节点(BS1)被设置用于，通过双线数据总线区段(b1，b2，b3)的在前双线数据总线区段(b1)与总线主控(BM)连接，并且
d)其中总线节点(BSn)的壳体(GH)具有至少两行连接端，即第一连接端行(GND，b1a，b1b，Vbat)和第二连接端行(GND，b2a，b2b，Vbat)，并且
e)其中至少所述至少两个连接端行相对地布置在壳体(GH)上，并且
f)其中每个连接端行包括用于第一电源电位的连接端(GND)，并且
g)其中每个连接端行包括用于第二电源电位的连接端(Vbat)，并且
h)如果第一连接端行(GND，b1a，b1b，Vbat)的用于第一电源电位的连接端(GND)与第二连接端行(GND，b2a，b2b，Vbat)的用于第一电源电压的连接端(GND)连接、并且如果第一连接端行(GND，b1a，b1b，Vbat)的用于第二电源电压的连接端(Vbat)与第二连接端行(GND，b2a，b2b，Vbat)的用于第二电源电位的连接端(Vbat)连接，则用于第一电源电位的连接端与用于第二电源电位的连接端如下布置在每个连接端行中，即它们可以不交叉地连接，并且
i)其中第一连接端行(GND，b1a，b1b，Vbat)中用于总线节点的在前双线数据总线区段(b1)的两个连接端(b1a，b1b)布置在第一连接端行(GND，b1a，b1b，Vbat)的用于第一电源电压的连接端(GND)与第一连接端行(GND，b1a，b1b，Vbat)的用于第二电源电位的连接端(Vbat)之间，并且
j)其中第二连接端行(GND，b2a，b2b，Vbat)中的用于总线节点的后续双线数据总线区段(b2)的两个连接端(b2a，b2b)布置在第二连接端行(GND，b2a，b2b，Vbat)的用于第一电源电位的连接端(GND)与第二连接端行(GND，b2a，b2b，Vbat)的用于第二电源电压的连接端(Vbat)之间，并且
k)其中至少一个发光器件(LED1，LED2，LED3)布置在壳体的凹部(ASP)中或壳体(GH)上。
5.根据前述数字之一的光模块，其中至少三个发光器件(LEDL，LED2，LED3)布置在壳体的凹部(ASP)中，并且该至少三个发光器件(LED1，LED2，LED3)分别具有对于人类感知不同的发光颜色。
6.光模块，包括用于在根据前述数字之一的用于借助于差分双线数据总线(b1b2b3)传输用于发光器件(LED1，LED2，LED3)的照明数据的数据总线系统中的总线节点(BSn)的壳体(GH)，
a)其中双线数据总线(b1b2b3)被设置用于在总线主控(BM)间以及在至少两个发光总线节点(BS1，BS2，BS3)之间传输数据，并且
b)其中双线数据总线(b1b2b3)通过总线节点(BS1，BS2，BS3)划分为至少两个双线数据总线区段(b1，b2，b3)，并且
c)其中除了第一总线节点(BS1)之外，每个总线节点(BS2，BS3)被设置为，通过双线数据总线区段(b1，b2，b3)的在前双线数据总线区段(b2，b3)与总线节点(BS1，BS2，BS3)的在前总线节点(BS1，BS2)连接，并且第一总线节点(BS1)被设置用于，通过双线数据总线区段(b1，b2，b3)的在前双线数据总线区段(b1)与总线主控(BM)连接，并且
d)其中至少一个总线节点(BSn)可以连接到至少三个双线数据总线区段(b1，b2，b3)，并且
e)其中总线节点(BSn)的壳体(GH)具有至少三行连接端，即，第一连接端行(Vbat，b1a，b1b)、第二连接端行(GND，b2a，b2b)和第三连接端行(Vbat，b3a，b3b)，必要时还有第四连接端行(GND，b4a，b4b)，并且
f)其中壳体(GH)上的三个或四个连接端行中的每一个具有至少一个相邻的连接端行，其与所述连接端行成90°的角度布置，并且
g)其中每个连接端行包括恰好一个用于电源电位(GND，Vbat)的连接端，并且
h)其中每个与另一连接端行相邻的连接端行具有用于另一电源电位的连接端，该另一电源电位不同于其连接端由相邻的连接端行包括的电源电位，并且
i)其中电源电位的该连接端在所有连接端行中是在顺时针或逆时针含义下的相同计数方向情况下连接端行中的第一连接端，并且
j)其中每个连接端行包括一个双线数据总线区段的两个连接端，并且
k)其中所述一个双线数据总线区段的两个连接端与所述连接端行中的用于电源电位的连接端相邻，并且
l)其中至少一个发光器件(LED1，LED2，LED3)布置在壳体(GH)的凹部(AS)中或所述壳体(GH)上。
7.根据前述数字之一的光模块，
a)具有安装载体(英语：Lead-Frame，引线框),
b)其中第一电源电位的第一连接端(GND或Vbat)位于第一连接端行中，并且
c)其中第一电源电位的第二连接端(GND或Vbat)位于第二连接端行中，并且
d)其中第一连接端行布置在第二连接端行的对面，以及
e)其中第一连接端通过安装载体(英语：Lead-Frame，引线框)与相对置的第二连接端导电连接。
8.光模块，包括用于在根据前述数字之一的数据总线系统中的总线节点(BSn)的壳体(GH)，
a)具有连接端(b1a，b1b，b2a，b2b)，用于经由差分双线数据总线(b1b2b3)接收照明数据，
b)其中双线数据总线(b1b2b3)的连接端(b1a，b1b，b2a，b2b)布置在用于第二电源电位的电源电位连接端(Vbat)和用于第一电源电位的电源电位连接端(GND)之间，并且
c)具有至少一个发光器件(LED1，LED2，LED3)，以及
d)具有可经由双线数据总线(b1b2b3)写入的照明寄存器(ILR)，以及
e)具有用于操作发光器件(LED1，LED2，LED3)的器件，其中发光器件的亮度取决于照明寄存器(ILR)的数据内容。
9.根据前述数字之一的光模块，其中该光模块具有至少两个发光器件(LED1，LED2，LED3)，其中可以根据照明寄存器(ILR)的数据内容通过调节发光器件LED1，LED2，LED3)的不同发光强度而不同地调节其亮度。
附图标记列表
AS 壳体的凹部
b1b2b3 双线数据总线
b1b2b3b4双线数据总线
b1 第一双线数据总线区段
b1a 第一双线数据总线区段(b1)的第一单线数据总线区段
b1b 第一双线数据总线区段(b1)的第二单线数据总线区段
b2 第二双线数据总线区段
b2a 第二双线数据总线(b2)的第一单线数据总线区段
b2b 第二双线数据总线区段(b2)的第二单线数据总线区段
b3 第三双线数据总线区段
b3a 第三双线数据总线区段(b3)的第一单线数据总线区段
b3b 第三双线数据总线(b3)的第二单线数据总线区段
b4 第四双线数据总线区段
b4a 第四双线数据总线(b4)的第一单线数据总线区段
b4b 第四双线数据总线区段(b4)的第二单线数据总线区段
b5 第五双线数据总线区段
b6 第六双线数据总线区段
bn 第n双线数据总线区段
bna 第n双线数据总线区段(bn)的第一单线数据总线区段
bnb 第n双线数据总线(bn)的第二单线数据总线区段
b(n+1) 第(n+1)双线数据总线区段
b(n+1) 第(n+1)双线数据总线区段(b(n+1))的第一单线数据总线区段
b(n+1)b 第(n+1)双线数据总线区段(b(n+1))的第二单数据总线区段BKADR 总线节点地址寄存器
BKADRn所考察的总线节点(BSn)的总线节点地址寄存器
BM 总线主控
BR 旁路寄存器
BRn 所考察的总线节点(BSn)的旁路寄存器
BS1 示例性第一总线节点
BS2 示例性第二总线节点
BS3 示例性第三总线节点
BS4 示例性第四总线节点
BS5 示例性第五总线节点
BS6 示例性第六总线节点
BSn 示例性第n总线节点(相关或所考察的总线节点在本发明的不同地方用BSn表示)。因此，它是总线节点(BS1，BS2，BS3)中的任意一个。总线节点的数量可以不同于3。
BS(n+1) 示例性第(n+1)总线节点
buf 缓冲电路
buf2 第二缓冲电路
buf3 第三缓冲电路
总线节点
总线节点电路 总线节点典型地是集成电路或其他电气系统，所述其他电气系统由主处理器、即总线主控经由双线数据总线(b1b2b3)或至少一个连接的双线数据总线区段(b1，b2，b3)控制。
总线主控
主电路 总线主控(BM)典型地是主处理器，通过该主处理器控制集成电路，即所考察的总线节点(BSn)。
cmp 主控侧的第一比较器。第一比较器将双线数据总线(b1b2b3)或所连接的双线数据总线区段(b1，b2，b3)上的差分信号电平(TOW)的数值以总线主控接口(OWM)中的差分电平信号(DPSM)的值的形式与第一阈值(V1H)进行比较，并且将通过总线主控(BM)接收的数据信号(TDo)转发给总线主控(BM)的电路内部，该总线主控典型地是主处理器。第一比较器检测双线数据总线(b1b2b3)或连接的双线数据总线区段(b1，b2，b3)上的信号电平(TOW)的数值从一方面第三电压数值范围(VB3)向另一方面第一电压数值范围(VB1)或第二电压数值范围(VB2)的转换，反之亦然。
cmp2 总线节点侧的第二比较器。第二比较器将双线数据总线(b1b2b3)或所连接的双线数据总线区段(b1，b2，b3)上的差分信号电平(TOW)以差分电平信号(DPS)的值的形式与第二阈值(V2L)进行比较，并且将通过所考察的总线节点(BSn)接收的重构的系统时钟(TCKn)转发给所考察的总线节点(BSn)的电路内部，所考察的总线节点典型地是集成电路或待控制系统。第二比较器检测双线数据总线(b1b2b3)或连接的双线数据总线区段(b1，b2，b3)上的差分信号电平(TOW)的数值从一方面第一电压数值范围(VB1)向另一方面第二电压数值范围(VB2)或第三电压数值范围(VB3)的转换，反之亦然。
cmp3 总线节点侧的第三比较器。第三比较器将双线数据总线(b1b2b3)或所连接的双线数据总线区段(b1，b2，b3)上的差分信号电平(TOW)的值以所考察的总线节点(BSn)的差分电平信号(DPSn)的值的形式与第三阈值(V2H)进行比较，并且将通过所考察的总线节点(BSn)接收的数据信号(TMS_TDIn)转发给所考察的总线节点(BSn)的电路内部，所考察的总线节点典型地是集成电路或待测试或待控制的系统。第三比较器检测双线数据总线(b1b2b3)或连接的双线数据总线区段(b1，b2，b3)上的差分信号电平(TOW)的数值从一方面第三电压数值范围(VB3)向另一方面第一电压数值范围(VB1)或第二电压数值范围(VB2)的转换，反之亦然。
CIR 测试控制器(TAPC)的状态“加载指令寄存器数据”
CDR 测试控制器(TAPC)的状态“加载数据寄存器数据”
ctr1 用于控制第一总线节点(BS1)的总线主控接口(OWM1)的控制导线
ctr1a 用于控制第一总线节点(BS1)的第一总线主控接口(OWM1a)的控制导线
ctr1b 用于控制第一总线节点(BS1)的第二总线主控接口(OWM1b)的控制导线
ctr2 用于控制第二总线节点(BS2)的总线主控接口(OWM2)的控制导线
ctr2a 用于控制第二总线节点(BS2)的第一总线主控接口(OWM2a)的控制导线
ctr2b 用于控制第二总线节点(BS2)的第二总线主控接口(OWM2b)的控制导线
ctr3 用于控制第三总线节点(BS3)的总线主控接口(OWM3)的控制导线
ctr3a 用于控制第三总线节点(BS3)的第一总线主控接口(OWM3a)的控制导线
ctr3b 用于控制第三总线节点(BS3)的第二总线主控接口(OWM3b)的控制导线
ctr4 用于控制第四总线节点(BS4)的总线主控接口(OWM4)的控制导线
ctr4a 用于控制第四总线节点(BS4)的第一总线主控接口(OWM4a)的控制导线
ctr4b 用于控制第四总线节点(BS4)的第二总线主控接口(OWM4b)的控制导线
ctr5 用于控制第五总线节点(BS5)的总线主控接口(OWM5)的控制导线
ctr5a 用于控制第五总线节点(BS5)的第一总线主控接口(OWM5a)的控制导线
ctr5b 用于控制第五总线节点(BS5)的第二总线主控接口(OWM5b)的控制导线
ctr6 用于控制第六总线节点(BS6)的总线主控接口(OWM6)的控制导线
ctr6a 用于控制第六总线节点(BS5)的第一总线主控接口(OWM5a)的控制导线
ctr6b 用于控制第六总线节点(BS2)的第二总线主控接口(OWM6b)的控制导线
ctrn 用于控制第n总线节点(BSn)的总线主控接口(OWMn)的控制导线
DPS 总线节点的电平信号。该电平信号由总线节点的相应双线数据总线接口(OWSn)的第二差分输入放大器(V2)的输出形成。
DPSn 所考察的总线节点(BSn)的电平信号。该电平信号由所考察的总线节点(BSn)的相应双线数据总线接口(OWSn)的所考察的总线节点(BSn)的第二差分输入放大器(V2n)的输出形成。
DPSM 所涉及的总线主控(BM)的电平信号。该电平信号由总线主控(BM)的相应双线数据总线接口(OWM)的总线主控(BM)的第一差分输入放大器(V1)的输出形成。
DR JTAG接口的数据寄存器。(典型地，多个数据寄存器并联连接，并且在读取数据寄存器(DR)期间经由第二多路复用器(MUX2)选择。)
DRn 所考察的总线节点(BSn)的JTAG接口的数据寄存器。(典型地，多个数据寄存器并联连接，并且在读取数据寄存器(DR)期间经由所考察的总线节点(BSn)的第二多路复用器(MUX2n)选择。)
drs 用于应当读取的数据寄存器的选择信号
Δt 用于总线节点中组合的TMS-TDI信号(TMS_TDIn)或总线主控中的TDo信号的延迟单元
EDR1 测试控制器(TAPC)的状态“数据寄存器退出1”
EDR2 测试控制器(TAPC)的状态“数据寄存器退出2”
EIR1 测试控制器(TAPC)的状态“指令寄存器退出1”
EIR2 测试控制器(TAPC)的状态“指令寄存器退出2”
en1 用于打开和闭合第一总线节点(BS1)的第一传输门(TG1)的第一使能导线
en2 用于打开和闭合第二总线节点(BS2)的第二传输门(TG2)的第二使能导线
en3 用于打开和闭合第三总线节点(BS3)的第三传输门(TG3)的第三使能导线
enn 用于打开和闭合第n总线节点、即所考察的总线节点(BSn)的第n传输门(TGn)第n使能导线
GH 壳体
GND 参考电位导线。典型地，但不是必须地，该参考电位导线连接到地。它具有第二参考电位(GND)。
iTCKn 所考察的总线节点(BSn)的内部系统基本时钟
IDCR 标识寄存器
IDCRn 所考察的总线节点(BSn)的标识寄存器
Ilds 照明数据选择信号
Ildsn 所考察的总线节点(BSn)的照明数据选择信号
ILR 照明寄存器
ILRn 所考察的总线节点(BSn)的照明寄存器
ILIR 照明指令寄存器
ILIRn 所考察的总线节点(BSn)的照明指令寄存器
IR JTAG接口的指令寄存器
IRn 所考察的总线节点(BSn)的JTAG接口的指令寄存器
IRDC 指令解码器
IRDCn 所考察的总线节点(BSn)的指令解码器
LED 发光二极管。在本发明的含义下，这也可以是多个LED的并联和/或串联电路。
LED1 用于第一LED组(一个LED或多个LED串联和/或成行连接)的连接端
LED2 用于第二LED组(一个LED或多个LED串联和/或成行连接)的连接端
LED3 用于第三LED组(一个LED或多个LED串联和/或成行连接)的连接端
LED4 用于第四LED组(一个LED或多个LED串联和/或成行连接)的连接端
LM1 由第一总线节点(BS1)控制的发光器件组1
LM2 由第二总线节点(BS2)控制的发光器件组2
LM3 由第三总线节点(BS3)控制的发光器件组3
LM4 由第四总线节点(BS4)控制的发光器件组4
LM5 由第五总线节点(BS5)控制的发光器件组5
LM6 由第六总线节点(BS6)控制的发光器件组6
LMn 发光器件组，其由所考察的总线节点(BSn)控制
MUX1 JTAG接口中的第一多路复用器，用于在数据寄存器(DR)和指令寄存器(IR)之间切换
MUX12 JTAG接口中的第二多路复用器，用于选择激活的数据寄存器(DR)
MUX3 第三多路复用器，用于在照明数据串行输入(SILDI)和串行输入数据(TDI)之间切换
MUXn 用于在照明数据串行输入(SILDIn)和所考察的总线节点的串行输入数据(TDIn)之间切换的多路复用器
NOR 反相的或电路
OWM 主控双线数据总线接口
OWM1 第一总线节点(BS1)的主控双线数据总线接口
OWM1a 第一总线节点(BS1)的第一主线双线数据总线接口
OWM1b 第一总线节点(BS1)的第二主控双线数据总线接口
OWM2 第二总线节点(BS2)的主控双线数据总线接口
OWM2a 第二总线节点(BS2)的第一主控双线数据总线接口
OWM2b 第二总线节点(BS2)的第二主控双线数据总线接口
OWM3 第三总线节点(BS3)的主控双线数据总线接口
OWM3a 第三总线节点(BS3)的第一主控双线数据总线接口
OWM3b 第三总线节点(BS3)的第二主控双线数据总线接口
OWM4 第四总线节点(BS4)的主控双线数据总线接口
OWM4a 第四总线节点(BS4)的第一主控双线数据总线接口
OWM4b 第四总线节点(BS4)的第二主控双线数据总线接口
OWM5 第五总线节点(BS5)的主控双线数据总线接口
OWM5a 第五总线节点(BS5)的第一主控双线数据总线接口
OWM5b 第五总线节点(BS5)的第二主控双线数据总线接口
OWM6 第六总线节点(BS6)的主控双线数据总线接口
OWM6a 第六总线节点(BS6)的第一主控双线数据总线接口
OWM6b 第六总线节点(BS6)的第二主控双线数据总线接口
OWMn 所考察的总线节点(BSn)的主控双线数据总线接口
OWMCR 总线主控控制寄存器
OWMCRn 所考察的总线节点(BSn)的总线主控控制寄存器
OWS1 第一总线节点(BS1)的双线数据总线接口
OWS2 第二总线节点(BS2)的双线数据总线接口
OWS3 第三总线节点(BS3)的双线数据总线接口
OWS4 第四总线节点(BS4)的双线数据总线接口
OWS5 第五总线节点(BS5)的双线数据总线接口
OWS6 第六总线节点(BS6)的双线数据总线接口
OWSn 所考察的总线节点(BSn)的双线数据总线接口
PCM 脉冲编码调制
PDM 脉冲密度调制
PDR 测试控制器(TAPC)的状态“暂停数据寄存器”
PFM 脉冲频率调制
PIR 测试控制器(TAPC)的状态“暂停指令寄存器”
POM 脉冲接通时间调制和/或脉冲关断时间调制
PWM 脉冲宽度调制。(在本发明的含义下，该术语包括所有已知类型的脉冲调制，例如PFM、PCM、PDM、POM等)。
PWM1 第一PWM单元
PWM2 第二PWM单元
PWM3 第三PWM单元
PWMn 所考察的总线节点(BSn)的PWM单元
R0 拉电路(R1a，R1b，R2a，R2b)的内阻，如果其他发送器(T1a，T1b，T2a，T2b，T3a，T3b)未激活，则该拉电路作为第四实际电压源将双线数据总线(b1b2b3)或连接的双线数据总线区段(b1，b2，b3)保持在中间的第二差分电压数值电平(VM)。(图中未示出)
R1a 第一分压器的上部电阻，其示例性地与第二分压器一起形成差分拉电路。差分拉电路将第二电压数值范围(VB2)中的双线数据总线(b1b2b3b4)上的差分信号电平(TOW)的数值保持在中间的第二差分电压数值电平(VM)，如果没有其他发送器(T1a，T1b，T2a，T2b，T3a，T3b)激活的话。
R1b 第二分压器的上部电阻，其示例性地与第一分压器一起形成差分拉电路。差分拉电路将第二电压数值范围(VB2)中的双线数据总线(b1b2b3b4)上的差分信号电平(TOW)的数值保持在中间的第二差分电压数值电平(VM)，如果没有其他发送器(T1a，T1b，T2a，T2b，T3a，T3b)激活的话。
R2a 第一分压器的下部电阻，其示例性地与第二分压器一起形成差分拉电路。差分拉电路将第二电压数值范围(VB2)中的双线数据总线(b1b2b3b4)上的差分信号电平(TOW)的数值保持在中间的第二差分电压数值电平(VM)，如果没有其他发送器(T1a，T1b，T2a，T2b，T3a，T3b)激活的话。
R2b 第二分压器的下部电阻，其示例性地与第一分压器一起形成差分拉电路。差分拉电路将第二电压数值范围(VB2)中的双线数据总线(b1b2b3b4)上的差分信号电平(TOW)的数值保持在中间的第二差分电压数值电平(VM)，如果没有其他发送器(T1a，T1b，T2a，T2b，T3a，T3b)激活的话。
R1 第一电阻
R1H 在接通状态下的第二可开关实际电压源的内阻，该第二可开关实际电压源由总线主控(BM)的可开关电流源、即晶体管(T1a，T1b)形成。(图中未示出)
R2 第二电阻
R2H 在接通状态下的第三可开关实际电压源的内阻，该第三可开关实际电压源由所考察的总线节点(BSn)的可开关电流源、即晶体管(T3a，T3b)形成。(图中未示出)
R3 分压器
R4 第四电阻
R5 第五电阻
R6 第六电阻
R7a 第七电阻，用于针对所考察的总线节点(BSn)的发送器调节可控电流源(T3a)的开关的内阻
R7b 第七电阻，用于针对所考察的总线节点(BSn)的发送器调节可控电流源(T3b)的开关的内阻
RUN 测试控制器(TAPC)的状态“等待”
RX 根据JTAG标准的另外的数据寄存器(DR)
RXn 所考察的总线节点(BSn)的根据JTAG标准的另外的数据寄存器(DRn)
SDRS 测试控制器(TAPC)中的状态“数据寄存器移位开始”
SILDIn 用于所考察的总线节点(BSn)的照明数据的串行输入
SILDI1 用于第一总线节点(BS1)的照明数据的串行输入
SILDI2 用于第二总线节点(BS2)的照明数据的串行输入
SILDI3 用于第三总线节点(BS3)的照明数据的串行输入
SILDOn 用于所考察的总线节点(BSn)的照明数据的串行输出
SILDO1 用于第一总线节点(BS1)的照明数据的串行输出
SILDO2 用于第二总线节点(BS2)的照明数据的串行输出
SILDO3 用于第三总线节点(BS3)的照明数据的串行输出
SIRS 测试控制器(TAPC)中的状态“指令寄存器移位开始”
SIR 测试控制器(TAPC)的状态“指令寄存器移位”
sir_sdr 用于指令寄存器(IR)和数据寄存器(DR)之间的第一多路复用器(MUX1)的控制信号
SDR 测试控制器(TAPC)的状态“数据寄存器移位”
SR 发送寄存器
SRn 所考察的总线节点(BSn)的发送寄存器
T 系统基本时钟周期
T1a 用于操控双线数据总线(b1b2b3b4)的第一单线数据总线(b1a，b2a，b3a，b4a)以从总线主控(BM)向总线节点发送系统时钟的第一晶体管。第一晶体管相对于双线数据总线(b1b2b3b4)的第一单线数据总线(b1a，b2a，b3a，b4a)上的其他发送器(T2a，T3a，R1a，R2a)形成主导性开关。
T1b 用于操控双线数据总线(b1b2b3b4)的第二单线数据总线(b1b，b2b，b3b，b4b)以从总线主控(BM)向总线节点发送系统时钟的另外的第一晶体管。另外的第一晶体管相对于双线数据总线(b1b2b3b4)的第二单线数据总线(b1b，b2b，b3b，b4b)上的其他发送器(T2b，T3b，R1b，R2b)形成主导性开关。
T1H 系统时钟周期的至少两个半时钟周期(T1H，T2H)的第一半时钟周期
T2a 第二晶体管，用于操控双线数据总线(b1b2b3b4)的第一单线数据总线(b1a，b2a，b3a，b4a)，以用于将数据从总线主控(BM)发送到总线节点。第二晶体管相对于双线数据总线(b1b2b3b4)的第一单线数据总线(b1a，b2a，b3a，b4a)上的差分拉电路(R1a，R2a)的分压器形成主导性开关。第二晶体管在接通状态下的内阻被设定为，使得第一晶体管(T1a)可以覆盖一个或多个在双线数据总线(b1b2b3b4)的第一单线数据总线(b1a，b2a，b3a，b4a)上进行发送的第二和第三晶体管。第二晶体管优选地相对于第三晶体管(T3a)同等授权。
T2b 另外的第二晶体管，用于操控双线数据总线(b1b2b3b4)的第二单线数据总线(b1b，b2b，b3b，b4b)，以用于将数据从总线主控(BM)发送到总线节点。另外的第二晶体管相对于双线数据总线(b1b2b3b4)的第二单线数据总线上的差分拉电路(R1b，R2b)的分压器形成主导性开关。另外的第二晶体管在接通状态下的内阻被设定为，使得另外的第一晶体管(T1a)可以覆盖一个或多个在双线数据总线(b1b2b3b4)的第二单线数据总线(b1b，b2b，b3b，b4b)上进行发送的另外的第二和另外的第三晶体管。另外的第二晶体管优选地相对于另外的第三晶体管(T3a)同等授权。
T2H 系统时钟周期的至少两个半时钟周期(T1H，T2H)的第二半时钟周期
T3a 第三晶体管，用于操控双线数据总线(b1b2b3b4)的第一单线数据总线(b1a，b2a，b3a，b4a)，以用于将数据从所考察的总线节点(BSn)发送到总线主控(BM)。第三晶体管相对于双线数据总线(b1b2b3b4)的第一单线数据总线上的差分拉电路(R1a，R2a)的分压器形成主导性开关。第三晶体管在接通状态下的内阻被设定为，使得第一晶体管(T1a)可以覆盖一个或多个在双线数据总线(b1b2b3b4)的第一单线数据总线(b1a，b2a，b3a，b4a)上进行发送的第二和第三晶体管。第三晶体管优选地相对于第二晶体管(T3a)同等授权。
T3b 另外的第三晶体管，用于操控双线数据总线(b1b2b3b4)的第二单线数据总线(b1b，b2b，b3b，b4b)，以用于将数据从所考察的总线节点(BSn)发送到总线主控(BM)。另外的第三晶体管相对于双线数据总线(b1b2b3b4)的第二单线数据总线(b1b，b2b，b3b，b4b)上的差分拉电路(R1b，R2b)的分压器形成主导性开关。另外的第三晶体管在接通状态下的内阻被设定为，使得另外的第一晶体管(T1a)可以覆盖一个或多个在双线数据总线(b1b2b3b4)的第二单线数据总线上进行发送的另外的第二和另外的第三晶体管。另外的第三晶体管优选地相对于另外的第二晶体管(T3a)同等授权。
TAPC 测试控制器
TAPCn 所考察的总线节点(BSn)的测试控制器
TB 数据制备
TCK 时钟输入(测试时钟输入)和系统时钟和将由总线主控(BM)发送的时钟信号(系统时钟)
TCK1 第一总线节点(BS1)中重构的系统时钟
TCK1i 第一总线节点(BS1)中重构的系统时钟，来自第一总线节点(BS1)的第一双线数据总线接口(OWS1)
TCK1o 第一总线节点(BS1)中重构的系统时钟，用于第一总线节点(BS1)的主控双线数据总线接口(OWM1)
TCK1ao 第一总线节点(BS1)中重构的系统时钟，用于第一总线节点(BS1)的第一主控双线数据总线接口(OWM1a)
TCK1bo 第一总线节点(BS1)中重构的系统时钟，用于第一总线节点(BS1)的第二主控双线数据总线接口(OWM1b)
TCK2 第二总线节点(BS2)中重构的系统时钟
TCK2i 第二总线节点(BS2)中重构的系统时钟，来自第二总线节点(BS2)的第二双线数据总线接口(OWS2)
TCK2o 第二总线节点(BS2)中重构的系统时钟，用于第二总线节点(BS2)的主控双线数据总线接口(OWM2)
TCK2ao 第二总线节点(BS2)中重构的系统时钟，用于第二总线节点(BS2)的第二主控双线数据总线接口(OWM2a)
TCK2bo 第二总线节点(BS2)中重构的系统时钟，用于第二总线节点(BS2)的第二主控双线数据总线接口(OWM2b)
TCK3 第三总线节点(BS3)中重构的系统时钟
TCK3i 第三总线节点(BS3)中重构的系统时钟，来自第三总线节点(BS3)的第三双线数据总线接口(OWS3)
TCK3o 第三总线节点(BS3)中重构的系统时钟，用于第三总线节点(BS3)的主控双线数据总线接口(OWM3)
TCK3ao 第三总线节点(BS3)中重构的系统时钟，用于第三总线节点(BS3)的第一主控双线数据总线接口(OWM3a)
TCK3bo 第三总线节点(BS3)中重构的系统时钟，用于第三总线节点(BS3)的第二主控双线数据总线接口(OWM3b)
TCK4 第四总线节点(BS4)中重构的系统时钟
TCK4i 第四总线节点(BS4)中重构的系统时钟，来自第四总线节点(BS4)的第四双线数据总线接口(OWS4)
TCK4o 第四总线节点(BS4)中重构的系统时钟，用于第四总线节点(BS4)的主控双线数据总线接口(OWM4)
TCK4ao 第四总线节点(BS4)中重构的系统时钟，用于第四总线节点(BS4)的第一主控双线数据总线接口(OWM4a)
TCK4bo 第四总线节点(BS4)中重构的系统时钟，用于第四总线节点(BS4)的第二主控双线数据总线接口(OWM4b)
TCK5 第五总线节点(BS5)中重构的系统时钟
TCK5i 第五总线节点(BS5)中重构的系统时钟，来自第五总线节点(BS5)的第五双线数据总线接口(OWS5)
TCK5o 第五总线节点(BS5)中重构的系统时钟，用于第五总线节点(BS5)的主控双线数据总线接口(OWM5)
TCK5ao 第五总线节点(BS5)中重构的系统时钟，用于第五总线节点(BS5)的第一主控双线数据总线接口(OWM5a)
TCK5bo 第五总线节点(BS5)中重构的系统时钟，用于第五总线节点(BS5)的第二主控双线数据总线接口(OWM5b)
TCK6 第六总线节点(BS6)中重构的系统时钟
TCK6i 第六总线节点(BS6)中重构的系统时钟，来自第六总线节点(BS6)的第六双线数据总线接口(OWS6)
TCK6o 第六总线节点(BS6)中重构的系统时钟，用于第六总线节点(BS6)的主控双线数据总线接口(OWM6)
TCK6ao 第六总线节点(BS6)中重构的系统时钟，用于第六总线节点(BS6)的第一主控双线数据总线接口(OWM6a)
TCK6bo 第六总线节点(BS6)中重构的系统时钟，用于第六总线节点(BS6)的第二主控双线数据总线接口(OWM6b)
TCKn 所考察的总线节点(BSn)中重构的系统时钟
TDI 串行数据输入(测试数据输入)
TDOz 第三时隙或总线节点发送时隙。第三时隙典型地用于从具有发送授权的调用的总线节点向总线主控(BM)传输根据IEEE标准1149的JTAG测试端口的TDO信号。但是，不强制要求将该时隙置于第三时间位置。其他时间顺序也是可能的。
TDo 串行数据输出(测试数据输出)和通过总线主控(BM)接收的数据信号
TDO1i 来自第一总线节点(BS1)的第一双线数据总线接口(OWS1)的、第一总线节点(BS1)中重构的数据信号
TDO1o 用于第一总线节点(BS1)的主控双线数据总线接口(OWM1)的、第一总线节点(BS1)中重构的数据信号
TDO1ao 用于第一总线节点(BS1)的第一主控双线数据总线接口(OWM1a)的、第一总线节点(BS1)中重构的数据信号
TDO1bo 用于第一总线节点(BS1)的第二主控双线数据总线接口(OWM1b)的、第一总线节点(BS1)中重构的数据信号
TDO2i 来自第二总线节点(BS2)的第二双线数据总线接口(OWS2)的、第二总线节点(BS2)中重构的数据信号
TDO2o 用于第二总线节点(BS2)的主控双线数据总线接口(OWM2)的、第二总线节点(BS2)中重构的数据信号
TDO2ao 用于第二总线节点(BS2)的第一主控双线数据总线接口(OWM2a)的、第二总线节点(BS2)中的重构数据信号
TDO2bo 用于第二主控双线数据总线接口(OWM2b)的、第二总线节点(BS2)的第二总线节点(BS2)重构的数据信号
TDO3i 来自第三总线节点(BS3)的第三双线数据总线接口(OWS3)的在第三总线节点(BS3)中重构的数据信号
TDO3o 用于第三总线节点(BS3)的主控双线数据总线接口(OWM3)的在第三总线节点(BS3)中重构的数据信号
TDO3ao 用于第三总线节点(BS3)的第一主控双线数据总线接口(OWM3a)的第三总线节点(BS3)中重构的数据信号
TDO3bo 用于第三总线节点(BS3)的第二主控双线数据总线接口(OWM3b)的第三总线节点(BS3)中重构的数据信号
TDO4i 来自第四总线节点(BS4)的第四双线数据总线接口(OWS4)的第四总线节点(BS4)中重构的数据信号
TDO4o 用于第四总线节点(BS4)的主控双线数据总线接口(OWM4)的第四总线节点(BS4)中重构的数据信号
TDO4ao 用于第四总线节点(BS4)的第一主控双线数据总线接口(OWM4a)的第四总线节点(BS4)中重构的数据信号
TDO4bo 用于第四总线节点(BS4)的第二主控双线数据总线接口(OWM4b)的第四总线节点(BS4)中重构的数据信号
TDO5i 来自第五总线节点(BS5)的第五双线数据总线接口(OWS5)的第五总线节点(BS5)中重构的数据信号
TDO5o 用于第五总线节点(BS5)的主控双线数据总线接口(OWM5)的第五总线节点(BS5)中重构的数据信号
TDO5ao 用于第五总线节点(BS5)的第一主控双线数据总线接口(OWM5a)的第五总线节点(BS5)中重构的数据信号
TDO5bo 用于第五总线节点(BS5)的第二主控双线数据总线接口(OWM5b)的第五总线节点(BS5)中重构的数据信号
TDO6i 来自第六总线节点(BS6)的第六双线数据总线接口(OWS6)的第六总线节点(BS6)中重构的数据信号
TDO6o 用于第六总线节点(BS6)的主控双线数据总线接口(OWM6)的第六总线节点(BS6)中重构的数据信号
TDO6ao 用于第六总线节点(BS6)的第一主控双线数据总线接口(OWM6a)的第六总线节点(BS6)中重构的数据信号
TDO6bo 用于第六总线节点(BS6)的第二主控双线数据总线接口(OWM6b)的第六总线节点(BS6)中重构的数据信号
TDOn 要从所考察的总线节点(BSn)内部传输的串行数据
TIN0 第一时隙。第一时隙典型地用于从总线主控(BM)向相应的总线节点(BS1，BS2，BS3)传输根据IEEE标准1149的JTAG测试端口的TMS信号。但是，不强制要求将该时隙置于第一时间位置。其他时间顺序也是可能的。
TINI1 第二时隙。第二时隙典型地用于从总线主控向总线节点(BS1，BS2，BS3)传输根据IEEE标准1149的JTAG测试端口的TDI信号。但是，不强制要求将该时隙置于第二时间位置。其他时间顺序也是可能的。
TLR 状态“测试逻辑复位”
TMS 模式输入(测试模式输入)或测试模式信号
TMS_TDI1 第一总线节点(BS1)中的组合的TMS_TDI信号
TMS_TDI1i 第一总线节点(BS1)中的组合的TMS_TDI信号，来自第一总线节点(BS1)的第一双线数据总线接口(OWS1)
TMS_TDI1o 第一总线节点(BS1)中的组合的TMS_TDI信号，用于第一总线节点(BS1)的主控双线数据总线接口(OWM)
TMS_TDI1ao 第一总线节点(BS1)中的组合的TMS_TDI信号，用于第一总线节点(BS1)的第一主控双线数据总线接口(OWM1a)
TMS_TDI1bo 第一总线节点(BS1)中的组合的TMS_TDI信号，用于第一总线节点(BS1)的第二主控双线数据总线接口(OWM1b)
TMS_TDI2 第二总线节点(BS2)中的组合的TMS_TDI信号
TMS_TDI2i 第二总线节点(BS2)中的组合的TMS_TDI信号，来自第二总线节点(BS2)的第二双线数据总线接口(OWS2)
TMS_TDI2o 第二总线节点(BS2)中的组合的TMS_TDI信号，用于第二总线节点(BS2)的主控双线数据总线接口(OWM)
TMS_TDI2ao 第二总线节点(BS2)中的组合的TMS_TDI信号，用于第二总线节点(BS2)的第一主控双线数据总线接口(OWM2a)
TMS_TDI2bo 第二总线节点(BS2)中的组合的TMS_TDI信号，用于第二总线节点(BS2)的第二主控双线数据总线接口(OWM2b)
TMS_TDI3 第三总线节点(BS3)中的组合的TMS_TDI信号
TMS_TDI3i 第三总线节点(BS3)中的组合的TMS_TDI信号，来自第三总线节点(BS3)的第三双线数据总线接口(OWS3)
TMS_TDI3o 第三总线节点(BS3)中的组合的TMS_TDI信号，用于第三总线节点(BS3)的主控双线数据总线接口(OWM)
TMS_TDI3ao 第三总线节点(BS3)中的组合的TMS_TDI信号，用于第三总线节点(BS3)的第一主控双线数据总线接口(OWM3a)
TMS_TDI3bo 第三总线节点(BS3)中的组合的TMS_TDI信号，用于第三总线节点(BS3)的第二主控双线数据总线接口(OWM3b)
TMS_TDI4 第四总线节点(BS4)中的组合的TMS_TDI信号
TMS_TDI4i 第四总线节点(BS4)中的组合的TMS_TDI信号，来自第四总线节点(BS4)的第四双线数据总线接口(OWS4)
TMS_TDI4o 第四总线节点(BS4)中的组合的TMS_TDI信号，用于第四总线节点(BS4)的主控双线数据总线接口(OWM)
TMS_TDI4ao 第四总线节点(BS4)中的组合的TMS_TDI信号，用于第四总线节点(BS4)的第一主控双线数据总线接口(OWM4a)
TMS_TDI4bo 第四总线节点(BS4)中的组合的TMS_TDI信号，用于第四总线节点(BS4)的第二主控双线数据总线接口(OWM4b)
TMS_TDI5 第五总线节点(BS5)中的组合的TMS_TDI信号
TMS_TDI5i 第五总线节点(BS5)中的组合的TMS_TDI信号，来自第五总线节点(BS5)的第五双线数据总线接口(OWS5)
TMS_TDI5o 第五总线节点(BS5)中的组合的TMS_TDI信号，用于第五总线节点(BS5)的主控双线数据总线接口(OWM)
TMS_TDI5ao 第五总线节点(BS5)中的组合的TMS_TDI信号，用于第五总线节点(BS5)的第一主控双线数据总线接口(OWM5a)
TMS_TDI5bo 第五总线节点(BS5)中的组合的TMS_TDI信号，用于第五总线节点(BS5)的第二主控双线数据总线接口(OWM5b)
TMS_TDI6 第六总线节点(BS6)中的组合的TMS_TDI信号
TMS_TDI6i 第六总线节点(BS6)中的组合的TMS_TDI信号，来自第六总线节点(BS6)的第六双线数据总线接口(OWS6)
TMS_TDI6o 第六总线节点(BS6)中的组合的TMS_TDI信号，用于第六总线节点(BS6)的主控双线数据总线接口(OWM6)
TMS_TDI6ao 第六总线节点(BS6)中的组合的TMS_TDI信号，用于第六总线节点(BS6)的第一主控双线数据总线接口(OWM6a)
TMS_TDI6bo 第六总线节点(BS6)中的组合的TMS_TDI信号，用于第六总线节点(BS6)的第二主控双线数据总线接口(OWM6b)
TMS_TDIn 在所考察的总线节点(BSn)中组合的TMS_TDI信号
TRST 可选的复位输入(测试复位输入)
TG1 示例性第一总线节点(BS1)的传输门
TG2 示例性第二总线节点(BS2)的传输门
TG3 示例性第三总线节点(BS3)的传输门
TGn 示例性所考察的总线节点(BSn)的传输门
TGCR 传输门控制寄存器
TGCRn 所考察的总线节点(BSn)的传输门控制寄存器
TOW 差分信号电平。双线数据总线(b1b2b3b4)上的差分信号电平是双线数据总线(b1b2b3b4)的第一单线数据总线和第二单线数据总线之间的电位差。
UDR2 测试模式控制器的状态“写入数据寄存器”
UIR2 测试模式控制器的状态“写入指令寄存器”
Vbat 总线节点的电源电压
VM. 在第二电压数值范围(VB2)中的中间的第二差分电压数值电平，其在没有其他发射器(T1a，T1b，T2a，T2b，T3a，T3b)激活并且因此拉电路(R1a，R1b，R2a，R2b))导通时出现。
V1H 第一阈值。第一阈值在总线主控侧将一方面第三电压数值范围(VB3)与另一方面第一电压数值范围(VB1)和第二电压数值范围(VB2)分开。第一阈值优选地等于或类似于第三阈值(V2H)。它用于传输数据。
V2L 第二阈值。第二阈值在总线节点侧将一方面第一电压数值范围(VB1)与另一方面第三电压数值范围(VB3)和第二电压数值范围(VB2)分开。它用于传输时钟。
V2H 第三阈值。第三阈值在总线节点侧将一方面第三电压数值范围(VB3)与另一方面第一电压数值范围(VB1)和第二电压数值范围(VB2)分开。第三阈值优选地等于或类似于第一阈值(V1H)。它用于传输数据。
VB1 第一电压数值范围，其朝向第二电压数值范围(VB2)通过第二阈值(V2L)限制。它用于传输时钟。
VB2 第一间电压数值范围(VB1)和第三电压数值范围(VB3)之间的第二电压数值范围，它朝向第一电压数值范围(VB1)通过第二阈值(V2L)限制并且朝向第三电压数值范围(VB3)通过总线节点的第三阈值(V2H)和/或通过总线主控(BM)的第一阈值(V1H)限制。它用于传输数据。
VB3 第三电压数值范围，其朝向第二电压数值范围(VB2)通过总线节点的第三阈值(V2H)和/或通过总线主控(BM)的第一阈值(V1H)限制。它用于传输数据。
Vext1 外部电源电压
-VIO 第一差分电压数值电平
VIO 第三差分电压数值电平和用于拉电路的电源电压，这里拉电路是分压器(R1a，R2a；R1b，R2b)。
VIO1 总线主控、即主处理器的可开关电流源(T2a，T2b)的电源电压。电压电平处于第三电压数值范围(VB3)中。
VIO2 总线节点、即集成电路或待测试或待控制的系统的可开关电流源(T3a，T3b)的电源电压。电压电平处于第三电压电压数值范围(VB3)中。
VREF 参考电压

Claims (7)

1.包括差分双线数据总线的双线数据总线系统，其用于在总线主控和至少两个总线节点之间传输数据，
-其中，所述差分双线数据总线由所述总线节点划分为至少两个双线数据总线区段，并通过总线节点的结束总线节点结束，并且
-其中，每个总线节点除了这些总线节点的第一总线节点之外通过所述双线数据总线区段的相应的在前双线数据总线区段与所述总线节点的在前总线节点连接，而该第一总线节点通过所述双线数据总线区段的第一在前双线数据总线区段与所述总线主控连接，并且
-其中，每个总线节点除了这些总线节点的该结束总线节点之外通过所述双线数据总线区段的相应的后续双线数据总线区段与所述总线节点的相应后续总线节点连接，并且
-其中，所述总线主控包括第一主控双线数据总线接口，并且
-其中，所述总线主控的第一主控双线数据总线接口被设置用于，借助于使用两个以上的差分物理电压电平和/或电流电平的数据总线协议经由所述差分双线数据总线或所述双线数据总线区段的至少一个所考察的双线数据总线区段、双向地发送以及接收数据，并且
-其中，所考察的双线数据总线区段包括两条信号导线，以及
-其中，在所考察的双线数据总线区段上电连接所述总线节点的所考察的总线节点的双线数据总线接口，并且
-其中，所考察的总线节点的双线数据总线接口被设置用于借助于使用两个以上的差分物理电压电平和/或电流电平的数据总线协议来从所考察的数据双线数据总线区段接收数据，并且
-其中，所考察的总线节点的双线数据总线接口被设置用于借助于使用所述两个以上的差分物理电压电平和/或电流电平的数据总线协议经由所考察的双线数据总线区段来发送数据，并且
-其中，所考察的总线节点又设置有第二主控双线数据总线接口，并且
-其中，所考察的总线节点的第二主控双线数据总线接口被设置用于：借助于使用所述两个以上的差分物理电压电平和/或电流电平的所述数据总线协议经由所述双线数据总线区段的至少一个后续双线数据总线区段向所考察的总线节点的相应的后续总线节点双向地发送以及接收数据，并且
-其中，所考察的总线节点包括第一总线主控控制寄存器，其被设计为控制所考察的总线节点的第二主控双线数据总线接口，并且
-其中，所述总线主控能够经由所述总线主控的第一主控双线数据总线接口和所述差分双线数据总线或所考察的双线数据总线区段和所考察的总线节点的所述双线数据总线接口来写入所考察的总线节点的第一总线主控控制寄存器，并且因此能够控制所考察的总线节点的第二主控双线数据总线接口的状态。
2.一种用于在具有差分双线数据总线的双线数据总线系统中进行差分数据传输的方法，所述双线数据总线系统具有
-差分双线数据总线，其包括两条信号导线用于在总线主控和至少两个总线节点间之间的差分数据传输，
-其中，所述差分双线数据总线由所述总线节点划分为至少两个双线数据总线区段，并通过总线节点的结束总线节点结束，并且
-其中，每个总线节点除了这些总线节点的第一总线节点之外通过所述双线数据总线区段的相应的在前双线数据总线区段与所述总线节点的相应的在前总线节点连接，而这些总线节点的所述第一总线节点通过所述双线数据总线区段的第一在前双线数据总线区段与所述总线主控连接，并且
-其中，每个总线节点除了这些总线节点的结束总线节点之外通过所述双线数据总线区段的相应的后续双线数据总线区段与所述总线节点的相应的后续总线节点连接，
该方法包括：
-通过所述总线主控的第一主控双线数据总线接口借助于使用两个以上的差分物理电压电平和/或电流电平的数据总线协议经由所述差分双线数据总线或所述双线数据总线区段的至少一个双线数据总线区段、下面称为所考察的双线数据总线区段双向发送并且接收数据；
-通过所述总线节点的所考察的总线节点的双线数据总线接口借助于使用所述两个以上的差分物理电压电平和/或电流电平的数据总线协议接收来自所考察的数据双线数据总线区段的数据；
-通过所述总线节点的所考察的总线节点的双线数据总线接口借助于使用两个以上的差分物理电压电平和/或电流电平的数据总线协议经由所考察的双线数据总线区段来发送数据；
-通过所考察的总线节点的第二主控双线数据总线接口借助于使用所述两个以上的差分物理电压电平和/或电流电平的所述数据总线协议经由所述双线数据总线区段的至少一个后续双线数据总线区段与第一后续总线节点双向地发送和接收数据；
-经由所考察的总线节点的总线主控控制寄存器来控制所考察的总线节点的第二主控双线数据总线接口，所述总线主控控制寄存器被设计为能够通过所述总线主控经由所述差分双线数据总线来写入。
3.一种用于作为多个总线节点中的第一总线节点连接到数据总线系统的差分双线数据总线以传输用于发光器件的照明数据的设备，其中双线数据总线具有多个由所述多个总线节点中的相应总线节点划分的双线数据总线区段，并且该设备具有
-壳体，
-其中，所述壳体包括至少三行连接端、即第一连接端行、第二连接端行和第三连接端行和可选的第四连接端行，
-其中，在所述壳体上，三个或四个连接端行的每一个连接端行具有至少一个相邻的连接端行，其与相应连接端行成角度地布置，所述角度被包括在锐角、钝角、以及90°角度的集合中，
-其中，第一、第二、第三和可能的第四连接端行中的每个连接端行具有用于负的第一电源电位的连接端、或用于正的第二电源电位的相应连接端，
-其中，对于所述壳体的两个相邻的连接端行，该相邻的连接端行的一个连接端行具有用于负的第一电源电位的第一相应连接端，而该相邻的连接端行的另一个连接端行具有用于正的第二电源电位的第二相应连接端，
-其中，关于顺时针或逆时针的计数方向，所述壳体的每个连接端行的用于负的电源电位的第一相应连接端或用于正的电源电位的第二相应连接端分别是所述连接端行的第一连接端，
-其中，每个连接端行包括两个总线连接端，其用于一个相应的双线数据总线区段，
-其中，用于所述一个相应的双线数据总线区段的两个总线连接端与相应的连接端行的负的第一相应电源电位连接端或正的第二相应电源电位连接端相邻，以及
-至少一个发光器件，
-其中所述至少一个发光器件布置在所述壳体的凹部中或布置在所述壳体上。
4.根据权利要求3所述的设备，还包括
-导电的安装元件，其用于从所述壳体向外引出嵌入在所述壳体中的、包括IC电路的裸片的触排，
-其中所述壳体具有两个相对的连接端行，所述相对的连接端行中每一个连接端行包括用于负的第一电源电位或正的第二电源电位的相应电源电位连接端，以及
-其中，这两个相对的连接端行的相应的电源电位连接端通过所述导电的安装元件彼此导电连接。
5.根据权利要求4所述的设备，其特征在于，所述导电的安装元件具有承载所述裸片的支撑部件，并且所述支撑部件将两个相对的连接端行的、用于负的第一电源电位或正的第二电源电位的相应的电源电位连接端导电连接。
6.根据权利要求5所述的设备，其特征在于，所述导电的安装元件为引线框。
7.根据权利要求5所述的设备，其特征在于，所述支撑部件为裸片座。
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