CN110088911A - 具有由具负肖特基势垒高度的电接触感生的源极和漏极的纳米线晶体管 - Google Patents

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Abstract

一种纳米线晶体管包括与非掺杂沟道区电耦合的非掺杂源极和漏极区。与栅极导体电隔离的源极堆叠包括界面层(I层)和源极导体(源极接触)，且同轴地完全包绕所述源极区，沿着所述源极区的至少一部分延伸。所述源极导体与所述源极区之间的所述肖特基势垒为负，从而引起在所述非掺杂半导体源极区中感生一浓度的自由电荷载流子。所述非掺杂源极区与所述源极导体之间的所述界面层确保所述负肖特基势垒且所述晶体管可包括类似于所述源极堆叠的漏极堆叠。

Description

具有由具负肖特基势垒高度的电接触感生的源极和漏极的纳 米线晶体管
相关申请
本申请要求2017年11月17日提交的美国专利申请号15/816,231、2016年11月18日提交的美国临时申请号62/424,176和2017年2月8日提交的美国临时申请号62/546,437的优先权。
技术领域
本发明涉及具有非掺杂半导体材料区的半导体装置(例如，二极管、晶体管等)，通过借助于金属与半导体之间的负肖特基势垒在金属-半导体结的半导体侧上(分别)感生大量电子或电洞，使所述非掺杂半导体材料区实际上为n型或p型的。
背景技术
随着金属氧化物半导体(metal oxide semiconductor；MOS)场效应晶体管(fieldeffect transistor；FET)的规模不断扩大，可用于电接触掺杂半导体源极/漏极区的面积越来越小。因此，当晶体管接通时，此类接触(通常为金属到半导体接触)的电阻变成晶体管的总电阻的极大组成。此非所要金属-半导体接触电阻变成此类装置的非常显著的性能限制因素，促使包括此类晶体管的数字集成电路中的能量浪费和开关速度减小(时钟速率)。另外，最新技术晶体管中的掺杂源极和漏极区的减小的体积容纳较少掺杂剂原子，即使是在超过1020掺杂剂/cm3的极高掺杂浓度下。因此，预计由掺杂种数和布局的变化引起的晶体管性能的变化性将变成未来纳米尺寸的MOS晶体管尤其是预期的环绕式栅极纳米线晶体管中的显著问题。
图1示出环绕式栅极纳米线晶体管10的实例。在此实例中，栅极完全包绕半导体沟道。栅极氧化物同心设置在栅极与沟道之间。掺杂半导体源极和漏极区位于沟道的相对端并且具有相关联的圆周接触，通常为金属硅化物接触，并通过栅极侧壁间隔物与栅极接触隔开。
接触电阻常规地计算为“接触电阻率”除以接触面积。因而，传统上已通过确保接触电阻率在技术上尽可能低且接触面积在技术上尽可能大来使接触电阻降到最小。然而，根据Park等人的“对纳米尺寸金属-半导体接触中的特定接触电阻率的缩放效应(Scalingeffect on specific contact resistivity in nano-scale metal-semiconductorcontacts)”(Proc.Device Research Conference(2013))，“最初结果指示接触电阻率的增加以极小接触面积为限且与2D线情况相比，所述效应在3D线情况下更强”。归因于增加的电阻率和减小的接触面积的双重效应，金属-半导体接触的接触电阻预期的增加甚至大于在10nm和更小的大小范围内的经典模型预测的增加。具有大约10nm或更小的接触尺寸的现有和未来纳米尺寸晶体管存在严重的金属-半导体接触电阻问题。
另外，在当今最新技术晶体管中，在小于20nm的节点处，半导体沟道为全耗尽型，而不管晶体管是全耗尽型绝缘体上硅(fully-depleted silicon-on-insulator；FDSOI)FET、FinFET、“三栅极FET”、纳米线FET还是环绕式栅极FET。全耗尽型意味着包括沟道和邻接沟道的源极/漏极的部分的半导体主体的厚度是极薄的，通常小于或等于12nm。源极和漏极的与沟道邻接的部分可具有极小体积。当此类晶体管具有常规掺杂源极/漏极区时，靠近沟道的源极和漏极区中的掺杂剂原子的数目可为大约十个或更少且这些掺杂剂具有随机布局。因而，任何给定晶体管中的掺杂是随机的而不是确定性的，这可导致形成集成电路的晶体管群的电性能的过度变化性。
为更详细地解释此问题，即使在超过1020掺杂剂/cm3的高掺杂水平下，掺杂剂仍是稀散的，至多包括源极/漏极区中存在的原子的仅2％且更通常是小于1％。已认识到，当源极/漏极区的体积为小时，掺杂剂原子的数目和位置的统计变化引入晶体管的电响应的极大变化。参见例如Martinez等人的“对于沟道长度和横截面对窄环绕式栅极硅纳米线晶体管中的随机离散掺杂剂引发的变化性的影响的量子输运研究(Quantum-Transport Studyon the Impact of Channel Length and Cross Sections on Variability Induced byRandom Discrete Dopants in Narrow Gate-All-Around Silicon NanowireTransistors)”(IEEE Trans.Electron Devices，第58卷，第8号，2209页(2011年)(IEEETrans.Electron Devices,Vol.58,No.8,p.2209(2011)))。在此文章中，作者指出与具有更理想的掺杂剂原子配置的晶体管相比，在源极/漏极中具有掺杂剂原子不佳配置的晶体管可兼备不期望的高“关断”电流(在零栅偏压下)和不期望的低“接通”电流(在高栅偏压下)。在设计通常包括数十亿晶体管的集成电路时，所述晶体管为确定整体电路的性能的“弱”晶体管。也就是说，为获得制造的IC的高良率，有必要设计假设晶体管是次品或弱型的电路。换句话说，由最弱晶体管而非最强晶体管来确定电路的性能。在电路的现代统计设计中，相依性更细微，但通常真实情况是在给定跨大量晶体管的装置特性的统计分布的情况下，更多地由较弱晶体管的低性能而非较强晶体管的高效能来确定电路的性能。优选的是使晶体管群的电性能的变化尽可能小。
除了与纳米尺寸金属-半导体接触相关联的严重的接触电阻问题之外，源极/漏极掺杂的统计差异因此还提出对MOS晶体管进一步缩放到7nm节点和更小节点中的另一重要挑战。金属源极/漏极晶体管提供对常规掺杂源极/漏极技术中的掺杂剂变化性问题的解决方案。可在源极/漏极区由邻接非掺杂沟道区并且直接为沟道提供载体而无需任何掺杂半导体的的金属形成的情况下消除掺杂剂。此类金属源极/漏极区最需要具有小肖特基势垒高度，以便其性能可与源极/漏极对应物相当。
转让给本发明的受让人并且各自以引用方式并入本文中的美国专利6,833,556、7,084,423、7,112,478、7,883,980和9,362,376描述实现高性能金属源极/漏极场效应晶体管的方法和结构。简要地，电结包括设置在接触金属与半导体之间的界面层，并且可包括与半导体相邻的钝化层(其在一些情况下可为单层)，以及任选地设置在钝化层与金属之间的分离层。可使用各种金属和半导体，且钝化层可为半导体氧化物或其他材料。分离层(如果存在的话)可为金属氧化物。金属与半导体之间的非常薄的界面介电层在不存在界面层的情况下存在以用于减小结处的肖特基势垒，并且同时具有足够的导电率(即使其本身为具有不良本体体积电导率的电介质)，以提供对MIS结的导电率的净改进。这些装置通过完全消除源极/漏极掺杂来克服统计的掺杂剂变化性问题。然而，这些装置仍受到限制，这是因为其中金属源极或漏极邻接半导体沟道的金属-半导体界面的面积极小，大致相当于沟道的横截面面积。美国专利8,212,336提供如下解决方案：通过提供具有超过沟道的横截面积的面积的界面，部分地缓解面积限制。
已知使用MOS电容器感生“虚拟”p型和n型区。此类MOS电容器不导电并且不提供电流到半导体。MOS电容器不同地(且任选地)感生p型或n型半导体区。由其他(额外的)电接触提供进入或离开这些区的电流。参见例如Andre Heinzig等人的“可重配置硅纳米线晶体管(Reconfigurable Silicon Nanowire Transistors)”(Nano Letters，第12卷，119-124页(2012年)(Nano Letters,Vol.12,pp.119-124(2012)))。
图6A和6B是分别从转让给本发明的受让人的美国专利6,891,234的图6a和6c处复制，并且说明各种晶体管配置中的感生电荷区。在两种情况下，在低功函数金属(用于n沟道装置)或高功函数金属(用于p沟道)的“重叠M”区下方感生“虚拟延伸”。“重叠M”区描述为：与源极和/或漏极区96和沟道区98之间的延伸区94重叠的导体(在此情况下为金属)92。此导体92通过绝缘体100与延伸区94隔开并且经选择为具有将在延伸区94中感生所要极性和浓度的电荷的功函数。”另外，“重叠M”区连接到源极/漏极金属区，还如所描述：“在图式6(c)中，根据本发明的实施方案配置的晶体管113具有由使用重叠金属118产生的从n+S/D区115起的虚拟延伸114。这些金属层118连接到金属S/D接触116并且通过绝缘体120与延伸区114和栅极119隔开。”
关于重叠金属的功函数，‘234专利陈述：“在本发明的一个实施方案中，用以与延伸区重叠的导体是n沟道FET中的具有低功函数Фx的金属。此有效功函数当小于半导体的电子亲合力Xc时被视为低。通常有利的是具有尽可能低的Фx。功函数越低，延伸中感生的电荷(在此情况下为电子)量越大，这通常会减小延伸区的电阻，通常会有利地增加晶体管的电流驱动能力。在本发明的另一实施方案中，金属的功函数Фx在p沟道FET中为高，其中Фx大于半导体的电洞亲和力(即，大于比半导体的电子亲合力大的带隙)。在此情况下，重叠金属在延伸区中感生电洞。通常有利的是具有具尽可能高的功函数的金属。金属的功函数位于半导体带隙外部。”
Connelly等人在“具有虚拟延伸的改进的短沟道n-FET性能(Improved Short-Channel n-FET Performance with Virtual Extensions)”(第5届国际结技术研讨会摘要(2005年)(Abstracts of the 5th International Workshop on Junction Technology(2005)))中报告：“纯掺杂S/D延伸的替代方案是以静电方式形成厚度与仅数纳米的沟道厚度相当的电荷层。一种方式是单独地偏置的间隔物，产生额外的电线复杂性和电容。一种以静电方式感生“虚拟延伸”的更好方式是……以覆盖延伸区上方的适当功函数的金属以感生此类移动电荷层，“虚拟延伸”……这在延伸区中产生零偏压MOS电容器，其中对于n-FET，负VT产生为常规S/D掺杂分布曲线提供超浅尖端的永久感生电荷层。”[此]“虚拟延伸”尖端可减小S/D与沟道之间的静电耦合……薄“重叠金属”中的金属具有与Er或Yb相当的3V功函数(n-FET)。虚拟延伸因此提供超薄电荷片。”在这篇论文中，用0.7nm的“延伸氧化物厚度”、0.7nm的相同“栅极氧化物厚度”和等于3V的“重叠金属有效功函数”模型化示例性虚拟延伸结构。因而意味着在重叠金属与半导体之间不存在电流流动，正如在栅极金属与半导体之间不存在电流流动。
美国专利8,586,966和9,123,790描述与FinFET和纳米线源极/漏极进行接触。美国专利8,586,966陈述：“纳米线场效应晶体管(field effect transistor；FET)装置包括沟道区，其包括具有从沟道区延伸的第一远端和从沟道区延伸的第二远端的硅纳米线部分，所述硅部分被围绕所述硅部分圆周设置的栅极堆叠部分地环绕；源极区，其包括硅纳米线部分的第一远端；漏极区，其包括硅纳米线部分的第二远端；金属层，其设置于所述源极区和所述漏极区上；第一导电构件，其接触源极区的金属层；和第二导电构件，其接触漏极区的金属层。”使用掺杂源极/漏极区：“源极和漏极扩散区可包括在通常为lel9原子/cm3或更大的浓度水平下掺杂例如As或P(N型)或B(P型)的N型(用于NMOS)或P型(用于PMOS)。”
类似地，美国专利9,123,790报告“形成与沟道层耦合的接触，所述接触被配置成在至少一个平面维度中环绕沟道层的材料并且提供用于晶体管的源极端子或漏极端子。”“在一些实施方案中，形成所述接触另外包括在沉积金属之前在沟道层上以外延方式沉积外延膜以形成所述接触，外延膜被配置成在至少一个平面维度中环绕沟道层的材料并且设置在沟道层的材料与接触的材料之间。”在说明书中，描述各种掺杂方法：“可使用注入/扩散过程或蚀刻/沉积过程形成源极和漏极区。在注入/扩散过程中，例如硼、铝、锑、磷或砷等掺杂剂可离子注入到衬底中以形成源极和漏极区。离子注入过程之后通常是退火过程，所述退火过程活化掺杂剂并且致使掺杂剂扩散。在蚀刻/沉积过程中，可首先蚀刻堆叠层材料以在源极和漏极区位置形成凹部。接着可进行外延沉积过程以用例如硅锗或碳化硅等硅合金装填凹部，因此形成源极和漏极区。在一些实施方案中，可用例如硼、砷或磷等掺杂剂原位掺杂以外延方式沉积的硅合金。在进一步实施方案中，可将例如锗或III-V族材料或合金等替代性材料沉积到凹部中以形成源极和漏极区。”
Fischer S.等人的“无掺杂剂互补金属氧化物硅场效应晶体管(Dopant-freecomplementary metal oxide silicon field effect transistors)”(Phys.StatusSolidi A 213，第6号，第1494-1499页(2016年)(Phys.Status Solidi A 213,No.6,pp.1494-1499(2016)))报告利用具有适当的功函数的超薄氮化硅和金属提供n型和p型半导体接触的无掺杂剂CMOS装置。报告的氮化硅层比单层(例如，大约7-27埃)厚，且不提及金属接触与半导体之间的负肖特基势垒。
发明内容
在本发明的一个实施方案中，一种纳米线晶体管包括：纳米线，其设置在衬底上，其中所述纳米线的纵向长度由第一半导体材料的非掺杂沟道区、与所述沟道区的第一端电耦合的非掺杂半导体源极区、与所述沟道区的第二端电耦合的非掺杂半导体漏极区组成；栅极堆叠，其包括栅极绝缘体和同轴地完全包绕所述沟道区的栅极导体；源极堆叠，其包括界面层和源极导体，所述源极导体与所述栅极导体电隔离，同轴地完全包绕所述半导体源极区并且沿着所述半导体源极区的至少一部分延伸；和漏极堆叠，其包括界面层和漏极导体，所述漏极导体与所述栅极导体电隔离，同轴地完全包绕所述半导体漏极区并且沿着所述半导体漏极区的至少一部分延伸。所述源极导体与所述半导体源极区之间的肖特基势垒为负肖特基势垒，且在所述半导体源极区中感生一浓度的自由电荷载流子。漏极导体与半导体漏极区之间的肖特基势垒可为(但未必为)负肖特基势垒，以使得在半导体漏极区中感生一浓度的自由载流子。在一些实施方案中，晶体管的纳米线具有20nm或更小的厚度。在一些实施方案中，自由电荷载流子是电子(在此情况下，源极堆叠的界面层可包括来自V族或VI族的元素的单层)，而在其他实施方案中，自由电荷载流子是电洞(在此情况下，源极堆叠的界面层可包括来自III族或II族的元素的单层)。
在纳米线晶体管的各种情况下，(a)源极导体与半导体源极区以及(b)漏极导体与半导体漏极区中的至少一个之间的肖特基势垒介于-0.1eV与-0.5eV之间。另外，在一些情况下，源极堆叠的界面层和漏极堆叠的界面层各自可包括为绝缘体或在其本体状态为半导体的材料。
在纳米线晶体管的一些情况下，所述半导体沟道、所述半导体源极区和所述半导体漏极区全部由相同的半导体材料组成。然而，在其他情况下，所述半导体沟道、所述半导体源极区以及所述半导体漏极区并非全部由相同的半导体材料组成。一般来说，所述半导体源极区可包括硅、锗、碳化硅，或包括硅、锗、碳和锡中的两种或更多种的合金。所述源极堆叠的所述界面层和所述漏极堆叠的界面层各自可包括来自V族或VI族的元素的单层。V族或VI族原子单层致使电子的负肖特基势垒，且结果是在半导体源极和/或漏极区中感生一浓度的自由电子。作为另外一种选择，源极堆叠的界面层和漏极堆叠的界面层各自可包括来自III族的元素的单层。III族原子单层致使电洞的负肖特基势垒，且结果是在半导体源极和/或漏极区中感生一浓度的自由电洞。
本发明的其他实施方式包括一种finFET晶体管，其具有半导体鳍片，其设置在衬底上，其中所述鳍片具有两个主面且所述鳍片的纵向长度包括：第一半导体材料的非掺杂沟道区；非掺杂半导体源极区，其与所述沟道区的第一端电耦合；非掺杂半导体漏极区，其与所述沟道区的第二端电耦合；栅极堆叠，其包括栅极绝缘体和至少包绕所述沟道区的两侧的栅极导体；源极堆叠，其包括界面层以及至少包绕所述半导体源极区的两侧并且沿着所述半导体源极区的至少一部分延伸的源极导体；和漏极堆叠，其包括界面层以及至少包绕所述半导体漏极区的两侧并且沿着所述半导体漏极区的至少一部分延伸的漏极导体。所述源极导体与所述半导体源极区之间的肖特基势垒为致使在所述半导体源极区中感生一浓度的自由载流子的负肖特基势垒。漏极导体与半导体漏极区之间的肖特基势垒可为(但未必为)负肖特基势垒，以使得在半导体漏极区中感生一浓度的自由载流子。在一些实施方案中，所述鳍片具有如在所述两个主面之间的测量的12nm或更小的厚度。
本发明的又其他实施方式提供一种纳米线晶体管，其包括：栅极，其圆周环绕半导体纳米线沟道并且通过电绝缘栅极氧化物从半导体纳米线沟道位移，所述半导体纳米线沟道不具有有意的掺杂；在所述纳米线沟道的第一端的源极，以及在所述纳米线沟道的第二端的漏极，所述源极和漏极各自包括非掺杂半导体材料；和圆周环绕所述源极并且提供到所述源极的导电路径的第一金属接触，以及圆周环绕所述漏极并且提供到所述漏极的导电路径的第二金属接触。所述第一金属接触在所述源极中以静电方式感生自由电荷载流子，且在一些情况下，所述第二金属接触可(但不必)在漏极中以静电方式感生自由电荷载流子。所述第一金属接触通过绝缘材料层或间隙与所述栅极隔开，且所述第二金属接触通过绝缘材料层或间隙与所述栅极隔开。在此纳米线晶体管的一些情况下，自由电荷载流子可为电子，而在其他情况下，自由电荷载流子可为电洞。
在纳米线晶体管的一些实施方案中，所述第一金属接触与所述源极之间的肖特基势垒可具有负肖特基势垒高度。举例来说，所述第一金属接触与所述源极之间的肖特基势垒可介于-0.1eV与-0.5eV之间。
在纳米线晶体管的一些实施方案中，所述第一金属接触通过第一界面层从所述源极位移，且所述第二金属接触通过第二界面层从所述漏极位移，所述第一界面层和所述第二界面层各自包括为绝缘体或在其本体状态为半导体的材料。同时，在一些实施方案中，所述第一金属接触与所述源极之间的界面处的第一界面层和任选地所述第二金属接触与所述漏极之间的界面处的第二界面层各自可包括来自V族或VI族的元素的单层。
在纳米线晶体管的一些实施方案中，所述半导体纳米线沟道、所述源极和所述漏极可全部由相同的半导体材料组成。所述半导体材料可为硅、锗、碳化硅、化合物半导体、富勒烯，或包括硅、锗、碳和锡中的两种或更多种的合金。在其他实施方案中，所述半导体纳米线沟道、所述源极和所述漏极并非全部由相同的半导体材料组成。
在本发明的又其他实施方式中，一种纳米线装置包括第一半导体材料的非掺杂沟道区；非掺杂半导体源极区，其与所述沟道区的第一端电耦合；非掺杂半导体漏极区，其与所述沟道区的第二端电耦合；栅极堆叠，其包括栅极绝缘体和同轴地完全包绕所述沟道区的栅极导体；源极堆叠，其与所述栅极导体电隔离，同轴地完全包绕所述半导体源极区并且沿着所述半导体源极区的至少一部分延伸；和漏极堆叠，其与所述栅极导体电隔离，同轴地完全包绕所述半导体漏极区并且沿着所述半导体漏极区的至少一部分延伸；其中所述源极堆叠包括源极导体，所述源极导体接触设置在所述半导体源极区上方的界面层，所述界面层包括III族和V族原子单层的至少一个外延双层。
在此类纳米线装置中，所述源极导体可为简并掺杂n型半导体，其中所述V族原子单层邻近并接触所述源极区，所述源极区包括IV族半导体源极区，且所述III族原子单层邻近并接触所述简并掺杂n型半导体。所述IV族半导体和所述简并掺杂n型半导体可为不同半导体材料，或可为相同半导体材料。举例来说，在界面层包括镓(Ga)原子单层和砷(As)原子单层的情况下，IV族半导体和简并掺杂n型半导体可各自包括锗(Ge)。
在纳米线装置的不同实施方案中，所述源极导体可为简并掺杂p型半导体，其中所述V族原子单层邻近并接触所述简并掺杂p型半导体，所述源极区包括IV族半导体源极区，且所述III族原子单层邻近并接触所述IV族半导体。在此类情况下，所述IV族半导体和所述简并掺杂p型半导体可为相同半导体材料或不同半导体材料。举例来说，在界面层包括镓(Ga)原子单层和砷(As)原子单层的情况下，IV族半导体和简并掺杂p型半导体可各自包括锗(Ge)。.
在本发明的又一实施方案中，一种纳米线装置包括纳米线，其设置在衬底上，其中所述纳米线的纵向长度包括：第一半导体材料的非掺杂沟道区；非掺杂半导体源极区，其与所述沟道区的第一端电耦合；非掺杂半导体漏极区，其与所述沟道区的第二端电耦合；栅极堆叠，其包括栅极绝缘体和同轴地完全包绕所述沟道区的栅极导体；源极堆叠，其与所述栅极导体电隔离，同轴地完全包绕所述半导体源极区并且沿着所述半导体源极区的至少一部分延伸；和漏极堆叠，其与所述栅极导体电隔离，同轴地完全包绕所述半导体漏极区并且沿着所述半导体漏极区的至少一部分延伸。所述源极堆叠包括接触所述半导体源极区并且沿着所述半导体源极区的至少一部分延伸的源极导体，所述源极导体包括简并掺杂p型半导体且在所述简并掺杂p型半导体与所述半导体源极区之间存在价带能量偏移，以使得所述简并掺杂p型半导体中的价带最大值与所述半导体源极区中的价带最大值相比处于较低能量下。在此类纳米线装置中，所述半导体源极区可包括锗，且所述简并掺杂p型半导体可包括简并掺杂p型硅锗。
附图说明
在附图的各图中以实例而非限制方式说明本发明，在附图中：
图1示出环绕式栅极纳米线晶体管的实例。
图2示出根据本发明的实施方案配置的环绕式栅极纳米线晶体管的实例。
图3A是其中金属的费米能级与半导体的导带边缘相比处于较高能量下的针对“n型”接触的负肖特基势垒的图示。
图3B说明填充(populate)半导体的表面从而形成金属与半导体之间的静电平衡的从金属的电子转移的效应。
图4A是其中金属的费米能级与半导体的价带边缘相比处于较低能量下的针对“p型”接触的负肖特基势垒的图示。
图4B说明从半导体的表面到金属的价电子转移的效应，其中在形成金属与半导体之间的静电平衡所必需的程度上用电洞填充半导体的表面。
图5说明沿着finFET晶体管的鳍片的横截面的电子浓度。
图6A和6B是分别从转让给本发明的受让人的美国专利6,891,234的图6a和6c处复制，并且说明各种晶体管配置中的感生电荷区。
根据本发明的实施方案，图7A示出用于FinFET的包绕式MIS接触的实例，且图7B示出用于堆叠式纳米线FET的包绕式MIS接触的实例。
图8A示出与纳米线FET的源极/漏极区的外延硅接触的实例。
图8B示出根据本发明的实施方案的用于堆叠式纳米线FET的包绕式MIS接触的实例。
图9A和9B示出具有外延硅接触(图9A)和包绕式MIS接触(图9B)的堆叠式纳米线FET的电流分布的比较。
图10示出根据本发明的实施方案的FinFET的包绕式MIS接触的实例。
具体实施方式
本发明人认识到对提供晶体管中的不受沟道的横截面积约束的尽可能大的金属-半导体接触的需要，且本发明希望通过使金属-半导体接触界面与半导体沟道的横截面脱开联系来提供这样的接触。本发明通过(i)消除源极/漏极掺杂剂，以及(ii)增加源极/漏极金属-半导体接触的面积，提供解决对MOS晶体管缩放成纳米尺寸的多个挑战中的一些挑战(即源极/漏极掺杂的过度随机变化性和增加金属-半导体接触电阻)的解决方案。
本发明包括在半导体区中提供感生电荷并且还提供用于电流到半导体区中的流动的直接路径的金属-半导体结。将感生电荷区称为“感生源极/漏极”。对于与掺杂源极/漏极一样有效的感生源极/漏极，应具有相应的大约1020/cm3的自由载流子浓度。要求源极/漏极金属与半导体之间的负肖特基势垒高度达成此类载流子浓度。在各种实施方案中，在金属-半导体结处的金属与半导体之间存在有意的界面层，所述界面层用于确保所需负肖特基势垒高度的目的。在某些实施方案中，界面层由原子单层组成。所述原子可为用于n沟道晶体管的N、As、P、O、S、Se或Te或用于p沟道晶体管的B、Ga、Al、Zn、Cd或O中的任一个。在某些其他实施方式中，界面层是包括如下材料的“薄绝缘体”：所述材料是处于其本体状态但当非常薄(在0.2nm到2nm的厚度范围内)时导电的绝缘体。在此实施方案中，金属-半导体结处的界面层不相当于或等效于使栅极与半导体沟道隔开的薄绝缘体。具体地，界面层经选择为在金属与感生源极/漏极之间为高度导电的，而栅极绝缘体经选择为在栅极与沟道之间为不导电的。
本发明通过在半导体主体的表面中通过静电感生来感生自由载流子(电子或电洞)而非通过用杂质原子掺杂半导体来克服对金属与掺杂半导体主体之间的常规接触的多个限制。通过确保金属与半导体之间的负肖特基势垒，在半导体源极/漏极中靠近与相邻接触金属的界面处感生自由载流子。
图2示出根据本发明的实施方案配置的环绕式栅极纳米线晶体管20的实例。在此实例中，栅极完全包绕半导体沟道。栅极氧化物同心设置在栅极与沟道之间。非掺杂半导体源极和漏极区位于沟道的相对端并且具有通过相应侧壁间隔物与栅极隔开的相关联圆周金属接触。在源极/漏极接触与源极/漏极区之间设置具有本文中描述的特性的圆周界面层(I层)。I层的存在确保金属源极/漏极接触与半导体源极/漏极之间的负肖特基势垒，从而致使在包括源极/漏极的半导体主体的表面中感生自由载流子。应注意，本发明的特征是金属源极接触与半导体源极之间的肖特基势垒是负肖特基势垒，从而致使在包括源极的半导体主体的表面中感生自由载流子，但金属漏极接触与半导体漏极之间的肖特基势垒是负肖特基势垒的情况是任选的。在金属漏极接触与半导体漏极之间的肖特基势垒是负肖特基势垒的情况下，将在包括漏极的半导体主体的表面中感生自由载流子。本发明的此说明的实施方案与图1中说明的常规纳米线晶体管的不同之处在于，在纳米线晶体管源极/漏极中不具有有意掺杂且在金属源极/漏极接触与半导体源极/漏极之间具有负肖特基势垒。
在一些实施方案中，在例如包括(多个)源极/漏极接触的一或多种接触金属与包括半导体源极/漏极的半导体材料成对存在以使得金属-半导体结具有负肖特基势垒的情况下，可有可能避免使用I层。在其他实施方案中，I层可为多层结构，至少包括钝化层和分离(或间隔物)层，其中钝化层与包括半导体源极/漏极的半导体材料相邻。
详细地，对于“n型”接触，负肖特基势垒意味着金属的费米能级与半导体的导带边缘相比处于较高能量下，如在图3A中所说明，且电子能够在金属与半导体之间传导。在这些条件下，如在图3B中所说明，一些电子从金属转移并且填充半导体的表面以在金属与半导体之间形成静电平衡。如上文所指示，在本发明的一些实施方案中，在金属与半导体之间存在界面层，所述界面层准许电子以极小阻抗在金属与半导体之间流动，且所述界面层具有致使肖特基势垒为负的目的。可致使电子的负肖特基势垒的界面层包括隧穿电介质，例如氧化钛、氧化硅、氮化硅和氧化钒。当此类界面层用以致使电子的负肖特基势垒时，接触金属选优地为低功函数金属例如铝、铪、锆、钛、镧、镁、银、铒、钇或镱，但n-FET接触不必如此。可在与IV族半导体例如硅和锗的金属接触处致使电子的负肖特基势垒的其他界面层包括V族元素例如砷、磷或氮的偶极感生单层，或VI族元素例如硫、硒、碲或氧的偶极感生单层，或V族和III族元素的双层，其中V族原子处于接触的半导体侧且III族原子处于金属侧。具有负肖特基势垒的n型接触的一些实施方案具有低功函数接触金属，例如铝、铪、锆、钛、镧、镁、银、铒、钇或镱，其中在低功函数金属与半导体之间具有界面层。具有负肖特基势垒的n型接触的其他实施方式具有为例如氧化锌(ZnO)等金属氧化物的低功函数接触金属，其中在低功函数金属氧化物与半导体之间具有界面层。
对于“p型”接触，如图4A中所描绘，负肖特基势垒意味着金属的费米能级与半导体的价带边缘相比处于较低能量下。这可被视为电洞的负肖特基势垒。在这些条件下，如在图4B中所指示，一些价电子从半导体的表面转移到金属，且在形成金属与半导体之间的静电平衡所必需的程度上用电洞填充半导体的表面。有可能在金属与半导体之间存在界面层，所述界面层准许电洞(或在替代性解释中为在相反方向上移动的电子)以极小阻抗在金属与半导体之间流动。对于“p型接触”，所述界面层具有致使电洞的肖特基势垒为负的目的。可致使电洞的负肖特基势垒的界面层包括隧穿电介质，例如氧化锌。当此类界面层用以致使电洞的负肖特基势垒时，接触金属选优地为高功函数接触金属例如镍、钴、铱、铑、钌、金、锇、钯或铂，或高功函数导电金属氧化物例如MoOx、WOx、CrOx(各自具有近似等于3的合成因子x)或V2O5，但p-FET接触不必如此。在一些实施方案中，pFET接触与nFET接触可包括相同金属，但具有在每一情况下提供所要负肖特基势垒的不同界面层。
可在IV族半导体上致使电洞的负肖特基势垒的其他界面层包括III族元素例如硼、镓或铝的偶极感生单层，或V族和III族元素的双层，其中V族原子处于接触的金属侧且III族原子处于半导体侧。p型接触的一些优选实施方案具有高功函数接触金属例如镍、钴、铱、铑、钌、金、锇、钯或铂，或高功函数导电金属氧化物例如MoOx、WOx、CrOx(具有近似等于3的x)或高功函数V2Ox(具有近似等于5的x)，其中在高功函数金属(或金属氧化物)与半导体之间存在界面层。
本发明还在可能不方便掺杂或根本不可能掺杂的半导体材料中需要低电阻金属-接触源极或漏极的情况下具有很大的实用价值。此类半导体的实例可为二维半导体例如石墨烯、锗烯、磷烯、锡烯和硅烯，或二维分层过渡金属二硫化物(transition metaldichalcogenide；TMDC)半导体例如MoS和WSe，最近被认识到所述二维分层过渡金属二硫化物为未来晶体管沟道材料的有力候选。可能不受常规掺杂的其他材料包括有机半导体、聚合物半导体、例如碳纳米管的富勒烯、非晶形半导体、钙钛矿。呈纳米尺寸薄膜或纳米线形式的所有半导体借助于只要在金属与半导体之间存在负肖特基势垒就在半导体材料中由相邻金属感生自由载流子的事实受益于本发明。
如果半导体是具有两个主面的通常具有12nm或更小的厚度的薄膜或二维半导体，那么优选的是在两个面上均具有金属接触，其中金属接触两者均具有到半导体的负肖特基势垒。然而，应注意，本发明的特征是金属源极接触与半导体源极之间的肖特基势垒为负肖特基势垒，但金属漏极接触与半导体漏极之间的肖特基势垒为负肖特基势垒的情况是任选的。
如果半导体是圆筒形“一维”半导体例如碳纳米管，或其中线可具有圆形、正方形或任何横截面形状且线宽度为大约20nm或更小的的半导体“纳米线”，那么优选的是具有包绕纳米线的外表面的金属接触，而且所述金属接触具有到半导体的负肖特基势垒。
在具有全耗尽型沟道的晶体管(可为FinFET、FDSOIFET或纳米线FET)中，半导体的薄主体包括沟道区以及源极和漏极区，其中源极/漏极区为非掺杂的且源极/漏极金属接触在两侧(FDSOI-FET或FinFET)或完全(纳米线FET)环绕半导体。
在其他实施方案中，具有负肖特基势垒的接触金属感生的自由载流子可为通过掺杂引入到半导体中的自由载流子以外的自由载流子。因而，对于本发明并不需要半导体非掺杂就能在半导体装置中提供优点。举例来说，可常规地掺杂纳米线或FinFET晶体管的源极和漏极区(例如，通过从外部固体源的原子扩散或离子注入和热活化)并且容许掺杂剂随机性，本发明提供的感生载流子是除通过掺杂提供的载流子以外的载流子且因而在不能消除变化性的情况下减小变化性。
在一个实施方案中，纳米线晶体管包括设置在衬底上的纳米线。纳米线沿着纵向长度另外包括第一半导体材料的非掺杂沟道区、与沟道区的第一端电耦合的非掺杂半导体源极区以及与沟道区的第二端电耦合的非掺杂半导体漏极区。包括栅极绝缘体和栅极导体的栅极堆叠同轴地完全包绕沟道区并且控制源极区与漏极区之间的穿过半导体(沟道)的导电率。
源极接触堆叠包括界面层以及同轴地完全包绕半导体源极区并且沿着半导体源极的至少一部分延伸的源极导体。漏极堆叠包括界面层以及同轴地完全包绕半导体漏极区并且沿着半导体漏极区的至少一部分延伸的漏极导体。源极导体与半导体源极区之间的肖特基势垒是负肖特基势垒，且在半导体源极区中感生一浓度的自由载流子。漏极导体与半导体漏极区之间的肖特基势垒可为负肖特基势垒，但并非必需如此，但若如此，则在半导体漏极区中感生一浓度的自由载流子。纳米线晶体管中的纳米线的厚度为20nm或更小。沟道区和源极区中的第一非掺杂半导体可由相同半导体材料组成。作为另外一种选择，源极区可由不同于沟道区中的第一半导体材料的半导体材料组成。
在另一实施方案中，finFET晶体管包括设置在衬底上的半导体鳍片，其中所述鳍片具有两个主面。图5表示沿着鳍片500的横截面。鳍片的纵向长度包括第一半导体材料的非掺杂沟道区、与沟道区的第一端电耦合的非掺杂半导体源极区以及与沟道区的第二端电耦合的非掺杂半导体漏极区。包括栅极绝缘体502和栅极导体504的栅极堆叠至少包绕沟道区的两侧并且提供对源极与漏极之间的电流流动的电控制。
通过包括界面层和至少包绕半导体源极区的两侧并且沿着半导体源极区的至少一部分延伸的源极导体510的源极接触堆叠电接触源极区。通过包括界面层以及至少包绕半导体漏极区的两侧并且沿着半导体漏极区的至少一部分延伸的漏极导体512的漏极接触堆叠电接触漏极区。源极导体与半导体源极区之间的肖特基势垒是致使在半导体源极区508中感生一浓度的自由载流子的负肖特基势垒。漏极导体与半导体漏极区之间的肖特基势垒可为负肖特基势垒，但并非必需如此，但若如此，则在半导体漏极区509中感生一浓度的自由载流子。
源极导体510和漏极导体512通过绝缘栅极侧壁间隔物506与栅极504电隔离。如在两个立面之间测量的FinFET晶体管的鳍片的厚度为12nm或更小。沟道区和源极区中的第一非掺杂半导体可由相同半导体材料组成。作为另外一种选择，源极区可由不同于沟道区中的第一半导体材料的半导体材料组成。沟道区和漏极区中的第一非掺杂半导体可由相同半导体材料组成。作为另外一种选择，漏极区可由不同于沟道区中的第一半导体材料的半导体材料组成。
在其他实施方案中，通过包括界面层以及至少包绕半导体源极区的两侧并且沿着半导体源极区的至少一部分延伸的源极导体并具有电子的负肖特基势垒的源极接触堆叠来电接触源极区，且通过包括界面层以及至少包绕半导体漏极区的两侧并且沿着半导体漏极区的至少一部分延伸的漏极导体并且任选地具有电洞的负肖特基势垒的漏极接触堆叠来电接触漏极区，使得在源极区中感生的载流子具有与在漏极区中感生的载流子相反的型。“n型”源极与“p型”漏极的此类配置可例如在提供栅控二极管电功能中为有用的。
在其他实施方案中，通过包括界面层以及至少包绕半导体源极区的两侧并且沿着半导体源极区的至少一部分延伸的源极导体并具有电洞的负肖特基势垒的源极接触堆叠来电接触源极区，且通过包括界面层以及至少包绕半导体漏极区的两侧并且沿着半导体漏极区的至少一部分延伸的漏极导体并且任选地具有电子的负肖特基势垒的漏极接触堆叠来电接触漏极区，结果是在源极区中感生的载流子具有与在漏极区中感生的载流子相反的极性。“p型”源极与“n型”漏极的此类配置可例如在提供栅控二极管电功能中为有用的。
在更进一步的实施方案中，源极接触堆叠包括接触半导体源极区并且沿着半导体源极区的至少一部分延伸的源极导体，其中源极导体是简并掺杂n型半导体并且在简并掺杂半导体与半导体源极区之间存在导带能量偏移，以使得简并掺杂n型半导体中的导带最小值与半导体源极区中的导带最小值相比处于较高能量下。由于导带偏移，来自简并掺杂n型半导体的电子填充半导体源极区。
本发明的又一实施方案提供致使上文所提及的导带能量偏移的。致使所要导带能量偏移的优选界面层包括III族和V族原子单层的至少一个外延双层，此类界面层致使感生导带偏移的电子偶极(如在本申请人的美国专利9,362,376中详述，所述美国专利以引用方式并入本文中)。
其中源极导体是简并掺杂n型半导体的源极接触堆叠的一个实例是其中源极材料是硅且接触源极的简并掺杂n型半导体是简并掺杂n型磷化镓(GaP)的源极接触堆叠。所要导带偏移在GaP与硅之间自然发生，其中GaP的导带边缘与硅的导带边缘相比处于较高能量下。根据本发明的实施方案使用其中源极导体是简并掺杂n型半导体的源极接触堆叠不限于n型GaP接触硅，而是应理解为包括具有在其异质界面处自然发生的导带偏移的任何两个半导体的耦合。这些除GaP之外还包括以下各项：Ge；AlAs；AlSb、ZnS；ZnSe和ZnTe。
作为另外一种选择，在另一实施方案中，IV族半导体源极区与简并掺杂n型半导体接触区之间的界面层致使额外的导带能量偏移。致使所要导带能量偏移的优选界面层包括III族和V族原子单层的至少一个外延双层，其中V族原子单层邻近并接触IV族半导体源极区，且III族原子单层邻近并接触简并掺杂n型半导体接触区。在此实施方案中，IV族半导体源极区和简并掺杂半导体接触区可由不同半导体材料或相同半导体材料形成。在一个实例中，两个锗(Ge)区之间的结通过包括单层镓(Ga)和单层砷(As)原子的界面层隔开，结的As侧的Ge导带边缘与结的Ga侧的Ge导带边缘相比处于较低能量(大约0.35-0.45eV)下。此类界面层致使感生价带偏移的电子偶极，如在以下中描述：美国专利9,362,376；McKinley等人的标题为“经由超薄Ga-As偶极层控制Ge同质结带偏移(Control of Ge homojunctionband offsets via ultrathin Ga-As dipole layers)”(J.Vac.Sci.Technol.A 9(3)，1991年5月/6月(J.Vac.Sci.Technol.A 9(3),May/Jun 1991))的1991年文章；以及McKinley等人在1992年的标题为“经由超薄Ga-As偶极层控制Ge同质结带偏移(Control ofGe homojunction band offsets via ultrathin Ga-As dipole layers)”(AppliedSurface Science，第56-58卷，第762-765页(1992年)(Applied Surface Science Vol.56-58,pp.762-765(1992)))的类似文章。
例如其中电洞是电荷载流子的等效实施方案也是本发明的实施方案。举例来说，源极接触堆叠可包括接触半导体源极区并且沿着半导体源极区的至少一部分延伸的源极导体，其中源极导体是简并掺杂p型半导体并且在简并掺杂p型半导体与半导体源极区之间存在价带能量偏移，使得简并掺杂半导体中的价带最大值与半导体源极区中的价带最大值相比处于较低能量下。由于导带偏移，来自简并掺杂p型半导体的电洞填充半导体源极区。
一个实例是其中源极材料是锗且接触源极的简并掺杂p型半导体是简并掺杂p型硅锗(SiGe)合金的源极接触堆叠。所要价带偏移在锗与SiGe之间自然发生，其中SiGe中的价带边缘与锗中的价带边缘相比处于较低能量下。本发明的实施方案不限于接触锗的p型SiGe，而是应理解为包括具有在其异质界面处自然发生的价带偏移的任何两个半导体的耦合。
作为另外一种选择，在另一实施方案中，IV族半导体源极区与简并掺杂半导体接触区之间的界面层致使额外的价带能量偏移。致使所要价带能量偏移的优选界面层包括III族和V族原子单层的至少一个外延双层，其中III族原子单层邻近并接触IV族半导体源极区，且V族原子单层邻近并接触简并掺杂p型半导体接触区。在此实施方案中，IV族半导体源极区和简并掺杂半导体接触区可由不同半导体材料或相同半导体材料形成。在通过包括单层镓(Ga)和单层砷(As)原子的界面层隔开的两个锗(Ge)区之间的示例性结中，结的As侧的Ge导带边缘与结的Ga侧的Ge导带边缘相比处于较低能量(大约0.35-0.45eV)下。此类界面层致使感生价带偏移的电子偶极，如在美国专利9,362,376中和在上文引用的McKinley的文章中所描述。
在以上描述中，纳米线已描述(至少在附图中)为具有圆形或大致圆形横截面。然而，本发明不限于此类几何形状，且本发明的纳米线可具有其他形状，例如正方形、矩形、椭圆形或其他横截面。此类几何形状可被认为是“纳米片材”，且如本文中所使用，术语纳米线应被解读为包括纳米片材。换句话说，纳米线的横截面形状对于本发明来说并非关键的。
类似地，前述描述是指完全包绕沟道区的栅极堆叠；同轴地完全包绕半导体源极区的源极堆叠；和同轴地完全包绕半导体漏极区的漏极堆叠。此类几何形状对于三维纳米线来说是正确的-也就是说，纳米线具有三维横截面。然而，本发明还适用于由二维半导体例如石墨烯、六边形氮化硼或过渡金属二硫化物(例如，MoS2、MoSe2、MOTe2、WS2、WSe2、WTe2等)组成的纳米线。在此类情况下，“完全包绕”应被理解为包括其中与二维半导体的两个(相对)侧接触的情况。在一些情况下，可能仅接触二维半导体的单个面，但此类情况不会被认为是“完全包绕”区的堆叠。
在各种实施方案中，本发明另外提供与FinFET和/或堆叠式纳米线FET的包绕式MIS接触。硅化物接触上方的本发明的包绕式MIS接触提供的一个益处是避免例如在形成用于FinFET的接触的情况下对沉积用于硅化物接触的牺牲硅(或其他半导体材料)的需要。在纳米线的情况下，使用包绕式MIS接触允许使用环绕式金属接触而非外延硅接触，这改进跨越纳米线堆叠的电流负载平衡。
根据本发明的实施方案，图7A示出用于FinFET的包绕式MIS接触的实例，且图7B示出用于堆叠式纳米线FET的包绕式MIS接触的实例。在图7A中示出的实例中，半导体鳍片710被界面层(“I层”)712包绕，所述界面层712又被接触金属层714包绕。可使用原子层沉积(atomic layer deposition；ALD)技术沉积界面层和接触金属层。在图7B中，在立式布置中堆叠半导体纳米线716a-716c。每一纳米线被界面层718包绕，所述界面层718又被接触金属层720包绕。可使用原子层沉积(ALD)技术沉积界面层和接触金属层。在一些实施方案中，可利用用于FinFET和堆叠式纳米线FET的导电金属氧化物包绕式MIS接触。多种导电金属氧化物是可用的。较低功函数金属可优选用于NMOS应用(例如，ZnO)，且较高功函数金属可优选用于PMOS应用(例如，MoO2)。在此类实施方案中，界面层也可包括金属氧化物，其中较低电子势垒金属可优选用于NMOS应用(例如，TiO2)，且较低电洞势垒金属可优选用于PMOS应用。较低温度金属氧化物沉积是优选的(例如，等离子体辅助ALD、用臭氧的热ALD)。
图8B示出与在图8A中示出的外延硅接触部相比的根据本发明的实施方案的用于堆叠式纳米线FET的包绕式MIS接触的实例。在图8A中，产生与堆叠式纳米线的源极/漏极区的单个掺杂外延硅接触710、712。在图8B中，产生与堆叠式纳米线的源极/漏极区的包绕式MIS接触714、716。
图9A和9B示出具有外延硅接触的堆叠式纳米线FET(图9A)与根据本发明的实施方案的包绕式MIS接触(图9B)的电流分布的比较。每一图示以横截面示出纳米线FET堆叠，其中纳米线加阴影以表示根据模拟结果的其中的相应电流密度。在图9A中，堆叠式纳米线FET910a-910e接触外延硅接触912。在图9B中，堆叠式纳米线FET 914a-914e接触MIS接触916。未示出与堆叠的电接触，但假设所述电接触处于如定向于页面上的堆叠的顶部。如所说明，模拟示出在具有MIS接触的纳米线上的改进的电流分布提供与具有外延硅接触的堆叠相比较低的变化性，这是因为电流在堆叠中的所有纳米线上更均匀。这也可改进可靠性，这是因为其可减小归因于电流流动的个别线加热。
图10示出根据本发明的实施方案的用于FinFET的包绕式MIS接触的实例。FinFET1000包括源极1002、漏极1004和栅极1006。沟道区1008设置在源极与漏极之间。栅极电介质1010设置在栅极与沟道之间。源极、漏极和沟道区形成半导体衬底1012的“鳍片”，氧化层1014设置在所述鳍片上。在此实例中，示出用于源极1002的MIS接触且所述MIS接触包括环绕界面层1018的金属接触插塞1016。在此实例中，MIS接触将被视为“完全包绕”源极，这是由于其至少接触鳍片的两侧。
因此，已描述具有非掺杂半导体材料区的半导体装置，通过借助于金属与半导体之间的负肖特基势垒在金属-半导体结的半导体侧(分别)感生大量电子或电洞，使所述非掺杂半导体材料区实际上为n型或p型的。

Claims (42)

1.一种纳米线晶体管，其包括：
纳米线，其设置在衬底上，其中所述纳米线的纵向长度包括：
第一半导体材料的非掺杂沟道区；
非掺杂半导体源极区，其与所述沟道区的第一端电耦合；
非掺杂半导体漏极区，其与所述沟道区的第二端电耦合；
栅极堆叠，其包括栅极绝缘体和同轴地完全包绕所述沟道区的栅极导体；
源极堆叠，其包括界面层和源极导体，所述源极导体与所述栅极导体电隔离，同轴地完全包绕所述半导体源极区并且沿着所述半导体源极区的至少一部分延伸；和
漏极堆叠，其包括界面层和漏极导体，所述漏极导体与所述栅极导体电隔离，同轴地完全包绕所述半导体漏极区并且沿着所述半导体漏极区的至少一部分延伸；
其中所述源极导体与所述半导体源极区之间的肖特基势垒为负肖特基势垒，且在所述半导体源极区中感生一浓度的自由电荷载流子。
2.如权利要求1所述的纳米线晶体管，其中所述漏极导体与所述半导体漏极区之间的肖特基势垒为负肖特基势垒，且在所述半导体漏极区中感生一浓度的自由电荷载流子。
3.如权利要求1所述的纳米线晶体管，其中所述纳米线具有20nm或更小的厚度。
4.如权利要求1所述的纳米线晶体管，其中所述自由电荷载流子是电子。
5.如权利要求1所述的纳米线晶体管，其中所述自由电荷载流子是电洞。
6.如权利要求1所述的纳米线晶体管，其中所述源极导体与所述半导体源极区之间的所述肖特基势垒介于-0.1eV与-0.5eV之间。
7.如权利要求1所述的纳米线晶体管，其中所述源极堆叠的所述界面层和所述漏极堆叠的界面层各自包括为绝缘体或在其本体状态为半导体的材料。
8.如权利要求1所述的纳米线晶体管，其中所述半导体沟道、所述半导体源极区和所述半导体漏极区全部由相同的半导体材料组成。
9.如权利要求1所述的纳米线晶体管，其中所述半导体沟道和所述半导体源极区以及所述半导体漏极区并非全部由相同的半导体材料组成。
10.如权利要求1所述的纳米线晶体管，其中所述半导体源极区包括硅、锗、碳化硅，或包括硅、锗、碳和锡中的两种或更多种的合金。
11.如权利要求10所述的纳米线晶体管，其中所述自由电荷载流子是电子。
12.如权利要求11所述的纳米线晶体管，其中所述源极堆叠的所述界面层包括来自V族或VI族的元素的单层。
13.如权利要求10所述的纳米线晶体管，其中所述自由电荷载流子是电洞。
14.如权利要求13所述的纳米线晶体管，其中所述源极堆叠的所述界面层包括来自III族或II族的元素的单层。
15.一种finFET，其包括：
半导体鳍片，其设置在衬底上，其中所述鳍片具有两个主面且所述鳍片的纵向长度包括：
第一半导体材料的非掺杂沟道区；
非掺杂半导体源极区，其与所述沟道区的第一端电耦合；
非掺杂半导体漏极区，其与所述沟道区的第二端电耦合；
栅极堆叠，其包括栅极绝缘体和至少包绕所述沟道区的两侧的栅极导体；
源极堆叠，其包括界面层以及至少包绕所述半导体源极区的两侧并且沿着所述半导体源极区的至少一部分延伸的源极导体；和
漏极堆叠，其包括界面层以及至少包绕所述半导体漏极区的两侧并且沿着所述半导体漏极区的至少一部分延伸的漏极导体，
其中所述源极导体与所述半导体源极区之间的肖特基势垒为致使在所述半导体源极区中感生一浓度的自由载流子的负肖特基势垒。
16.如权利要求15所述的finFET，其中所述漏极导体与所述半导体漏极区之间的肖特基势垒为负肖特基势垒并且在所述半导体漏极区中感生一浓度的自由载流子。
17.如权利要求15所述的finFET，其中所述鳍片具有如在所述两个主面之间的测量的12nm或更小的厚度。
18.一种纳米线晶体管，其包括：
栅极，其圆周环绕半导体纳米线沟道并且通过电绝缘栅极氧化物从半导体纳米线沟道位移，所述半导体纳米线沟道不具有有意的掺杂；
在所述纳米线沟道的第一端的源极，以及在所述纳米线沟道的第二端的漏极，所述源极和漏极各自包括非掺杂半导体材料；和
圆周环绕所述源极并且提供到所述源极的导电路径的第一金属接触，以及圆周环绕所述漏极并且提供到所述漏极的导电路径的第二金属接触，
其中所述第一金属接触在所述源极中以静电方式感生自由电荷载流子，所述第一金属接触通过绝缘材料层或间隙与所述栅极隔开，且所述第二金属接触通过绝缘材料层或间隙与所述栅极隔开。
19.如权利要求18所述的纳米线晶体管，其中所述第二金属接触在所述漏极中以静电方式感生自由电荷载流子。
20.如权利要求18所述的纳米线晶体管，其中所述自由电荷载流子是电子。
21.如权利要求18所述的纳米线晶体管，其中所述自由电荷载流子是电洞。
22.如权利要求18所述的纳米线晶体管，其中所述第一金属接触与所述源极之间的肖特基势垒具有负肖特基势垒高度。
23.如权利要求18所述的纳米线晶体管，其中所述第一金属接触与所述源极之间的肖特基势垒介于-0.1eV与-0.5eV之间。
24.如权利要求18所述的纳米线晶体管，其中所述第一金属接触通过第一界面层从所述源极位移，且所述第二金属接触通过第二界面层从所述漏极位移，所述第一界面层和所述第二界面层各自包括为绝缘体或在其本体状态为半导体的材料。
25.如权利要求18所述的纳米线晶体管，其中所述第一金属接触与所述源极之间的界面处的第一界面层和所述第二金属接触与所述漏极之间的界面处的第二界面层各自包括来自V族或VI族的元素的单层，且所述感生的自由电荷载流子是电子。
26.如权利要求18所述的纳米线晶体管，其中所述第一金属接触与所述源极之间的界面处的第一界面层和所述第二金属接触与所述漏极之间的界面处的第二界面层各自包括来自III族的元素的单层，且所述感生的自由电荷载流子是电洞。
27.如权利要求18所述的纳米线晶体管，其中所述半导体纳米线沟道、所述源极和所述漏极全部由相同的半导体材料组成。
28.如权利要求27所述的纳米线晶体管，其中所述半导体材料是硅、锗、碳化硅、化合物半导体、富勒烯，或包括硅、锗、碳和锡中的两种或更多种的合金。
29.如权利要求18所述的纳米线晶体管，其中所述半导体纳米线沟道、所述源极和所述漏极并非全部由相同的半导体材料组成。
30.一种纳米线装置，其包括：
纳米线，其设置在衬底上，其中所述纳米线的纵向长度包括：
第一半导体材料的非掺杂沟道区；
非掺杂半导体源极区，其与所述沟道区的第一端电耦合；
非掺杂半导体漏极区，其与所述沟道区的第二端电耦合；
栅极堆叠，其包括栅极绝缘体和同轴地完全包绕所述沟道区的栅极导体；
源极堆叠，其与所述栅极导体电隔离，同轴地完全包绕所述半导体源极区并且沿着所述半导体源极区的至少一部分延伸；和
漏极堆叠，其与所述栅极导体电隔离，同轴地完全包绕所述半导体漏极区并且沿着所述半导体漏极区的至少一部分延伸；
其中所述源极堆叠包括接触所述半导体源极区并且沿着所述半导体源极区的至少一部分延伸的源极导体，所述源极导体包括简并掺杂n型半导体并且在所述简并掺杂n型半导体与所述半导体源极区之间存在导带能量偏移，以使得所述简并掺杂n型半导体中的导带最小值与所述半导体源极区中的导带最小值相比处于较高能量下。
31.如权利要求30所述的纳米线装置，其中所述半导体源极区包括硅，且所述简并掺杂n型半导体包括简并掺杂n型半导体。
32.一种纳米线装置，其包括：
纳米线，其设置在衬底上，其中所述纳米线的纵向长度包括：
第一半导体材料的非掺杂沟道区；
非掺杂半导体源极区，其与所述沟道区的第一端电耦合；
非掺杂半导体漏极区，其与所述沟道区的第二端电耦合；
栅极堆叠，其包括栅极绝缘体和同轴地完全包绕所述沟道区的栅极导体；
源极堆叠，其与所述栅极导体电隔离，同轴地完全包绕所述半导体源极区并且沿着所述半导体源极区的至少一部分延伸；和
漏极堆叠，其与所述栅极导体电隔离，同轴地完全包绕所述半导体漏极区并且沿着所述半导体漏极区的至少一部分延伸；
其中所述源极堆叠包括源极导体，所述源极导体接触设置在所述半导体源极区上方的界面层，所述界面层包括III族和V族原子单层的至少一个外延双层。
33.如权利要求32所述的纳米线装置，其中所述源极导体包括简并掺杂n型半导体，其中所述V族原子单层邻近并接触所述源极区，所述源极区包括IV族半导体源极区，且所述III族原子单层邻近并接触所述简并掺杂n型半导体。
34.如权利要求33所述的纳米线装置，其中所述IV族半导体和所述简并掺杂n型半导体包括不同半导体材料。
35.如权利要求33所述的纳米线装置，其中所述IV族半导体和所述简并掺杂n型半导体各自包括相同的半导体材料。
36.如权利要求33所述的纳米线装置，其中所述界面层包括镓(Ga)原子单层和砷(As)原子单层，且所述IV族半导体和所述简并掺杂n型半导体各自包括锗(Ge)。
37.如权利要求32所述的纳米线装置，其中所述源极导体包括简并掺杂p型半导体，其中所述V族原子单层邻近并接触所述简并掺杂p型半导体，所述源极区包括IV族半导体源极区，且所述III族原子单层邻近并接触所述IV族半导体。
38.如权利要求37所述的纳米线装置，其中所述IV族半导体和所述简并掺杂p型半导体包括不同半导体材料。
39.如权利要求37所述的纳米线装置，其中所述IV族半导体和所述简并掺杂p型半导体各自包括相同的半导体材料。
40.如权利要求37所述的纳米线装置，其中所述界面层包括镓(Ga)原子单层和砷(As)原子单层，且所述IV族半导体和所述简并掺杂p型半导体各自包括锗(Ge)。
41.一种纳米线装置，其包括：
纳米线，其设置在衬底上，其中所述纳米线的纵向长度包括：
第一半导体材料的非掺杂沟道区；
非掺杂半导体源极区，其与所述沟道区的第一端电耦合；
非掺杂半导体漏极区，其与所述沟道区的第二端电耦合；
栅极堆叠，其包括栅极绝缘体和同轴地完全包绕所述沟道区的栅极导体；
源极堆叠，其与所述栅极导体电隔离，同轴地完全包绕所述半导体源极区并且沿着所述半导体源极区的至少一部分延伸；和
漏极堆叠，其与所述栅极导体电隔离，同轴地完全包绕所述半导体漏极区并且沿着所述半导体漏极区的至少一部分延伸；
其中所述源极堆叠包括接触所述半导体源极区并且沿着所述半导体源极区的至少一部分延伸的源极导体，所述源极导体包括简并掺杂p型半导体且在所述简并掺杂p型半导体与所述半导体源极区之间存在价带能量偏移，以使得所述简并掺杂p型半导体中的价带最大值与所述半导体源极区中的价带最大值相比处于较低能量下。
42.如权利要求41所述的纳米线装置，其中所述半导体源极区包括锗，且所述简并掺杂p型半导体包括简并掺杂p型硅锗。
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