CN110070826A - 像素电路 - Google Patents

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Abstract

本发明公开了一种像素电路，包含第一数据写入电路、发光二极管、驱动电路以及补偿电路。写入电路电性耦接至数据线、第一节点以及第二节点，用以接收扫描信号以及数据电压。发光二极管电性耦接至第二节点，用以接收第一电压。驱动电路电性耦接至第一节点、第二节点以及第二电压。补偿电路电性耦接至写入电路及第二电压，用以接收控制信号、第一电压以及参考电压，并将补偿电压输出至写入电路。

Description

像素电路
技术领域
本揭示文件有关一种像素电路，尤指一种可补偿驱动晶体管临界电压变异的像素电路。
背景技术
低温多晶硅薄膜晶体管(low temperature poly-silicon thin-filmtransistor，LTPS TFT)具有高载子迁移率与尺寸小的特点，适合应用于高解析度、窄边框以及低耗电的显示面板。目前业界广泛使用准分子激光退火(excimer laser annealing，ELA)技术来形成低温多晶硅薄膜晶体管的多晶硅薄膜。然而，由于准分子激光每一发的扫描功率并不稳定，不同区域的多晶硅薄膜会具有晶粒尺寸与数量的差异。因此，于显示面板的不同区域中，低温多晶硅薄膜晶体管的特性便会不同。
举例而言，不同区域的低温多晶硅薄膜晶体管会有着不同的临界电压(thresholdvoltage)，临界电压不同将会造成驱动电流产生差异，导致低温多晶硅薄膜晶体管的发光亮度不一致。在此情况下，显示面板在显示像时将会面临显示画面亮度不均匀的问题。
发明内容
本发明提供一种像素电路，其主要系利用外部补偿电路以及缓冲电路，将补偿电压传送至像素电路内部进行补偿，解决临界电压变异产生的电流不均匀性，达到防止显示面板显示黑画面时的闪烁现象的功效。
本案的第一态样是在提供一种像素电路。该像素电路包含数据写入电路、发光二极管、驱动电路以及补偿电路。写入电路电性耦接至数据线、第一节点以及第二节点，用以接收扫描信号以及数据电压。发光二极管电性耦接至第二节点，用以接收第一电压。驱动电路电性耦接至第一节点以及第二节点并用以接收第二电压。补偿电路电性耦接至写入电路及接地端，用以接收控制信号、第一电压以及参考电压，并将补偿电压输出至写入电路。
本案的第二态样是在提供一种像素电路。该像素电路包含数据写入电路、驱动电路、发光二极管以及补偿电路。写入电路电性耦接至数据线以及第一节点，用以接收扫描信号。驱动电路电性耦接至第一节点以及第二节点，用以接收第一电压。发光二极管电性耦接至驱动电路并用以接收第二电压。补偿电路电性耦接至写入电路及接地端，用以接收控制信号以及第一电压，并将补偿电压输出至写入电路。
本案的第三态样是在提供一种像素电路。该像素电路包含数据写入电路、驱动电路、发光二极管以及补偿电路。写入电路电性耦接至数据线以及第一节点，用以接收扫描信号以及数据电压。驱动电路电性耦接至写入电路以及第二节点，用以接收第一电压。发光二极管电性耦接至驱动电路并用以接收第二电压。补偿电路电性耦接至电流源以及写入电路，用以接收电流源以及第一电压，并将数据电压输出至写入电路。
本发明的像素电路可利用外部补偿电路以及缓冲电路，将外部补偿电路产生的补偿电压传送至像素电路内部进行补偿，解决临界电压变异产生的电流不均匀性，达到防止显示面板显示黑画面时的闪烁现象的功效。
附图说明
为让揭示文件的上述和其他目的、特征、优点与实施例能更明显易懂，所附图式的说明如下：
图1为根据本揭示文件一实施例的像素电路的电路图；
图2为根据本揭示文件一实施例的像素电路的运作时序图；
图3为根据本揭示文件一实施例的像素电路的电路图；
图4为根据本揭示文件一实施例的像素电路的运作时序图；
图5为根据本揭示文件一实施例的像素电路的电路图；以及
图6为根据本揭示文件一实施例的像素电路的运作时序图。
其中，附图标记：
100、200、300：像素电路
110、210、310：写入电路
120、220、320：发光二极管
130、230、330：驱动电路
140、240、340：补偿电路
141、341：运算放大器
241：加法器
DL：数据线
VDATA：数据电压
IDATA：数据源
SCAN[n]：扫描信号
N1、N2、N3、N4、N5、N6、N7、N8、N9：节点
VDD：工作电压
VSS：系统低电压
Vref：参考电压
CTL：控制信号
PH：高电平
PL：低电平
Id1、Id2、Id3：驱动电流
T1～T12：晶体管
C1～C6：电容
TP1：重置阶段
TP2：补偿阶段
TP3：写入阶段
TP4：发光阶段
具体实施方式
以下将配合相关图式来说明本发明的实施例。在图式中，相同的标号表示相同或类似的元件或方法流程。
请参阅图1。图1为根据本揭示文件一实施例的像素电路100的电路图。如图1所绘示，像素电路100包含数据写入电路110、发光二极管120、驱动电路130以及补偿电路140。像素电路100可控制流经发光二极管120的驱动电流Id1的大小，进而使发光二极管120产生不同的灰阶亮度。
承上述，写入电路110电性耦接至数据线DL、节点N1及N2，用以接收扫描信号SCAN[n]以及由数据线DL输入的数据电压VDATA。发光二极管120的第一端电性耦接至节点N2，发光二极管120的第二端用以接收工作电压VDD。驱动电路130电性耦接至节点N1及N2，并用以接收系统低电压VSS。补偿电路140电性耦接至写入电路110及接地端，用以接收控制信号CTL、工作电压VDD以及参考电压Vref，并将补偿电压输出至写入电路110。
写入电路110包含晶体管T1及T2，晶体管T1的第一端电性耦接至数据线DL，晶体管T1的第二端电性耦接至节点N1，晶体管T1的控制端电性耦接至扫描信号SCAN[n]。晶体管T2的第一端电性耦接至节点N2，晶体管T2的第二端电性耦接至补偿电路140，晶体管T2的控制端电性耦接至扫描信号SCAN[n]。写入电路110用以根据扫描信号SCAN[n]和数据电压VDATA决定节点N1的电压电平，以及根据补偿电路140输入的补偿电压决定节点N2的电压。
驱动电路130包含晶体管T3及电容C1，晶体管T3的第一端用以接收系统低电压VSS，晶体管T3的第二端电性耦接至节点N2，晶体管T3的控制端电性耦接至节点N1。电容C1的第一端电性耦接至节点N1，电容C1的第二端电性耦接至节点N2，驱动电路130用以产生驱动电流Id1至发光二极管120。
补偿电路140包含晶体管T4及T5、电容C2以及运算放大器141，晶体管T4的第一端电性耦接至工作电压VDD，晶体管T4的第二端电性耦接至节点N3，晶体管T4的控制端电性耦接至控制信号CTL。晶体管T5的第一端电性耦接至接地端，晶体管T5的第二端电性耦接至节点N3，晶体管T5的控制端电性耦接至参考电压Vref。电容C2的第一端电性耦接至节点N3，电容C2的第二端电性耦接至接地端。运算放大器141的第一输入端电性耦接至节点N3，运算放大器141的第二输入端电性耦接至运算放大器141的输出端，运算放大器141的输出端电性耦接至数据线DL及写入电路110，运算放大器141用以输出补偿电压。
实作上，晶体管T1～T5可以用P型的低温多晶硅薄膜晶体管来实现，但本实施例并不以此为限。例如，晶体管T1～T5也可以用P型的非晶硅(amorphous silicon)薄膜晶体管或其他型式的薄膜晶体管来实现。
以下将配合图1和图2来进一步说明像素电路100的运作方式，图2为根据本揭示文件一实施例的像素电路100的运作时序图。如图2所示，在像素电路100的运作过程中，工作电压VDD工作于高电平VHIGH(高于参考电压Vref)，控制信号CTL和扫描信号SCAN[n]会于高电平PH和低电平PL之间切换。
于此实施例中，由于激光扫描的方向与数据线DL的方向平行，因此如果激光发出的能量一致，即可假设补偿电路140中晶体管T5的特性(例如，临界电压)与晶体管T3的特性类似，因此可以将节点N3的电压用于对同一列的像素电路进行补偿。
承上述，在重置阶段TP1中，控制信号CTL为低电平PL，使得晶体管T4为导通状态，将节点N3的电压电平重置到高电平VHIGH。接着，于补偿阶段TP2中，控制信号CTL为高电平PH，使得晶体管T4从导通状态转态为关闭状态，因此节点N3的电压会通过晶体管T5将原本于高电平VHIGH的电压放电至补偿电压Vref+|VTH5|。接着运算放大器141由于虚接地(Virtual ground)的特性，会让运算放大器141的正端及负端的电压值相同，而运算放大器141的负端又耦接至输出端，因此运算放大器141会将补偿电压Vref+|VTH5|输出至写入电路110的晶体管T2。
承上述，于写入阶段TP3中，扫描信号SCAN[n]为低电平PL，使得晶体管T1及T2为导通状态，数据电压VDATA由数据线DL输入至节点N1，补偿电压Vref+|VTH5|由补偿电路140输入至节点N2。接着，于发光阶段TP4中，扫描信号SCAN[n]为高电平PH，使得晶体管T1及T2转态为关闭状态，由于节点N1的数据电压VDATA和节点N2的补偿电压Vref+|VTH5|的电压差值，使得晶体管T3为导通状态，使得晶体管T3产生的驱动电流Id1由《公式1》可得知。再者，由于假设晶体管T3的特性与晶体管T5类似，因此晶体管T3的临界电压|VTH3|与晶体管T5的临界电压|VTH5|相同，两者可相互抵消，《公式1》如下所示：
Id＝K(Vref+|VTH5|-VDATA-|VTH3|)2
＝K(Vref-VDATA)2 《公式1》
于此实施例中，由《公式1》可知，驱动电流Id1与驱动电路130的临界电压无关。因此，即使显示面板中不同区域的驱动晶体管130具有不同的特性(例如，不同的临界电压)，驱动电流Id1和数据电压VDATA仍会维持固定的对应关系。
于另一实施例中，请参阅图3。图3为根据本揭示文件一实施例的像素电路200的电路图。如图3所绘示，像素电路200包含数据写入电路210、发光二极管220、驱动电路230以及补偿电路240。像素电路200可控制流经发光二极管220的驱动电流Id2的大小，进而使发光二极管220产生不同的灰阶亮度。
承上述，写入电路210电性耦接至数据线DL以及节点N1，用以接收扫描信号SCAN[n]以及由数据线DL输入的数据电压VDATA和补偿电压。驱动电路230电性耦接至节点N1及N2，用以接收工作电压VDD。发光二极管220电性耦接至驱动电路230并用以接收系统低电压VSS。补偿电路240电性耦接至写入电路210及接地端，用以接收控制信号CTL以及工作电压VDD，并将补偿电压输出至写入电路210。
写入电路210包含晶体管T6，晶体管T6的第一端电性耦接至数据线DL，晶体管T6的第二端电性耦接至节点N4，晶体管T6的控制端电性耦接至扫描信号SCAN[n]。写入电路210用以根据扫描信号SCAN[n]以及数据电压VDATA和补偿电压的总和决定节点N4的电压电平。
驱动电路230包含晶体管T7及电容C3，晶体管T7的第一端电性耦接至节点N5，晶体管T7的第二端电性耦接至发光二极管220，晶体管T7的控制端电性耦接至节点N4。电容C3的第一端电性耦接至节点N4，电容C3的第二端电性耦接至节点N5，驱动电路230用以产生驱动电流Id2至发光二极管220。
补偿电路240包含晶体管T8及T9、电容C4以及加法器241，晶体管T8的第一端电性耦接至接地端，晶体管T8的第二端电性耦接至节点N6，晶体管T8的控制端电性耦接至控制信号CTL。晶体管T9的第一端电性耦接至工作电压VDD，晶体管T5的第二端电性耦接至节点N6，晶体管T9的控制端电性耦接至节点N6。电容C4的第一端电性耦接至节点N6。加法器241电性耦接至电容C4的第二端、数据线DL及写入电路210，加法器241接收源极集成电路(Source IC)输入的数据电压VDATA后，会将数据电压VDATA和补偿电压合并后输出。
实作上，晶体管T6～T9可以用P型的低温多晶硅薄膜晶体管来实现，但本实施例并不以此为限。例如，晶体管T6～T9也可以用P型的非晶硅(amorphous silicon)薄膜晶体管或其他型式的薄膜晶体管来实现。
以下将配合图3和图4来进一步说明像素电路200的运作方式，图4为根据本揭示文件一实施例的像素电路200的运作时序图。如图4所示，在像素电路200的运作过程中，工作电压VDD工作于高电平VHIGH(高于参考电压Vref)，控制信号CTL和扫描信号SCAN[n]会于高电平PH和低电平PL之间切换。
于此实施例中，补偿电路240中晶体管T9的特性(例如，临界电压)与晶体管T7的特性类似，且晶体管T9与晶体管T7位于同一列，因此可以将节点N6的电压用于对同一列的像素电路进行补偿。
承上述，在重置阶段TP1中，控制信号CTL为低电平PL，使得晶体管T8为导通状态，将节点N6的电压电平拉低至低电平VLOW。接着，于补偿阶段TP2中，控制信号CTL为高电平PH，使得晶体管T8从导通状态转态为关闭状态，因此节点N6的电压会放通过晶体管T9将原本于低电平VLOW的电压充电至补偿电压VDD-|VTH9|。接着加法器241会将补偿电压VDD-|VTH9|与数据电压VDATA相加后再输出至写入电路210的晶体管T6。
承上述，于写入阶段TP3中，扫描信号SCAN[n]为低电平PL，使得晶体管T6为导通状态，补偿电压VDD-|VTH9|与数据电压VDATA由数据线DL输入至节点N4。接着，于发光阶段TP4中，扫描信号SCAN[n]为高电平PH，使得晶体管T6转态为关闭状态，由于节点N4的电压为VDATA+VDD-|VTH9|和节点N5的工作电压VDD的电压差值，使得晶体管T7为导通状态，使得晶体管T7产生的驱动电流Id2由《公式2》可得知。再者，由于假设晶体管T9的特性与晶体管T7类似，因此晶体管T9的临界电压|VTH9|与晶体管T7的临界电压|VTH7|相同，两者可相互抵消，《公式2》如下所示：
Id＝K(VSG-|VTH7|)2
＝K(VDD-VDATA-VDD+|VTH9|-|VTH7|)2
＝k(-VDATA)2 《公式2》
于此实施例中，由《公式2》可知，驱动电流Id2与驱动电路230的临界电压无关。因此，即使显示面板中不同区域的驱动晶体管230具有不同的特性(例如，不同的临界电压)，驱动电流Id2和数据电压VDATA仍会维持固定的对应关系。
于另一实施例中，请参阅图5。图5为根据本揭示文件一实施例的像素电路300的电路图。如图5所绘示，像素电路300包含数据写入电路310、发光二极管320、驱动电路330以及补偿电路340。像素电路300可控制流经发光二极管320的驱动电流Id3的大小，进而使发光二极管320产生不同的灰阶亮度。
承上述，写入电路310电性耦接至数据线DL以及节点N1，用以接收扫描信号SCAN[n]以及由数据线DL输入的电流源IDATA。驱动电路330电性耦接至节点N7及N8，用以接收工作电压VDD。发光二极管320电性耦接至驱动电路330并用以接收系统低电压VSS。补偿电路340电性耦接至写入电路310及接地端，用以根据电流源IDATA决定数据电压VDATA，并将数据电压VDATA输出至写入电路310。
写入电路310包含晶体管T10，晶体管T10的第一端电性耦接至数据线DL，晶体管T10的第二端电性耦接至节点N7，晶体管T10的控制端电性耦接至扫描信号SCAN[n]。写入电路310用以根据扫描信号SCAN[n]以及电流源IDATA决定节点N7的电压电平。
驱动电路330包含晶体管T11及电容C5，晶体管T11的第一端电性耦接至节点N8，晶体管T11的第二端电性耦接至发光二极管320，晶体管T11的控制端电性耦接至节点N7。电容C5的第一端电性耦接至节点N7，电容C5的第二端电性耦接至节点N8，驱动电路330用以产生驱动电流Id3至发光二极管320。
补偿电路340包含晶体管T12、电容C6以及运算放大器341，晶体管T12的第一端电性耦接至工作电压VDD，晶体管T12的第二端电性耦接至电流源IDATA，晶体管T4的控制端电性耦接至节点N9。电容C6的第一端电性耦接至晶体管T12的第一端，电容C6的第二端电性耦接至节点N9。运算放大器341的第一输入端电性耦接至节点N9，运算放大器341的第二输入端电性耦接至运算放大器341的输出端，运算放大器341的输出端电性耦接至数据线DL及写入电路310，运算放大器341用以输出数据电压VDATA。
实作上，晶体管T10～T12可以用P型的低温多晶硅薄膜晶体管来实现，但本实施例并不以此为限。例如，晶体管T10～T12也可以用P型的非晶硅(amorphous silicon)薄膜晶体管或其他型式的薄膜晶体管来实现。
以下将配合图5和图6来进一步说明像素电路300的运作方式，图5为根据本揭示文件一实施例的像素电路300的运作时序图。如图6所示，在像素电路300的运作过程中，工作电压VDD工作于高电平VHIGH，扫描信号SCAN[n]会于高电平PH和低电平PL之间切换。
于此实施例中补偿电路340中晶体管T12的特性(例如，临界电压)与晶体管T11的特性类似，且晶体管T11和晶体管T12位于同一列，因此可以将节点N9的电压用于对同一列的像素电路进行补偿。
于写入阶段TP3中，源极集成电路(Source IC)提供的电流源IDATA流过晶体管T12，可以决定节点N9的电压，节点N9的电压可由《公式3》得知，接着将节点N9的电压视为数据电压VDATA。接着，运算放大器341由于虚接地(Virtual ground)的特性，会让运算放大器341的正端及负端的电压值相同，而运算放大器341的负端又耦接至输出端，因此运算放大器341会将数据电压VDATA输出至写入电路310的晶体管T10，并且此时扫描信号SCAN[n]为低电平PL，使得晶体管T10为导通状态，数据电压VDATA由数据线DL输入至节点N7。《公式3》如下所示：
IDATA＝K(VSG-|VTH12|)2
＝K(VDD-VG_T12-|VTH12|)2
接着，于发光阶段TP4中，扫描信号SCAN[n]为高电平PH，使得晶体管T10转态为关闭状态，由于节点N7数据电压VDATA和节点N8的工作电压VDD的电压差值，使得晶体管T11为导通状态，使得晶体管T11产生的驱动电流Id3由《公式4》可得知。再者，由于假设晶体管T11的特性与晶体管T12类似，因此晶体管T11的临界电压|VTH11|与晶体管T12的临界电压|VTH12|相同，两者可相互抵消，《公式4》如下所示：
于此实施例中，由《公式4》可知，驱动电流Id3与驱动电路330的临界电压无关。因此，即使显示面板中不同区域的驱动晶体管330具有不同的特性(例如，不同的临界电压)，驱动电流Id3和数据源IDATA仍会维持固定的对应关系。
综上所述，本发明的像素电路可利用外部补偿电路、缓冲电路(Buffer circuit)或是加法器的电路架构，将外部补偿电路产生的补偿电压传送至像素电路内部进行补偿，解决临界电压变异产生的电流不均匀性，达到防止显示面板显示黑画面时的闪烁现象，进而增加显示画面的对比度的功效。
在说明书及申请专利范围中使用了某些词汇来指称特定的元件。然而，所属技术领域中具有通常知识者应可理解，同样的元件可能会用不同的名词来称呼。说明书及申请专利范围并不以名称的差异做为区分元件的方式，而是以元件在功能上的差异来做为区分的基准。在说明书及申请专利范围所提及的“包含”为开放式的用语，故应解释成“包含但不限定于”。另外，“耦接”在此包含任何直接及间接的连接手段。因此，若文中描述第一元件耦接于第二元件，则代表第一元件可通过电性连接或无线传输、光学传输等信号连接方式而直接地连接于第二元件，或者通过其他元件或连接手段间接地电性或信号连接至该第二元件。
另外，除非说明书中特别指明，否则任何单数格的用语都同时包含复数格的涵义。
以上仅为本发明的较佳实施例，凡依本发明请求项所做的均等变化与修饰，皆应属本发明的涵盖范围。

Claims (15)

1.一种像素电路，其特征在于，包含：
一写入电路，电性耦接至一数据线、一第一节点以及一第二节点，用以接收一扫描信号以及一数据电压；
一发光二极管，电性耦接至该第二节点，用以接收一第一电压；
一驱动电路，电性耦接至该第一节点以及该第二节点并用以接收一第二电压；以及
一补偿电路，电性耦接至该写入电路及一接地端，用以接收一控制信号、该第一电压以及一参考电压，并将一补偿电压输出至该写入电路。
2.如权利要求1所述的像素电路，其特征在于，该写入电路包含：
一第一晶体管，具有一第一端、一第二端以及一第一控制端，该第一端电性耦接至该数据线，该第二端电性耦接至该第一节点，该第一控制端电性耦接至该扫描信号；以及
一第二晶体管，具有一第三端、一第四端以及一第二控制端，该第三端电性耦接至该第二节点，该第四端电性耦接至该补偿电路，该第二控制端电性耦接至该扫描信号。
3.如权利要求1所述的像素电路，其特征在于，该驱动电路包含：
一第三晶体管，具有一第一端、一第二端以及一控制端，该第一端用以接收该第二电压，该第二端电性耦接至该第二节点，该控制端电性耦接至该第一节点；以及
一第一电容，具有一第三端以及一第四端，该第三端电性耦接至该第一节点，该第四端电性耦接至该第二节点。
4.如权利要求1所述的像素电路，其特征在于，该补偿电路包含：
一第四晶体管，具有一第一端、一第二端以及一第一控制端，该第一端用以接收该第一电压，该第一控制端电性耦接至该控制信号；
一第五晶体管，具有一第三端、一第四端以及一第二控制端，该第三端电性耦接至该接地端，该第四端电性耦接至该第二端，该第二控制端用以接收该参考电压；
一第二电容，具有一第五端以及一第六端，该第五端电性耦接至该第二端及该第四端，该第六端电性耦接至该接地端；以及
一运算放大器，具有一第一输入端、一第二输入端以及一输出端，该第一输入端电性耦接至该第二端、该第四端及该第五端，该第二输入端电性耦接至该输出端，该输出端电性耦接至该写入电路，用以输出该补偿电压。
5.如权利要求1所述的像素电路，其特征在于，在重置阶段内该控制信号为一第一电平，该扫描信号为一第四电平，在补偿阶段内该控制信号为一第二电平，该扫描信号为该第四电平，在数据输入阶段内该控制信号为该第二电平，该扫描信号为一第三电平，在发光阶段内该控制信号为该第二电平，该扫描信号为该第四电平。
6.一种像素电路，其特征在于，包含：
一写入电路，电性耦接至一数据线以及一第一节点，用以接收一扫描信号；
一驱动电路，电性耦接至该第一节点以及一第二节点，用以接收一第一电压；
一发光二极管，电性耦接至该驱动电路并用以接收一第二电压；以及
一补偿电路，电性耦接至该写入电路及一接地端，用以接收一控制信号以及该第一电压，并将一补偿电压输出至该写入电路。
7.如权利要求6所述的像素电路，其特征在于，该写入电路包含：
一第一晶体管，具有一第一端、一第二端以及一控制端，该第一端电性耦接至该数据线，该第二端电性耦接至该第一节点，该控制端电性耦接至该扫描信号。
8.如权利要求6所述的像素电路，其特征在于，该驱动电路包含：
一第二晶体管，具有一第一端、一第二端以及一控制端，该第一端电性耦接至该第二节点，该第二端电性耦接至该发光二极管，该控制端电性耦接至该第一节点；以及
一第一电容，具有一第三端以及一第四端，该第三端电性耦接至该第一节点，该第四端电性耦接至该第二节点。
9.如权利要求6所述的像素电路，其特征在于，该补偿电路包含：
一第三晶体管，具有一第一端、一第二端以及一第一控制端，该第一端电性耦接至该接地端，该第一控制端电性耦接至该控制信号；
一第四晶体管，具有一第三端、一第四端以及一第二控制端，该第三端用以接收该第一电压，该第四端电性耦接至该第二端，该第二控制端电性耦接至该第四端；
一第二电容，具有一第五端以及一第六端，该第五端电性耦接至该第二端及该第四端，该第六端电性耦接至该接地端；以及
一加法器，电性耦接至该第二电容以及该写入电路，用以根据一数据电压输出该补偿电压。
10.如权利要求6所述的像素电路，其特征在于，在重置阶段内该控制信号为一第一电平，该扫描信号为一第四电平，在补偿阶段内该控制信号为一第二电平，该扫描信号为该第四电平，在数据输入阶段内该控制信号为该第二电平，该扫描信号为一第三电平，在发光阶段内该控制信号为该第二电平，该扫描信号为该第四电平。
11.一种像素电路，其特征在于，包含：
一写入电路，电性耦接至一数据线以及一第一节点，用以接收一扫描信号以及一数据电压；
一驱动电路，电性耦接至该写入电路以及一第二节点，用以接收一第一电压；
一发光二极管，电性耦接至该驱动电路并用以接收一第二电压；以及
一补偿电路，电性耦接至一电流源以及该写入电路，用以接收该电流源以及该第一电压，并将该数据电压输出至该写入电路。
12.如权利要求11所述的像素电路，其特征在于，该写入电路包含：
一第一晶体管，具有一第一端、一第二端以及一控制端，该第一端电性耦接至该数据线，该第二端电性耦接至该第一节点，该控制端电性耦接至该扫描信号。
13.如权利要求11所述的像素电路，其特征在于，该驱动电路包含：
一第二晶体管，具有一第一端、一第二端以及一控制端，该第一端电性耦接至该第二节点，该第二端电性耦接至该发光二极管，该控制端电性耦接至该第一节点；以及
一第一电容，具有一第三端以及一第四端，该第三端电性耦接至该第一节点，该第四端电性耦接至该第二节点。
14.如权利要求11所述的像素电路，其特征在于，该补偿电路包含：
一第三晶体管，具有一第一端、一第二端以及一控制端，该第一端用以接收该第一电压，该第二端电性耦接至该电流源，该控制端电性耦接至一第三节点；
一第二电容，具有一第三端以及一第四端，该第三端电性耦接至该第一端，该第四端电性耦接至该第三节点；以及
一运算放大器，具有一第一输入端、一第二输入端以及一输出端，该第一输入端电性耦接至该第三节点，该第二输入端电性耦接至该输出端，该输出端电性耦接至该写入电路，用以输出根据该电流源决定的该数据电压。
15.如权利要求11所述的像素电路，其特征在于，在数据输入阶段内该扫描信号为一第一电平，在发光阶段内该扫描信号为一第二电平。
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