CN110048688A - 弹性波装置 - Google Patents

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CN110048688A CN201910030150.XA CN201910030150A CN110048688A CN 110048688 A CN110048688 A CN 110048688A CN 201910030150 A CN201910030150 A CN 201910030150A CN 110048688 A CN110048688 A CN 110048688A
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elastic wave
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acoustic wave
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中川贤俊
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Murata Manufacturing Co Ltd
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Abstract

提供一种弹性波装置,能够抑制在IDT电极与封装基板之间形成密封树脂部的一部分,能够提高凸起与封装基板的电极的接合部位的对于热冲击试验的可靠性。弹性波装置具备:弹性波元件芯片;与弹性波元件芯片电连接的凸起;具有与凸起接合的电极且利用凸起安装有弹性波元件芯片的封装基板;以及在封装基板上覆盖弹性波元件芯片的密封树脂部。形成有由弹性波元件芯片、封装基板以及密封树脂部包围的空间。弹性波元件芯片具有压电性基板、IDT电极及焊盘电极。压电性基板的第一主面包含第一区域、以及形成在比第一区域靠第二主面侧的第二区域。IDT电极形成在第一区域。焊盘电极形成在第二区域,且与凸起接合。

Description

弹性波装置
技术领域
本发明一般涉及弹性波装置,更详细而言,涉及具有弹性波元件芯片以及与弹性波元件芯片对置的封装基板的弹性波装置。
背景技术
以往,作为弹性波装置,已知有如下的声表面波装置:该声表面波装置具有安装基板(封装基板)、以及通过倒装芯片接合而安装在安装基板上的声表面波元件(弹性波元件芯片)(例如参照专利文献1)。
在专利文献1所记载的声表面波装置中,声表面波元件为在压电基板上具有至少一个梳型电极部(IDT电极)及多个凸起(bump)的结构。安装基板与声表面波元件通过将形成于声表面波元件的凸起与形成于安装基板的连接盘(land)等电极接合而连接。梳型电极部形成于压电基板中与安装基板对置的面。在声表面波装置中,声表面波元件被密封树脂覆盖而被密封。在功能部(声表面波元件中的形成有梳型电极部且传播声表面波的区域)与安装基板之间形成有间隙(空间),从而能够传播声表面波。
在先技术文献
专利文献
专利文献1:日本特开2004-201285号公报
发明内容
发明要解决的课题
在专利文献1所记载的声表面波装置中,缩短声表面波元件与安装基板(封装基板)的间隙的间隙长度的情况下,树脂难以进入间隙中,但在进行了热冲击试验的情况下,存在在凸起与连接盘等电极的接合部位等产生龟裂的情况。
本发明的目的在于,提供一种能够抑制在IDT电极与封装基板之间形成密封树脂部的一部分、且能够提高凸起与封装基板的电极的接合部位的对于热冲击试验的可靠性的弹性波装置。
用于解决课题的手段
本发明的一方式的弹性波装置具备弹性波元件芯片、凸起、封装基板以及密封树脂部。所述凸起与所述弹性波元件芯片电连接。所述封装基板具有与所述凸起接合的电极,且利用所述凸起安装有所述弹性波元件芯片。所述密封树脂部在所述封装基板上覆盖所述弹性波元件芯片。在所述弹性波装置形成有由所述弹性波元件芯片、所述封装基板以及所述密封树脂部包围的空间。所述弹性波元件芯片具有压电性基板、IDT电极以及焊盘电极。所述压电性基板具有位于所述空间侧的第一主面及位于与所述空间侧相反的一侧的第二主面。所述第一主面具有第一区域、以及形成在比所述第一区域靠所述第二主面侧的第二区域。所述IDT电极形成在所述第一区域。所述焊盘电极形成在所述第二区域,且与所述凸起接合。
发明效果
本发明的一方式的弹性波装置能够抑制在IDT电极与封装基板之间形成密封树脂部的一部分,且能够提高凸起与封装基板的电极的接合部位的对于热冲击试验的可靠性。
附图说明
图1是本发明的实施方式1的弹性波装置的剖视图。
图2是本发明的实施方式2的弹性波装置的剖视图。
图3是本发明的实施方式3的弹性波装置的剖视图。
图4是本发明的实施方式4的弹性波装置的剖视图。
附图标记说明:
1、1a、1b、1c 弹性波装置;
2、2a、2b、2c 弹性波元件芯片;
2F 第一主面;
2R 第二主面;
2S 侧面;
21、21a、21b、21c 压电性基板;
210a、210b、210c 压电膜;
211 第一主面;
2111 第一区域;
2112 第二区域;
212 第二主面;
213 外周;
22 IDT电极;
221 第一电极指;
222 第二电极指;
23 焊盘电极;
231 表面;
24 布线层;
25 支承基板;
26 高声速膜;
27a、27b 低声速膜;
28 电绝缘层;
3 封装基板;
31 支承体;
311 表面;
312 背面;
33 电极;
34 贯通电极;
35 外部连接电极;
4 凸起;
43 外周面;
5 密封树脂部;
D1 厚度方向;
D2 第二方向;
S1 空间;
L1 距离;
L2 距离;
L3 距离;
L11 距离;
L12 距离。
具体实施方式
以下,参照附图对实施方式1~4的弹性波装置进行说明。
在以下的实施方式1~4中参照的图1~4均是示意性的图,图中的各构成要素的大小、厚度各自的比未必反映出实际的尺寸比。
(实施方式1)
(1.1)弹性波装置的整体结构
以下,参照图1对实施方式1的弹性波装置1进行说明。
如图1所示,实施方式1的弹性波装置1具备弹性波元件芯片2、封装基板3、多个(例如六个)凸起4、以及密封树脂部5。弹性波元件芯片2具有多个焊盘电极23和包含多个焊盘电极23的表面的第一主面2F。封装基板3在弹性波元件芯片2的厚度方向D1上与弹性波元件芯片2的第一主面2F对置,且包含多个(例如六个)电极33。封装基板3包含对多个电极33进行支承的支承体31。多个凸起4将弹性波元件芯片2的多个焊盘电极23与封装基板3的多个电极33电连接。密封树脂部5在封装基板3上覆盖弹性波元件芯片2的与封装基板3侧相反的第二主面2R和弹性波元件芯片2的侧面2S。在弹性波装置1形成有由弹性波元件芯片2、封装基板3以及密封树脂部5包围的空间S1。
弹性波元件芯片2具备压电性基板21、多个(例如三个)IDT电极(IDT:Interdigital Transducer,叉指换能器)22、以及多个(例如六个)焊盘电极23。压电性基板21具有在厚度方向D1上处于空间S1侧(封装基板3侧)的第一主面211以及处于与空间S1侧相反的一侧的第二主面212。IDT电极22形成在压电性基板21上。多个焊盘电极23分别与多个IDT电极22中的至少一个IDT电极电连接。更详细而言,多个焊盘电极23经由布线层24而与IDT电极22电连接。多个焊盘电极23与多个凸起4分别接合。需要说明的是,在弹性波元件芯片2中,多个焊盘电极23中的一部分焊盘电极23也可以是未与IDT电极22电连接的虚设的焊盘电极。这里,“虚设的焊盘电极”是用于提高弹性波元件芯片2相对于封装基板3的平行度的电极,与以电连接为目的的电极不同。即,“虚设的焊盘电极”是用于抑制弹性波元件芯片2相对于封装基板3倾斜地安装的电极,根据焊盘电极23的数量及配置等,并非必须设置。
弹性波装置1是CSP(Chip Size Package,芯片尺寸封装)型的弹性波装置,将弹性波元件芯片2倒装芯片安装于封装基板3,使得封装基板3与弹性波元件芯片2的第一主面2F对置,在封装基板3上利用密封树脂部5来覆盖弹性波元件芯片2的第二主面2R及侧面2S。从弹性波元件芯片2的厚度方向D1观察时,封装基板3及密封树脂部5的尺寸比弹性波元件芯片2的芯片尺寸稍大。“弹性波元件芯片2的第一主面2F”是在弹性波元件芯片2的厚度方向D1上存在有IDT电极22及多个焊盘电极23的一侧的表面。弹性波元件芯片2的第一主面2F包含压电性基板21的第一主面211中露出的露出区域、IDT电极22的表面、焊盘电极23的表面231、以及布线层24的表面。露出区域是在第一主面211上未层叠IDT电极22、焊盘电极23及布线层24等而露出的区域。
在弹性波装置1中,弹性波元件芯片2与封装基板3电连接且机械连接。在弹性波装置1中,弹性波元件芯片2的压电性基板21、封装基板3的支承体31、凸起4以及密封树脂部5的线膨胀系数互不相同。
(1.2)弹性波装置的各构成要素
下面,参照图1对弹性波装置1的各构成要素进行说明。
(1.2.1)压电性基板
压电性基板21是压电基板。压电基板例如是LiTaO3基板。压电基板不局限于LiTaO3基板,例如也可以是LiNbO3基板。压电性基板21对IDT电极22进行支承。压电性基板21具有在弹性波元件芯片2的厚度方向D1上彼此处于相反侧的第一主面211及第二主面212。第一主面211位于空间S1侧。第二主面212位于与空间S1侧相反的一侧。压电性基板21的俯视形状(从厚度方向D1观察压电性基板21时的外周形状)为长方形,但不局限于长方形,例如也可以为正方形。
(1.2.2)IDT电极
多个IDT电极22例如能够由Al、Cu、Pt、Au、Ag、Pd、Ti、Ni、Cr、Mo、W或者以这些金属中的任一种为主体的合金等适当的金属材料形成。另外,各IDT电极22也可以具有将由这些金属或合金构成的多个金属膜层叠而成的构造。
各IDT电极22包含第一汇流条、第二汇流条、多个第一电极指221、以及多个第二电极指222。
第一汇流条及第二汇流条是将与弹性波元件芯片2的厚度方向D1(第一方向)正交的第二方向D2作为长边方向的长条状。在IDT电极22中,第一汇流条与第二汇流条在与第一方向(弹性波元件芯片2的厚度方向D1)及第二方向D2这两方正交的第三方向上相对置。
多个第一电极指221与第一汇流条连接且朝向第二汇流条延伸。这里,多个第一电极指221从第一汇流条沿着与第一汇流条的长边方向(第二方向D2)正交的方向(第三方向)延伸。多个第一电极指221的前端与第二汇流条分离。例如,多个第一电极指221彼此的长度及宽度相同。
多个第二电极指222与第二汇流条连接且朝向第一汇流条延伸。这里,多个第二电极指222从第二汇流条沿着与第二汇流条的长边方向(第二方向D2)正交的方向延伸。多个第二电极指222各自的前端与第一汇流条分离。例如,多个第二电极指222彼此的长度及宽度相同。
在各IDT电极22中,多个第一电极指221与多个第二电极指222在正交于第一汇流条与第二汇流条的对置方向的方向(第二方向D2)上逐一交替地相互隔开地进行排列。因此,在第二方向D2上相邻的第一电极指221与第二电极指222分离。IDT电极22的电极指周期是相邻的第一电极指221与第二电极指222的相互对应的边之间的距离。包含多个第一电极指221和多个第二电极指222在内的一组电极指为多个第一电极指221与多个第二电极指222在第二方向D2上隔开地排列的结构即可。例如,在弹性波元件芯片2中,也可以混合如下两个区域:即,第一电极指221与第二电极指222逐一隔开地排列的区域、以及第一电极指221或第二电极指222在第二方向D2上排列有两个的区域。
(1.2.3)焊盘电极
多个焊盘电极23分别与多个IDT电极22中的至少一个IDT电极电连接。多个焊盘电极23例如能够由Al、Cu、Pt、Au、Ag、Pd、Ti、Ni、Cr、Mo、W或者以这些金属中的任一种为主体的合金等适当的金属材料形成。另外,各焊盘电极23也可以具有将由这些金属或合金构成的多个金属膜层叠而成的构造。
(1.2.4)布线层
多个布线层24分别将相互对应的焊盘电极23与IDT电极22电连接。多个布线层24例如能够由Al、Cu、Pt、Au、Ag、Pd、Ti、Ni、Cr、Mo、W或者以这些金属中的任一种为主体的合金等适当的金属材料形成。另外,各布线层24也可以具有将由这些金属或合金构成的多个金属膜层叠而成的构造。
各布线层24在弹性波元件芯片2的厚度方向D1上与对应的IDT电极22的一部分及压电性基板21的一部分重叠。各布线层24与对应的焊盘电极23一体地形成。各焊盘电极23在从弹性波元件芯片2的厚度方向D1的俯视下位于比弹性波元件芯片2的外周靠内侧的位置。
(1.3)封装基板
封装基板3是安装弹性波元件芯片2的基板。在弹性波装置1中,在封装基板3安装有一个弹性波元件芯片2。封装基板3在从弹性波元件芯片2的厚度方向D1的俯视下比弹性波元件芯片2大。
封装基板3具备支承体31、支承于支承体31的多个电极33、以及支承于支承体31的多个外部连接电极35。另外,封装基板3还具备将多个电极33与多个外部连接电极35一对一地电连接的多个贯通电极34。
支承体31具有电绝缘性。支承体31为平板状,具有在厚度方向D1上相互处于相反侧的表面311及背面312。支承体31的外周形状为长方形。
封装基板3的支承体31例如为矾土(alumina)基板等陶瓷基板。多个电极33形成在支承体31的表面311上。多个电极33是经由凸起4而与弹性波元件芯片2的多个焊盘电极23分别连接的导电层,且与凸起4接合。各电极33的材料例如包含Au。各电极33例如具有多个金属层的层叠构造,层叠构造的最上层的金属层是Au层。需要说明的是,各电极33不局限于具有多个金属层的层叠构造的结构,也可以是单层构造。
多个外部连接电极35形成在支承体31的背面312上。多个外部连接电极35是在将弹性波装置1安装于印刷布线板等时利用的导电层。各外部连接电极35经由贯通电极34而与对应的电极33电连接。各外部连接电极35的材料例如包含Au。
各贯通电极34例如能够由Cu、Ni或者以这些金属中的任一种为主体的合金等适当的金属材料形成。
(1.4)凸起
多个凸起4具有导电性。多个凸起4与弹性波元件芯片2的多个焊盘电极23中的对应的焊盘电极23接合,且与该焊盘电极23电连接。另外,多个凸起4与封装基板3中在弹性波元件芯片2的厚度方向D1上和多个焊盘电极23中的一个焊盘电极23对置的电极33接合,且与该电极33电连接。各凸起4例如能够由Au、焊料等形成。
(1.5)密封树脂部
在弹性波装置1中,密封树脂部5将安装于封装基板3的弹性波元件芯片2的第二主面2R及侧面2S覆盖。这里,密封树脂部5在封装基板3上覆盖压电性基板21。密封树脂部5的俯视形状(从弹性波元件芯片2的厚度方向D1观察时的外周形状)为长方形,但不局限于长方形,例如也可以为正方形。从弹性波元件芯片2的厚度方向D1的俯视下,密封树脂部5的外周形状是与封装基板3的外周形状大致相同的大小。
密封树脂部5具有电绝缘性。密封树脂部5的材料例如包含环氧系树脂、聚酰亚胺系树脂等合成树脂。
密封树脂部5具有作为将封装基板3上的弹性波元件芯片2密封的密封层的功能。在弹性波装置1形成有由弹性波元件芯片2、封装基板3以及密封树脂部5包围的中空的空间S1。这里,密封树脂部5形成为不覆盖弹性波元件芯片2的IDT电极22。
(1.6)弹性波装置的制造方法
以下,对弹性波装置1的制造方法的一例简单进行说明。
在弹性波装置1的制造方法中,首先,通过进行对成为多个弹性波元件芯片2的基础的晶片进行切割的切割工序,从晶片得到多个弹性波元件芯片2。之后,将多个弹性波元件芯片2倒装芯片接合(倒装接合)于成为多个封装基板3的基础的母基板。由此,多个弹性波元件芯片2被倒装芯片安装于母基板。之后,将成为密封树脂部5的基础的树脂层设置于母基板中的多个弹性波元件芯片2的安装面侧,使得覆盖母基板上的多个弹性波元件芯片2。树脂层例如能够通过配置包含环氧系树脂、聚酰亚胺系树脂等合成树脂的树脂片而设置。设置树脂层的方法不局限于树脂片的配置,例如也可以利用涂敷法来设置。之后,对树脂层进行加压并加热,由此形成成为多个密封树脂部5的基础的密封树脂层。之后,对包含母基板、多个弹性波元件芯片2以及密封树脂层的构造体进行切割,由此形成多个弹性波装置1。
(1.7)弹性波元件芯片中的焊盘电极及IDT电极的布局与凸起及密封树脂部之间的关系
在弹性波元件芯片2中,压电性基板21的第一主面211包含第一区域2111、以及形成在比第一区域2111靠压电性基板21的第二主面212侧的第二区域2112。第一区域2111及第二区域2112分别为平面状。弹性波元件芯片2的厚度方向D1上的第一区域2111与第二区域2112的阶差例如为3μm。第一区域2111与第二区域2112的阶差不局限于3μm,例如为1μm以上且10μm以下的程度。第二区域2112例如通过在焊盘电极23的形成前对压电性基板21的一部分进行干蚀刻而形成。在弹性波元件芯片2中,IDT电极22形成在第一区域2111上,且位于空间S1侧。在弹性波元件芯片2中,多个焊盘电极23形成在第二区域2112上。
在弹性波元件芯片2中,在压电性基板21的第一主面211上,第一区域2111与第一主面211的外周分离,第二区域2112存在于第一主面211的外周与第一区域2111之间。在弹性波元件芯片2中,在从弹性波元件芯片2的厚度方向D1的俯视下,第二区域2112将第一区域2111在整周范围内包围。在弹性波元件芯片2中,第二区域2112形成为能够设置多个焊盘电极23的大小,但不局限于此,也可以按照能够逐一地设置多个焊盘电极23的大小而形成于多个部位。即,关于第二区域2112,压电性基板21至少包含一个第二区域2112即可,也可以包含多个第二区域2112。
在弹性波元件芯片2中,压电性基板21的第二主面212为平面状。在弹性波元件芯片2中,从压电性基板21的第二主面212到第二区域2112的距离L2比从压电性基板21的第二主面212到第一区域2111的距离L1短。距离L2例如比距离L1短了上述的阶差的量。即,距离L2例如比距离L1短了3μm。在弹性波元件芯片2中,例如,从压电性基板21的第二主面212到第一区域2111的距离L1为120μm,距离L2为117μm。
在弹性波元件芯片2中,从压电性基板21的第二主面212到焊盘电极23的表面231的距离L3比从压电性基板21的第二主面212到第一区域2111的距离L1短。
如上所述,密封树脂部5覆盖弹性波元件芯片2的第二主面2R及侧面2S。此外,密封树脂部5在压电性基板21的第一主面211的第二区域2112与封装基板3之间覆盖凸起4的外周面43。即,密封树脂部5的一部分形成在压电性基板21的第一主面211的第二区域2112与封装基板3之间。密封树脂部5优选在凸起4的外周面43的整周范围内相接。密封树脂部5只要不到达IDT电极22,则也可以具有介于压电性基板21的第一主面211的第一区域2111与封装基板3之间的部分。但是,密封树脂部5优选不进入压电性基板21的第一主面211的第一区域2111与封装基板3之间。
(1.7)比较例的弹性波装置
比较例的弹性波装置与实施方式1的弹性波装置1的基本结构相同,与实施方式1的弹性波装置的不同之处在于,代替实施方式1的弹性波装置1的弹性波元件芯片2,而具有如下弹性波元件芯片:压电性基板的第一主面为平面状,在该平面状的第一主面配置有IDT电极及多个焊盘电极。因此,在比较例的弹性波装置中,弹性波元件芯片的厚度方向上的从封装基板的支承体的表面到弹性波元件芯片的压电性基板的第一主面的距离与压电性基板的第一主面的位置无关而大致固定。
以下,说明针对比较例的弹性波装置的试料进行了热冲击试验的结果。这里,热冲击试验是依据JIS C 60068-2-14及IEC 60068-2-14的二液槽温度骤变试验。在二液槽温度骤变试验中,将低温液槽内的液体的温度设为-55℃,将高温液槽内的液体的温度设为125℃。另外,在二液槽温度骤变试验中,将使试料浸渍于低温液槽内的液体的时间设为15分钟,将使试料浸渍于高温液槽内的液体的时间设为15分钟。
在比较例的弹性波装置中,将弹性波元件芯片的芯片尺寸设为2.5mm×2.0mm,将压电性基板的厚度设为120μm,将压电性基板的材料设为LiTaO3,将IDT电极的材料设为Al,将封装基板的支承体的材料设为矾土,将凸起的材料设为Au,将弹性波装置中的凸起的外径设为120μm,将密封树脂部的材料设为环氧系树脂。
下述表1示出在比较例的弹性波装置的构造中使凸起的高度(弹性波装置中的凸起的高度)及热冲击试验的热冲击循环数量变化的情况下的每采样数量50的不良品产生数量。需要说明的是,在下述表1中,将分数的分母表示为采样数量,将分子表示为不良品产生数量。根据电气特性的测定结果来判断是否为不良品。
[表1]
另外,关于比较例的弹性波装置,下述表2示出使弹性波元件芯片的压电性基板的第一主面上形成有IDT电极的区域与封装基板(的支承体的表面)之间的距离(间隙长度)变化的情况下的、因向弹性波元件芯片与安装基板之间的间隙的树脂流入而产生的不良率。“因树脂流入而产生的不良率”是指每采样数量的不良品的产生率。关于是否为不良品,根据弹性波元件芯片的端部或者从焊盘电极向内侧流入的树脂的流入宽度是否为规定宽度(这里为50μm)以上来判断,在树脂的流入宽度为规定宽度以上的情况下判断为不良品,在流入宽度小于规定宽度的情况下判断为良品。需要说明的是,关于比较例的弹性波装置,预先确认在树脂的流入宽度为规定宽度以上的情况下电气特性不满足所希望的特性。
[表2]
间隙长度(μm) 不良率(%)
5 0
8 0
10 0
12 0.04
15 0.12
20 0.15
25 0.4
30 0.9
40 1.8
50 4.0
60 8.0
根据表1可知,在比较例的弹性波装置中,从降低热冲击试验中的不良产生率的观点出发,优选凸起的高度为12μm以上。另一方面,根据表2可知,在比较例的弹性波装置中,从降低树脂流入不良率的观点出发,优选凸起的高度为10μm以下(并且是比IDT电极的厚度与布线层的厚度的合计厚度大的值)。根据表1及表2可知,若要通过增大凸起的高度来降低热冲击试验中的不良产生率,则具有树脂流入不良率变大的趋势。与此相对,在实施方式1的弹性波装置1中,由于压电性基板21的第一主面211具有第一区域2111和第二区域2112,因此与比较例的弹性波装置相比,不改变间隙长度就能够增大凸起4的高度。由此,在实施方式1的弹性波装置1中,能够降低其制造时的树脂流入不良率,并且能够降低凸起4与电极33的接合部位的在热冲击试验中的不良产生率。在实施方式1的弹性波装置1中,弹性波元件芯片2的压电性基板21的第一主面211上形成有IDT电极22的区域与封装基板3之间的间隙长度是压电性基板21的第一主面211的第一区域2111与封装基板3(的支承体31的表面311)之间的距离L11。在实施方式1的弹性波装置1中,例如能够将L11设为10μm,将凸起4的高度设为12μm。凸起4的高度与弹性波元件芯片2的焊盘电极23和封装基板3的电极33之间的距离相同。
(1.8)效果
实施方式1的弹性波装置1具备弹性波元件芯片2、凸起4、封装基板3、以及密封树脂部5。凸起4与弹性波元件芯片2电连接。封装基板3具有与凸起4接合的电极33,利用凸起4安装有弹性波元件芯片2。密封树脂部5在封装基板3上覆盖弹性波元件芯片2。在弹性波装置1形成有由弹性波元件芯片2、封装基板3以及密封树脂部5包围的空间S1。弹性波元件芯片2具有压电性基板21、IDT电极22以及焊盘电极。压电性基板21具有位于空间S1侧的第一主面211以及位于与空间S1侧相反的一侧的第二主面212。第一主面211具有第一区域2111、以及形成在比第一区域2111靠第二主面212侧的第二区域2112。IDT电极22形成在第一区域2111,且位于空间S1侧。焊盘电极23形成在第二区域2112,且与凸起4接合。
在实施方式1的弹性波装置1中,凸起4与封装基板3的电极33接合。而且,IDT电极22形成在弹性波元件芯片2的压电性基板21的第一主面211的第一区域2111,与凸起4接合的焊盘电极23形成在压电性基板21的第一主面211的第二区域2112。而且,相比于第一区域2111与封装基板3(的支承体31的表面311)之间的距离L11,第二区域2112与封装基板3(的支承体31的表面311)的距离L12较长。因此,在实施方式1的弹性波装置1中,不改变间隙长度就能够增大凸起4的高度,因此,能够抑制在IDT电极22与封装基板3之间形成密封树脂部5的一部分,同时能够提高凸起4与封装基板3的电极33的接合部位的对于热冲击试验的可靠性。
另外,在实施方式1的弹性波装置1中,在压电性基板21的第一主面211上,第一区域2111与第一主面211的外周分离,第二区域2112与第一区域2111相比靠近第一主面211的外周。由此,在实施方式1的弹性波装置1中,在压电性基板21的第一主面211与封装基板3之间难以形成密封树脂部5的一部分。
另外,在实施方式1的弹性波装置1中,从压电性基板21的第二主面212到第二区域2112的距离L2比从压电性基板21的第二主面212到第一区域2111的距离L1短。由此,在实施方式1的弹性波装置1中,在弹性波元件芯片2的制造时能够利用蚀刻技术等来形成压电性基板21的第一主面211的第二区域2112。
另外,在实施方式1的弹性波装置1中,在多个焊盘电极23的各个焊盘电极中,从压电性基板21的第二主面212到焊盘电极23的表面231的距离L3比从压电性基板21的第二主面212到第一区域2111的距离L1短。由此,在实施方式1的弹性波装置1中,能够更加可靠地抑制在IDT电极22与封装基板3之间形成密封树脂部5的一部分,同时能够提高对于热冲击试验的可靠性。
另外,在实施方式1的弹性波装置1中,密封树脂部5在压电性基板21的第一主面211的第二区域2112与封装基板3之间覆盖多个凸起4的至少一个凸起4的外周面43。由此,在实施方式1的弹性波装置1中,能够利用密封树脂部5来加强多个凸起4的至少一个凸起4分别与焊盘电极23及电极33的接合部位,实现连接可靠性的提高。
另外,在实施方式1的弹性波装置1中,压电性基板21是压电基板。由此,在弹性波装置1中,通过在弹性波元件芯片2的制造时对压电基板的一部分进行蚀刻,能够形成第一主面211的第二区域2112。
(实施方式2)
以下,参照图2对实施方式2的弹性波装置la进行说明。
实施方式2的弹性波装置1a具备弹性波元件芯片2a来代替实施方式1的弹性波装置1(参照图1)中的弹性波元件芯片2。关于实施方式2的弹性波装置1a,针对与实施方式1的弹性波装置1同样的构成要素而标注相同的标记,并省略说明。
弹性波元件芯片2a的压电性基板21a不是实施方式1的弹性波装置1的弹性波元件芯片2的压电性基板21这样的压电基板,而是层叠型基板。具体而言,压电性基板21a是包含支承基板25、低声速膜27a以及压电膜210a的层叠型基板。
低声速膜27a形成在支承基板25上。这里,“形成在支承基板25上”包含直接地形成在支承基板25上的情况和间接地形成在支承基板25上的情况。压电膜210a形成在低声速膜27a上。这里,“形成在低声速膜27a上”包含直接地形成在低声速膜27a上的情况和间接地形成在低声速膜27a上的情况。压电膜210a是压电膜。与在压电膜210a传播的弹性波的声速相比,在低声速膜27a传播的体波的声速为低速。与在压电膜210a传播的弹性波的声速相比,在支承基板25传播的体波的声速为高速。
在弹性波元件芯片2a中,压电膜210a、低声速膜27a及支承基板25各自的材料例如为LiTaO3、氧化硅及硅。
在将由IDT电极22的电极指周期决定的弹性波的波长设为λ时,压电膜210a的膜厚期望为3.5λ以下。这是因为,Q值变高。另外,通过将压电膜210a的膜厚设为2.5λ以下,频率温度特性变好。此外,通过将压电膜210a的膜厚设为1.5λ以下,声速的调整变得容易。
在将由IDT电极22的电极指周期决定的弹性波的波长设为λ时,低声速膜27a的膜厚期望为2.0λ以下。通过将低声速膜27a的膜厚设为2.0λ以下,能够降低膜应力,其结果是,在制造时能够降低包含成为支承基板25的基础的硅晶片在内的晶片的翘曲,能够实现良品率的提高及特性的稳定化。
在低声速膜27a为氧化硅的情况下,能够改善温度特性。LiTaO3的弹性常数具有负的温度特性,氧化硅具有正的温度特性。因此,在实施方式2的弹性波装置1a中,能够减小频率温度特性(TCF:Temperature Coefficient of Frequency,频率温度系数)的绝对值。此外,氧化硅的固有声阻抗小于LiTaO3的固有声阻抗。因此,在弹性波装置1a中,能够实现机电耦合系数的增大即分数带宽的扩大和频率温度特性的改善的双方。
在弹性波元件芯片2a中,通过从压电膜210a的表面到支承基板25的中途对层叠型基板的一部分进行蚀刻,从而形成了压电性基板21a的第一主面211的第二区域2112。由此,在弹性波元件芯片2a中,压电性基板21a的第一主面211中的第一区域2111由压电膜210a的表面构成,第二区域2112由支承基板25的表面构成。
弹性波元件芯片2a还具备跨越第二区域2112和第一区域2111而覆盖压电性基板21a的第一主面211的一部分的电绝缘层28。在弹性波元件芯片2a中,电绝缘层28的一部分介于焊盘电极23与第二区域2112之间。电绝缘层28也介于布线层24的一部分与支承基板25之间。因此,在弹性波元件芯片2a中,焊盘电极23与压电性基板21a被电绝缘。电绝缘层28的材料例如是聚酰亚胺树脂。
实施方式2的弹性波装置1a,与实施方式1的弹性波装置1同样地,相比于弹性波元件芯片2a的压电性基板21a的第一主面211的第一区域2111与封装基板3(的支承体31的表面311)之间的距离L11,能够增长压电性基板21a的第一主面211的第二区域2112与封装基板3(的支承体31的表面311)之间的距离L12。因此,在实施方式2的弹性波装置1a中,不改变间隙长度就能够增大凸起4的高度,因此,能够抑制在IDT电极22与封装基板3之间形成密封树脂部5的一部分,同时能够提高凸起4与封装基板3的电极33的接合部位的对于热冲击试验的可靠性。
另外,在实施方式2的弹性波装置1a中,压电膜210a与焊盘电极23在从弹性波元件芯片2a的厚度方向D1俯视的情况下未重叠,因此,能够抑制从焊盘电极23向压电膜210a施加力,能够抑制在压电膜210a产生裂纹。
另外,在实施方式2的弹性波装置1a中,与在弹性波元件芯片2a中未设置低声速膜27a的情况相比,能够降低损失,提高Q值。
另外,在实施方式2的弹性波装置1a中,由于压电性基板21a中的支承基板25为硅基板,因此,与实施方式1的弹性波装置1那样压电性基板21为压电基板的情况相比,能够提高压电性基板21a的强度。
在实施方式2的弹性波装置1a中,电绝缘层28、压电膜210a、低声速膜27a及支承基板25各自的材料不局限于上述的例子。
例如,电绝缘层28的材料不局限于聚酰亚胺树脂,例如也可以为环氧树脂。另外,电绝缘层28的材料不局限于聚酰亚胺树脂、环氧树脂等有机材料,例如也可以是氧化硅、氮化硅等无机材料。
例如,压电膜210a例如由LiTaO3、LiNbO3、ZnO、AlN或者PZT(锆钛酸铅)中的任一种形成即可。
另外,低声速膜27a包含从由氧化硅、玻璃、氮氧化硅、氧化钽、向氧化硅添加了氟、碳或硼而得到的化合物构成的组中选择的至少一种材料即可。
支承基板25包含从由硅、氮化铝、氧化铝、碳化硅、氮化硅、蓝宝石、钽酸锂、铌酸锂、水晶、矾土、氧化锆、堇青石、莫来石、滑石、镁橄榄石、氧化镁及金刚石构成的组中选择的至少一种材料即可。
另外,在弹性波装置1a中,压电性基板21a也可以包含例如介于低声速膜27a与压电膜210a之间的密接层,作为低声速膜27a及压电膜210a以外的其他膜。由此,能够提高低声速膜27a与压电膜210a的密接性。密接层例如由树脂(环氧树脂、聚酰亚胺树脂等)、金属等构成。另外,在弹性波装置1a中,不局限于密接层,压电性基板21a也可以在低声速膜27a与压电膜210a之间、压电膜210a上、或者低声速膜27a下的任一方具备电介质膜。
(实施方式3)
以下,参照图3对实施方式3的弹性波装置1b进行说明。
实施方式3的弹性波装置1b具备弹性波元件芯片2b来代替实施方式2的弹性波装置1a(参照图2)中的弹性波元件芯片2a。关于实施方式3的弹性波装置1b,针对与实施方式2的弹性波装置1a同样的构成要素标注相同的标记,并省略说明。
弹性波元件芯片2b的压电性基板21b是层叠构造与实施方式2的弹性波装置1a的弹性波元件芯片2a的压电性基板21a不同的层叠型基板。具体而言,压电性基板21b包含支承基板25、高声速膜26、低声速膜27b以及压电膜210b。
高声速膜26形成在支承基板25上。这里,“形成在支承基板25上”包含直接地形成在支承基板25上的情况和间接地形成在支承基板25上的情况。与在压电膜210b传播的弹性波的声速相比,在高声速膜26传播的体波的声速为高速。低声速膜27b形成在高声速膜26上。这里,“形成在高声速膜26上”包含直接地形成在高声速膜26上的情况和间接地形成在高声速膜26上的情况。与在压电膜210b传播的弹性波的声速相比,在低声速膜27b传播的体波的声速为低速。压电膜210b形成在低声速膜27b上。这里,“形成在低声速膜27b上”包含直接地形成在低声速膜27b上的情况和间接地形成在低声速膜27b上的情况。
在实施方式3的弹性波装置1b中,高声速膜26作用为,避免弹性波向比高声速膜26靠下的构造泄漏。
在弹性波装置1b中,通过具备上述的压电性基板21b,从而为了得到滤波器、谐振器的特性而利用的特定模式的弹性波的能量分布在压电膜210b及低声速膜27b的整体,也分布在高声速膜26的低声速膜27b侧的一部分,未分布在支承基板25。由高声速膜26封入弹性波的机制是与作为非泄漏的SH波的洛夫波(Love wave)型的表面波的情况同样的机制,例如,记载于文献“弹性表面波デバィスシミュレ一シヨン技術人門(声表面波器件仿真技术入门)”,桥本研也,REALIZE公司,p.26-28。上述机制与使用基于声学多层膜的布拉格反射器来封入弹性波的机制不同。
高声速膜26由类金刚石碳、氮化铝、氧化铝、碳化硅、氮化硅、硅、蓝宝石、钽酸锂、铌酸锂、水晶等压电体、矾土、氧化锆、堇青石、莫来石、滑石、镁橄榄石等各种陶瓷、氧化镁、金刚石、或者以上述各材料为主成分的材料、以上述各材料的混合物为主成分的材料构成。
关于高声速膜26的膜厚,由于高声速膜26具有将弹性波封入到压电膜210b及低声速膜27b的功能,因此,期望高声速膜26的膜厚越厚越好。压电性基板21b也可以具有密接层、电介质膜等,作为高声速膜26、低声速膜27b及压电膜210b以外的其他膜。
在弹性波元件芯片2b中,通过从压电膜210b的表面到支承基板25的中途对层叠型基板的一部分进行蚀刻,从而形成了压电性基板21b的第一主面211的第二区域2112。由此,在弹性波元件芯片2b中,压电性基板21b的第一主面211中的第一区域2111由压电膜210b的表面构成,第二区域2112由支承基板25的表面构成。
弹性波元件芯片2b还具备跨越第二区域2112和第一区域2111而覆盖压电性基板21b的第一主面211的一部分的电绝缘层28。在弹性波元件芯片2b中,电绝缘层28的一部分介于焊盘电极23与第二区域2112之间。电绝缘层28也介于布线层24的一部分与支承基板25之间。因此,在弹性波元件芯片2b中,焊盘电极23与压电性基板21b被电绝缘。电绝缘层28的材料例如为聚酰亚胺树脂。
实施方式3的弹性波装置1b,与实施方式1的弹性波装置1同样地,相比于弹性波元件芯片2b的压电性基板21b的第一主面211的第一区域2111与封装基板3(的支承体31的表面311)之间的距离L11,能够增长压电性基板21b的第一主面211的第二区域2112与封装基板3(的支承体31的表面311)之间的距离L12。因此,在实施方式3的弹性波装置1b中,不改变间隙长度就能够增大凸起4的高度,因此,能够抑制在IDT电极22与封装基板3之间形成密封树脂部5的一部分,同时能够提高凸起4与封装基板3的电极33的接合部位的对于热冲击试验的可靠性。
另外,在实施方式3的弹性波装置1b中,由于压电膜210b与焊盘电极23分离,因此,能够抑制从焊盘电极23向压电膜210b施加力,能够抑制在压电膜210b产生裂纹。
另外,在实施方式3的弹性波装置1b中,如上所述,压电性基板21b包含支承基板25、高声速膜26以及低声速膜27b。由此,在实施方式3的弹性波装置1b中,高声速膜26具有将弹性波封入到压电膜210b及低声速膜27b的功能,因此,能够抑制弹性波向支承基板25泄漏。
另外,在实施方式3的弹性波装置1b中,由于压电性基板21b中的支承基板25为硅基板,因此,与实施方式1的弹性波装置1那样压电性基板21为压电基板的情况相比,能够提高压电性基板21b的强度。
(实施方式4)
以下,参照图4对实施方式4的弹性波装置1c进行说明。
实施方式4的弹性波装置1c具备弹性波元件芯片2c来代替实施方式2的弹性波装置1a(参照图2)中的弹性波元件芯片2a。关于实施方式4的弹性波装置1c,针对与实施方式2的弹性波装置1a同样的构成要素标注相同的标记,并省略说明。
弹性波元件芯片2c的压电性基板21c是层叠构造与实施方式2的弹性波装置1b的弹性波元件芯片2b的压电性基板21b不同的层叠型基板。具体而言,压电性基板21c包含支承基板25和压电膜210c。压电性基板21c例如也可以具有设置于压电膜210c中的支承基板25侧的密接层或电介质膜等,作为压电膜210c以外的其他膜。另外,压电性基板21c也可以具有设置于压电膜210c中的IDT电极22侧的电介质膜等。
在弹性波元件芯片2c中,通过从压电膜210c的表面到支承基板25的中途对层叠型基板的一部分进行蚀刻,从而形成了压电性基板21c的第一主面211的第二区域2112。由此,在弹性波元件芯片2c中,压电性基板21c的第一主面211中的第一区域2111由压电膜210c的表面构成,第二区域2112由支承基板25的表面构成。
弹性波元件芯片2c还具备跨越第二区域2112和第一区域2111而覆盖压电性基板21c的第一主面211的一部分的电绝缘层28。在弹性波元件芯片2c中,电绝缘层28的一部分介于多个焊盘电极23的至少一个焊盘电极23与第二区域2112之间。电绝缘层28也介于布线层24的一部分与支承基板25之间。因此,在弹性波元件芯片2c中,焊盘电极23与压电性基板21c被电绝缘。电绝缘层28的材料例如为聚酰亚胺树脂。
实施方式4的弹性波装置1c,与实施方式1的弹性波装置1同样地,相比于弹性波元件芯片2c的压电性基板21c的第一主面211的第一区域2111与封装基板3(的支承体31的表面311)之间的距离L11,能够增长压电性基板21c的第一主面211的第二区域2112与封装基板3(的支承体31的表面311)之间的距离L12。因此,在实施方式4的弹性波装置1c中,不改变间隙长度就能够增大凸起4的高度,因此,能够抑制在IDT电极22与封装基板3之间形成密封树脂部5的一部分,同时能够提高凸起4与封装基板3的电极33的接合部位的对于热冲击试验的可靠性。
另外,在实施方式4的弹性波装置1c中,由于压电膜210c与焊盘电极23分离,因此,能够抑制从焊盘电极23向压电膜210c施加力,能够抑制在压电膜210c产生裂纹。
另外,在实施方式4的弹性波装置1c中,由于压电性基板21c中的支承基板25为硅基板,因此,与实施方式1的弹性波装置1那样压电性基板21为压电基板的情况相比,能够提高压电性基板21c的强度。
上述的实施方式1~4只不过是本发明的各个实施方式中的一个。上述的实施方式1~4只要能够实现本发明的目的,则也能够根据设计等进行各种变更。
例如,关于封装基板3,不局限于由陶瓷基板构成支承体31的情况,例如也可以由树脂基板构成支承体31。
另外,在弹性波装置1a中,支承基板25的表面上包含低声速膜27a与压电膜210a的层叠体所重叠的面与构成压电性基板21a的第一主面211的第二区域2112的面也可以齐平。在该情况下,在弹性波元件芯片2a的制造时,例如能够通过利用选择蚀刻技术来提高压电性基板21a的第一主面211中的第一区域2111与第二区域2112的阶差的尺寸精度。这里,在选择蚀刻技术中,例如,以低声速膜27a的材料即氧化硅的蚀刻速度为支承基板25的材料即硅的蚀刻速度的10倍以上这样的蚀刻条件(例如蚀刻气体、压力等)进行蚀刻。
另外,在弹性波装置1a中,压电性基板21a也可以在压电膜210a与支承基板25之间具备声阻抗层来代替低声速膜27a。声阻抗层例如具有抑制由IDT电极22激励的弹性波向支承基板25泄漏的功能。声阻抗层具有声阻抗相对高的至少一个高声阻抗层与声阻抗相对低的至少一个低声阻抗层在弹性波元件芯片2a的厚度方向D1上排列而成的层叠构造。在上述的层叠构造中,也可以设置多个高声阻抗层,还可以设置多个低声阻抗层。在该情况下,上述的层叠构造是多个高声阻抗层与多个低声阻抗层在厚度方向D1上按每一层交替排列的构造。
高声阻抗层例如由铂金、钨、氮化铝、钽酸锂、蓝宝石、铌酸锂、氮化硅或氧化锌构成。
低声阻抗层例如由氧化硅、铝或钛构成。
另外,在弹性波装置1、1a、1b、1c中,IDT电极22的数量可以为多个,也可以为一个。在弹性波装置1、1a、1b、1c中,在具备多个IDT电极22的情况下,例如也可以将包含多个IDT电极22的各个的多个声表面波谐振器电连接而构成带通型滤波器。
(总结)
根据以上说明的实施方式1~4等而公开了以下的方式。
第一方式的弹性波装置1、1a、1b、1c具备弹性波元件芯片2、2a、2b、2c、凸起4、封装基板3、以及密封树脂部5。凸起4与弹性波元件芯片2、2a、2b、2c电连接。封装基板3包含与凸起4接合的电极33,利用凸起4安装有弹性波元件芯片2、2a、2b、2c。密封树脂部5在封装基板3上覆盖弹性波元件芯片2、2a、2b、2c。弹性波装置1、1a、1b、1c形成有由弹性波元件芯片2、2a、2b、2c、封装基板3以及密封树脂部5包围的空间S1。弹性波元件芯片2、2a、2b、2c具有压电性基板21、21a、21b、21c、IDT电极22以及焊盘电极23。压电性基板21、21a、21b、21c具有位于空间S1侧的第一主面211以及位于与空间S1侧相反的一侧的第二主面212。第一主面211包含第一区域2111、以及形成在比第一区域2111靠第二主面212侧的第二区域2112。IDT电极22形成在第一区域2111。焊盘电极23形成在第二区域2112,且与凸起4接合。
在第一方式的弹性波装置1、1a、1b、1c中,能够防止在IDT电极22与封装基板3之间形成密封树脂部5的一部分,同时能够在凸起4与封装基板3的电极33的接合部位处提高对于热冲击试验的可靠性。
在第二方式的弹性波装置1、1a、1b、1c中,在第一方式的基础上,第二区域2112存在于第一主面211的外周与第一区域2111之间。
在第二方式的弹性波装置1、1a、1b、1c中,在压电性基板21、21a、21b、21c的第一主面211与封装基板3之间难以形成密封树脂部5的一部分。
在第三方式的弹性波装置1、1a、1b、1c中,在第一方式或第二方式的基础上,从压电性基板21、21a、21b、21c的第二主面212到第二区域2112的距离L2比从压电性基板21、21a、21b、21c的第二主面212到第一区域2111的距离L1短。
在第三方式的弹性波装置1、1a、1b、1c中,在弹性波元件芯片2、2a、2b、2c的制造时能够利用蚀刻技术等来形成压电性基板21、21a、21b、21c的第一主面211的第二区域2112。
在第四方式的弹性波装置1、1a、1b、1c中,在第一方式~第三方式中任一方式的基础上,在多个焊盘电极23的各个焊盘电极中,从压电性基板21、21a、21b、21c的第二主面212到焊盘电极23的表面231的距离L3比从压电性基板21、21a、21b、21c的第二主面212到第一区域2111的距离L1短。
在第四方式的弹性波装置1、1a、1b、1c中,能够更加可靠地抑制在IDT电极22与封装基板3之间形成密封树脂部5的一部分,同时能够提高对于热冲击试验的可靠性。
在第五方式的弹性波装置1、1a、1b、1c中,在第一方式~第四方式中任一方式的基础上,密封树脂部5在压电性基板21、21a、21b、21c的第一主面211的第二区域2112与封装基板3之间覆盖多个凸起4的至少一个凸起4的外周面43。
在第五方式的弹性波装置1、1a、1b、1c中,能够利用密封树脂部5来加强凸起4分别与焊盘电极23及电极33的接合部位,实现连接可靠性的提高。
在第六方式的弹性波装置1中,在第一方式~第五方式中任一方式的基础上,压电性基板21是压电基板。
在第六方式的弹性波装置1中,在弹性波元件芯片2的制造时通过对压电基板的一部分进行蚀刻,能够形成压电性基板21的第一主面211的第二区域2112。
在第七方式的弹性波装置1a中,在第一方式~第五方式中任一方式的基础上,压电性基板21a包含支承基板25、低声速膜27a以及压电膜210a。低声速膜27a形成在支承基板25上。压电膜210a形成在低声速膜27a上。与在压电膜210a传播的弹性波的声速相比,在低声速膜27a传播的体波的声速为低速。与在压电膜210a传播的弹性波的声速相比,在支承基板25传播的体波的声速为高速。
在第七方式的弹性波装置1a中,与弹性波元件芯片2a中未设置低声速膜27a的情况相比,能够降低损失,提高Q值。
在第八方式的弹性波装置1a中,在第七方式的基础上,压电膜210a由LiTaO3、LiNbO3、ZnO、AlN或PZT构成。低声速膜27a包含从由氧化硅、玻璃、氮氧化硅、氧化钽、向氧化硅添加了氟、碳或硼而得到的化合物构成的组中选择的至少一种材料。支承基板包含从由硅、氮化铝、氧化铝、碳化硅、氮化硅、蓝宝石、钽酸锂、铌酸锂、水晶、矾土、氧化锆、堇青石、莫来石、滑石、镁橄榄石、氧化镁及金刚石构成的组中选择的至少一种材料。
在第九方式的弹性波装置1b中,在第一方式~第五方式中任一方式的基础上,压电性基板21b包含支承基板25、高声速膜26、低声速膜27b以及压电膜210b。高声速膜26形成在支承基板25上。低声速膜27b形成在高声速膜26上。压电膜210b形成在低声速膜27b上。与在压电膜210b传播的弹性波的声速相比,在高声速膜26传播的体波的声速为高速。与在压电膜210b传播的弹性波的声速相比,在低声速膜27b传播的体波的声速为低速。
在第九方式的弹性波装置1b中,能够抑制弹性波向支承基板25泄漏。
在第十方式的弹性波装置1b中,在第九方式的基础上,压电膜210b由LiTaO3、LiNbO3、ZnO、AlN或PZT构成。高声速膜26包含从由类金刚石碳、氮化铝、氧化铝、碳化硅、氮化硅、硅、蓝宝石、钽酸锂、铌酸锂、水晶、矾土、氧化锆、堇青石、莫来石、滑石、镁橄榄石、氧化镁及金刚石构成的组中选择的至少一种材料。低声速膜27b包含从由氧化硅、玻璃、氮氧化硅、氧化钽、向氧化硅添加了氟、碳或硼而得到的化合物构成的组中选择的至少一种材料。
在第十一方式的弹性波装置1c中,在第一方式~第五方式中任一方式的基础上,压电性基板21c包含支承基板25和压电膜210c。压电膜210c形成在支承基板25上。支承基板25是硅基板。弹性波元件芯片2c还具备跨越第二区域2112和第一区域2111而覆盖压电性基板21c的第一主面211的一部分的电绝缘层28。电绝缘层28的一部分介于多个焊盘电极23的至少一个焊盘电极23与第二区域2112之间。
在第十二方式的弹性波装置1a、1b中,在第七方式~第十方式中任一方式的基础上,支承基板25是硅基板。弹性波元件芯片2a、2b还具备跨越第二区域2112和第一区域2111而覆盖压电性基板21a、21b的第一主面211的一部分的电绝缘层28。电绝缘层28的一部分介于多个焊盘电极23的至少一个焊盘电极23与第二区域2112之间。

Claims (12)

1.一种弹性波装置,具备:
弹性波元件芯片;
凸起,其与所述弹性波元件芯片电连接;
封装基板,其具有与所述凸起接合的电极,且利用所述凸起安装有所述弹性波元件芯片;以及
密封树脂部,其在所述封装基板上覆盖所述弹性波元件芯片,
所述弹性波装置形成有由所述弹性波元件芯片、所述封装基板以及所述密封树脂部包围的空间,
所述弹性波元件芯片具有:
压电性基板,其具有位于所述空间侧的第一主面以及位于与所述空间侧相反的一侧的第二主面;
IDT电极,其形成在所述第一主面中的第一区域;以及
焊盘电极,其形成在所述第一主面中位于比所述第一区域靠所述第二主面侧的第二区域,且与所述凸起接合。
2.根据权利要求1所述的弹性波装置,其中,
所述第二区域与所述第一区域相比靠近所述第一主面的外周。
3.根据权利要求1或2所述的弹性波装置,其中,
从所述压电性基板的所述第二主面到所述第二区域的距离比从所述压电性基板的所述第二主面到所述第一区域的距离短。
4.根据权利要求1至3中任一项所述的弹性波装置,其中,
所述焊盘电极具有多个,
在所述多个焊盘电极的各个焊盘电极中,从所述压电性基板的所述第二主面到焊盘电极的表面的距离比从所述压电性基板的所述第二主面到所述第一区域的距离短。
5.根据权利要求4所述的弹性波装置,其中,
所述密封树脂部在所述压电性基板的所述第一主面的所述第二区域与所述封装基板之间覆盖所述凸起的外周面。
6.根据权利要求1至5中任一项所述的弹性波装置,其中,
所述压电性基板是压电基板。
7.根据权利要求1至5中任一项所述的弹性波装置,其中,
所述压电性基板包括:
支承基板;
形成在所述支承基板上的低声速膜;以及
形成在所述低声速膜上的压电膜,
与在所述压电膜传播的弹性波的声速相比,在所述低声速膜传播的体波的声速为低速,
与在所述压电膜传播的弹性波的声速相比,在所述支承基板传播的体波的声速为高速。
8.根据权利要求7所述的弹性波装置,其中,
所述压电膜由LiTaO3、LiNbO3、ZnO、AlN或PZT构成,
所述低声速膜包含从由氧化硅、玻璃、氮氧化硅、氧化钽、向氧化硅添加了氟、碳或硼而得到的化合物构成的组中选择的至少一种材料,
所述支承基板包含从由硅、氮化铝、氧化铝、碳化硅、氮化硅、蓝宝石、钽酸锂、铌酸锂、水晶、矾土、氧化锆、堇青石、莫来石、滑石、镁橄榄石、氧化镁及金刚石构成的组中选择的至少一种材料。
9.根据权利要求1至5中任一项所述的弹性波装置,其中,
所述压电性基板包括:
支承基板;
形成在所述支承基板上的高声速膜;
形成在所述高声速膜上的低声速膜;以及
形成在所述低声速膜上的压电膜,
与在所述压电膜传播的弹性波的声速相比,在所述高声速膜传播的体波的声速为高速,
与在所述压电膜传播的弹性波的声速相比,在所述低声速膜传播的体波的声速为低速。
10.根据权利要求9所述的弹性波装置,其中,
所述压电膜由LiTaO3、LiNbO3、ZnO、AlN或PZT构成,
所述高声速膜包含从由类金刚石碳、氮化铝、氧化铝、碳化硅、氮化硅、硅、蓝宝石、钽酸锂、铌酸锂、水晶、矾土、氧化锆、堇青石、莫来石、滑石、镁橄榄石、氧化镁及金刚石构成的组中选择的至少一种材料,
所述低声速膜包含从由氧化硅、玻璃、氮氧化硅、氧化钽、向氧化硅添加了氟、碳或硼而得到的化合物构成的组中选择的至少一种材料。
11.根据权利要求1至5中任一项所述的弹性波装置,其中,
所述压电性基板包括:
支承基板;以及
形成在所述支承基板上的压电膜,
所述支承基板是硅基板,
所述弹性波元件芯片还具备跨越所述第二区域和所述第一区域而覆盖所述压电性基板的所述第一主面的一部分的电绝缘层,
所述电绝缘层的一部分介于所述焊盘电极与所述第二区域之间。
12.根据权利要求7至10中任一项所述的弹性波装置,其中,
所述支承基板是硅基板,
所述弹性波元件芯片还具备跨越所述第二区域和所述第一区域而覆盖所述压电性基板的所述第一主面的一部分的电绝缘层,
所述电绝缘层的一部分介于所述焊盘电极与所述第二区域之间。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN116722838A (zh) * 2023-06-29 2023-09-08 北京超材信息科技有限公司 声表面波滤波器及组、多工器及射频模组

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2017179574A1 (ja) * 2016-04-11 2017-10-19 株式会社村田製作所 弾性波素子および弾性波装置
WO2022255082A1 (ja) * 2021-06-01 2022-12-08 株式会社村田製作所 弾性波装置
WO2023017825A1 (ja) * 2021-08-11 2023-02-16 株式会社村田製作所 弾性波装置及びその製造方法
CN115312477A (zh) * 2022-07-06 2022-11-08 锐石创芯(重庆)科技有限公司 一种芯片封装结构及芯片模组
CN116996042B (zh) * 2023-09-26 2024-03-01 北京超材信息科技有限公司 滤波元件、滤波器及射频模组

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1507150A (zh) * 2002-12-06 2004-06-23 ������������ʽ���� 压电部件的制造方法及压电部件
JP2011071693A (ja) * 2009-09-25 2011-04-07 Seiko Epson Corp 弾性表面波デバイス、および圧電素子の固定方法
CN103703684A (zh) * 2011-07-29 2014-04-02 京瓷株式会社 具有弹性波装置的电子部件
JP2015015546A (ja) * 2013-07-03 2015-01-22 株式会社村田製作所 高周波モジュール
CN105794107A (zh) * 2013-12-27 2016-07-20 株式会社村田制作所 弹性波装置以及其制造方法
CN105794108A (zh) * 2013-12-27 2016-07-20 株式会社村田制作所 弹性波装置
CN106464231A (zh) * 2014-05-20 2017-02-22 株式会社村田制作所 弹性波器件及其制造方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6710682B2 (en) * 2000-10-04 2004-03-23 Matsushita Electric Industrial Co., Ltd. Surface acoustic wave device, method for producing the same, and circuit module using the same
CN101151802B (zh) * 2005-04-01 2010-08-25 松下电器产业株式会社 弹性表面波装置及其制造方法
WO2009057699A1 (ja) * 2007-10-30 2009-05-07 Kyocera Corporation 弾性波装置
US10147692B2 (en) * 2014-09-15 2018-12-04 Taiwan Semiconductor Manufacturing Company, Ltd. Package with UBM and methods of forming

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1507150A (zh) * 2002-12-06 2004-06-23 ������������ʽ���� 压电部件的制造方法及压电部件
JP2011071693A (ja) * 2009-09-25 2011-04-07 Seiko Epson Corp 弾性表面波デバイス、および圧電素子の固定方法
CN103703684A (zh) * 2011-07-29 2014-04-02 京瓷株式会社 具有弹性波装置的电子部件
JP2015015546A (ja) * 2013-07-03 2015-01-22 株式会社村田製作所 高周波モジュール
CN105794107A (zh) * 2013-12-27 2016-07-20 株式会社村田制作所 弹性波装置以及其制造方法
CN105794108A (zh) * 2013-12-27 2016-07-20 株式会社村田制作所 弹性波装置
CN106464231A (zh) * 2014-05-20 2017-02-22 株式会社村田制作所 弹性波器件及其制造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN116722838A (zh) * 2023-06-29 2023-09-08 北京超材信息科技有限公司 声表面波滤波器及组、多工器及射频模组

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