CN110032100A - 一种星载监控装置 - Google Patents
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Abstract
本发明公开一种星载监控装置，包括抗辐照MCU处理器以及分别与所述MCU处理器电性连接的FLASH存储器、SRAM存储器A、EDAC存储器和FPGA控制器，分别与所述FPGA控制器电性连接的接口电路、SRAM存储器B、刷新电路，以及电源模块；所述接口电路包括1553B接口、LVDS发送接口、RS422接收接口；所述电源模块用以对各个存储器、接口、处理器、控制器进行供电；本发明除了所有器件均为高等级抗辐照器件外，MCU和FPGA还分别通过SRAM存储器校验加固设计和配置存储器刷新加固设计，进一步提高本发明监控装置的可靠性。
Description
技术领域
本发明涉及星载相控阵雷达技术领域，具体涉及一种星载监控装置。
背景技术
监控系统是星载电子载荷系统(如探测雷达、通信接入终端等)的重要组成部分，主要完成卫星平台控制指令解析、传输和控制功能。具体地讲，监控负责与卫星管理平台通信，接收平台发过来的控制指令进行解析和转发，对下一级任务单元进行控制，并负责将各单元的BIT状态、高度数据、微波遥感数据等信息回传给卫星管理平台。受地球辐射带、太阳宇宙线、银河宇宙线等空间电磁辐射影响，星载监控系统面临电离总剂量效应(TotalIonizing Dose，TID)、单粒子效应(Single Event Effect，SEE)、表面充放电效应等问题，每种效应对监控系统元器件的性能都有不同程度的损伤，严重时会引起卫星载荷在轨工作异常或失效。而航天产品在轨期间，几乎不具备可维修性，所以特殊的使用环境使得现有常规地面或机载监控系统已无法满足航天产品的要求。
鉴于上述缺陷，本发明创作者经过长时间的研究和实践终于获得了本发明。
发明内容
为解决上述技术缺陷，本发明采用的技术方案在于，提供一种星载监控装置，包括抗辐照MCU处理器以及分别与所述MCU处理器电性连接的FLASH存储器、SRAM存储器A、EDAC存储器和FPGA控制器，分别与所述FPGA控制器电性连接的接口电路、SRAM存储器B、刷新电路，以及电源模块。所述接口电路包括1553B接口、LVDS发送接口、RS422接收接口。所述电源模块用以对各个存储器、接口、处理器、控制器进行供电；
所述FPGA控制器通过所述1553B接口与卫星管理平台的1553B通讯，所述FPGA控制器通过所述RS422接收接口与卫星管理平台的RS422通讯，所述FPGA控制器通过所述LVDS发送接口与卫星管理平台的LVDS通讯，所述SRAM存储器B用于存储来自下一级数字收发单元的原始回波数据；
所述FLASH存储器用于存储操作系统、应用程序和中间数据，所述SRAM存储器A用于暂存程序运行中的数据，掉电以后暂存的数据会丢失，所述EDAC存储器用于存储操作的错误检测和纠正EDAC的校验码；所述刷新电路用于检测所述FPGA控制器的DONE信号。
较佳的，所述抗辐照MCU处理器为BM3803FMG芯片，所述FLASH存储器为3DF064M16VS1281芯片，所述SRAM存储器A为B8CR512K32RH芯片，所述EDAC存储器为B8R512K8RH芯片，所述FPGA控制器为BQR2V3000芯片；所述SRAM存储器B为3DSR32M32VS8504芯片。
较佳的，所述抗辐照MCU处理器通过地址总线ADDR2～ADDR23、数据总线DATA0～DATA31、FLASH片选控制线ROMSN0、FLASH写控制线ROMWRITEN、FLASH读控制线ROMOEN与所述FLASH存储器上的对应引脚相连，实现32位宽8M字节程序的存取。
较佳的，所述抗辐照MCU处理器通过地址总线ADDR2～ADDR20、数据总线DATA0～DATA31、SRAM写控制线RWEN0、SRAM片选控制线RAMSN0、SRAM读控制线RAMOEN0与所述SRAM存储器A上的对应引脚相连，实现32位宽2M字节数据的存取。
较佳的，所述抗辐照MCU处理器通过地址总线ADDR2～ADDR20、数据总线PDATA0～PDATA6、SRAM写控制线RWEN0、SRAM片选控制线RAMSN0、SRAM读控制线RAMOEN0与所述EDAC存储器上的对应引脚相连，实现8位宽512K字节校验数据的存取。
较佳的，所述抗辐照MCU处理器通过地址总线ADDR2～ADDR27、数据总线DATA0～DATA31、IO写控制线WRITEN、IO片选控制线IOSN、IO读控制线OEN、控制线PIO4、控制线PIO5与所述FPGA控制器上的对应引脚相连，实现与所述FPGA控制器的通信和控制。
较佳的，所述FPGA控制器通过地址总线F_ADDR0～F_ADDR16、数据总线F_DATA0～F_DATA31、SRAM片选控制总线SRAMCS0、读控制线SRAMOE0、写控制线SRAMWE0与所述SRAM存储器B上的对应引脚相连，实现32位宽4M字节数据的存取。
较佳的，所述FPGA控制器通过串行数据线D0、串行时钟线CCLK、控制线PROG、控制线DONE、控制线INIT以及JTAG口与所述刷新电路上的对应引脚相连，实现对所述FPGA控制器内部配置寄存器的定时刷新。
较佳的，所述FPGA控制器通过电平转换电路与所述1553B接口连接，所述1553B接口采用1553B总线控制器JKR65170S6；所述电平转换电路中采用的电平转换芯片型号为B54ACS164245S；所述FPGA控制器通过地址总线F_A0～F_A16、数据总线F_D0～F_D15、读写写控制线F_RD、寄存器传送使能信号F_SELECT、寄存器传送使能信号F_STRBD、复位信号F_MSTCLR、地址配置信号F_RTAD[0..4]、存储器选择信号F_MEM/REG、中断请求信号F_INT经所述电平转换电路后与所述1553B总线对应引脚相连。
较佳的，所述FPGA控制器通过4路数据线与所述LVDS发送接口的发送驱动芯片对应引脚相连，实现4路LVDS通信接口功能，所述发送驱动芯片型号为B54LVDS031LV；所述FPGA控制器通过4路数据线与所述RS422接收接口的接收驱动芯片对应引脚相连，实现4路RS422通信接口功能，所述接收驱动芯片型号为B26LV32TERH。
与现有技术比较本发明的有益效果在于：1，本发明除了所有器件均为高等级抗辐照器件外，MCU和FPGA还分别通过SRAM存储器校验加固设计和配置存储器刷新加固设计，进一步提高本发明监控装置的可靠性；2，本发明除了大容量的FLASH和SRAM存储器B之外，其他均为国产元器件，国产化率达到90％以上，减少对国外电子元器件特别是核心器件的依赖，将元器件国产化率提高；3，本发明一方面包括1553B、LVDS、RS422等常用星载监控接口电路，另一方面MCU处理速率达到100MHz，FPGA内部逻辑资源达到300万门，可以满足现在及将来一定时期星载监控设计要求，具有极佳的通用性能。
附图说明
图1为本发明所述星载监控装置的电路连接视图；
图2为所述抗辐照MCU处理器和所述FLASH存储器的连接示意图；
图3为所述抗辐照MCU处理器和所述SRAM存储器A的连接示意图；
图4为所述抗辐照MCU处理器和所述EDAC存储器的连接示意图；
图5为所述抗辐照MCU处理器和所述FPGA控制器的连接示意图；
图6为所述FPGA控制器和所述SRAM存储器B的连接示意图；
图7为所述FPGA控制器和所述刷新电路的连接示意图；
图8为所述FPGA控制器和所述1553B接口的连接示意图；
图9为所述FPGA控制器和所述LVDS发送接口的连接示意图；
图10为所述FPGA控制器和所述RS422接收接口的连接示意图。
具体实施方式
以下结合附图，对本发明上述的和另外的技术特征和优点作更详细的说明。
如图1所示，图1为本发明所述星载监控装置的电路连接视图；本发明所述星载监控装置包括抗辐照MCU处理器以及分别与所述MCU处理器电性连接的FLASH存储器、SRAM存储器A、EDAC存储器和FPCA控制器，分别与所述FPCA控制器电性连接的接口电路、SRAM存储器B、刷新电路，以及电源模块。所述接口电路包括1553B接口、LVDS发送接口、RS422接收接口。所述电源模块用以对各个存储器、接口、处理器、控制器进行供电。
所述FPGA控制器作为所述抗辐照MCU处理器的扩展接口，所述FPGA控制器通过所述1553B接口与卫星管理平台的1553B通讯，接收平台的控制参数等命令及传送工作状态参数给卫星管理平台；所述FPGA控制器通过所述RS422接收接口与卫星管理平台的RS422通讯，接收卫星管理平台的秒脉冲等低速信号；所述FPGA控制器通过所述LVDS发送接口与卫星管理平台的LVDS通讯，传送处理后的大容量数据给卫星管理平台，所述SRAM存储器B用于存储来自下一级数字收发单元的原始回波数据。
所述FLASH存储器用于存储操作系统、应用程序和中间数据，所述SRAM存储器A用于暂存程序运行中的数据，掉电以后暂存的数据会丢失，所述EDAC存储器用于存储操作的错误检测和纠正EDAC的校验码。
本实施例的所述抗辐照MCU处理器为1片BM3803FMG芯片，所述FLASH存储器为2片3DF064M16VS1281芯片，所述SRAM存储器A为1片B8CR512K32RH芯片，所述EDAC存储器为1片B8R512K8RH芯片，所述FPGA控制器为1片BQR2V3000芯片；所述SRAM存储器B为1片3DSR32M32VS8504芯片。
所述BM3803FMG芯片是一款国产抗辐射32位SPARC V8架构的处理器。BM3803FMG具有很好的抗辐照性能，其抗总剂量能力大于100Krad(Si)，抗单粒子翻转(SEU)优于3E-5错误/器件.天，抗单粒子闩锁优于75MeV/cm2/mg；芯片内部还带有64位的浮点运算部件，并且支持内存操作的EDAC(Error Detect And Correct错误检测和纠正)功能，能对32位数据线进行纠一位错和检二位错，性能远高于8086/87、80C32、i386ex、TSC695等可在星载辐照环境中应用的处理器，能够满足各种航天应用的功能以及性能指标要求。BM3803FMG内部没有程序存储器和数据存储器，所以需要外围配置合适容量的程序存储器和数据存储器。
如图2所示，图2为所述抗辐照MCU处理器和所述FLASH存储器的连接示意图；所述抗辐照MCU处理器通过地址总线ADDR2～ADDR23、数据总线DATA0～DATA31、FLASH片选控制线ROMSN0、FLASH写控制线ROMWRITEN、FLASH读控制线ROMOEN与所述FLASH存储器上的对应引脚相连，实现32位宽8M字节程序的存取。
如图3所示，图3为所述抗辐照MCU处理器和所述SRAM存储器A的连接示意图；所述抗辐照MCU处理器通过地址总线ADDR2～ADDR20、数据总线DATA0～DATA31、SRAM写控制线RWEN0、SRAM片选控制线RAMSN0、SRAM读控制线RAMOEN0与所述SRAM存储器A上的对应引脚相连，实现32位宽2M字节数据的存取。
如图4所示，图4为所述抗辐照MCU处理器和所述EDAC存储器的连接示意图；所述抗辐照MCU处理器通过地址总线ADDR2～ADDR20、数据总线PDATA0～PDATA6、SRAM写控制线RWEN0、SRAM片选控制线RAMSN0、SRAM读控制线RAMOEN0与所述EDAC存储器上的对应引脚相连，实现8位宽512K字节校验数据的存取。
为扩展接口，满足大容量数据传输的需要，本发明将所述FPGA控制器作为所述MCU控制器的IO扩展资源并进行通信控制。所述FPGA控制器选用的是国产耐辐射的高性能、高可靠性的SRAM型FPGA-BQR2V3000，该FPGA完全兼容Xilinx Virtex-II抗辐照系列的XQR2V3000，抗总剂量能力大于100Krad(Si)，抗单粒子闩锁优于75MeV/cm2/mg，系统性能达到300MHz。
如图5所示，图5为所述抗辐照MCU处理器和所述FPGA控制器的连接示意图；所述抗辐照MCU处理器通过地址总线ADDR2～ADDR27、数据总线DATA0～DATA31、IO写控制线WRITEN、IO片选控制线IOSN、IO读控制线OEN、控制线PIO4、控制线PIO5与所述FPGA控制器上的对应引脚相连，实现与所述FPGA控制器的通信和控制。
如图6所示，图6为所述FPGA控制器和所述SRAM存储器B的连接示意图；所述FPGA控制器通过地址总线F_ADDR0～F_ADDR16、数据总线F_DATA0～F_DATA31、SRAM片选控制总线SRAMCS0、读控制线SRAMOE0、写控制线SRAMWE0与所述SRAM存储器B上的对应引脚相连，实现32位宽4M字节数据的存取。
如图7所示，图7为所述FPGA控制器和所述刷新电路的连接示意图；所述FPGA控制器通过串行数据线D0、串行时钟线CCLK、控制线PROG、控制线DONE、控制线INIT以及JTAG口(包括TDO、TDI、TMS和TCK四根信号线)与所述刷新电路上的对应引脚相连，实现对所述FPGA控制器内部配置寄存器的定时刷新。所述刷新电路可采用1片刷新芯片BSV2CQRH。
所述刷新电路通过检测所述FPGA控制器的DONE信号来决定进入配置模式还是刷新模式，实际工作流程如下：
S1，系统上电，所述刷新电路检测到配置完成状态DONE信号为低电平，自动进入配置模式；
S2，所述FPGA控制器发送CCLK同步时钟给所述刷新电路，并通过D0引脚读取配置码流；
S3，所述刷新电路持续检测DONE信号，如超过预计的配置完成时间后还未检测到DONE信号变高电平信号，则意味着配置失败，会自动在所述FPGA控制器的PROG端施加复位脉冲，进行重新配置；
S4，当DONE信号变高电平信号后，所述刷新电路自动启动刷新模式；
S5，通过JTAG口检测被刷芯片型号即所述FPGA控制器的ID号，根据所述FPGA控制器的型号自动匹配配置码流长度；
S6，所述刷新电路读取程序存储PROM内配置码流，通过JTAG口定时刷新所述FPGA控制器内部的配置存储区，数据存取区不受影响，所以不影响FPGA的正常工作。
如图8所示，图8为所述FPGA控制器和所述1553B接口的连接示意图；所述FPGA控制器通过电平转换电路与所述1553B接口连接，所述1553B接口采用1片1553B总线控制器JKR65170S6；具体的，所述FPGA控制器通过地址总线F_A0～F_A16、数据总线F_D0～F_D15、读写写控制线F_RD、寄存器传送使能信号F_SELECT、寄存器传送使能信号F_STRBD、复位信号F_MSTCLR、地址配置信号F_RTAD[0..4]、存储器选择信号F_MEM/REG、中断请求信号F_INT经所述电平转换电路后与所述1553B总线控制器JKR65170S6对应引脚相连。由于所述FPGA控制器接口电平为3.3V，所述1553B接口电平为5V，所述FPGA控制器发出的电平信号符合所述1553B接口的信号分辨范围，反过来，所述1553B接口发出的电平信号却不符合所述FPGA控制器的信号分辨范围，因此需通过所述电平转换电路进行电平转换。所述电平转换电路中电平转换芯片型号可选用为B54ACS164245S。
如图9所示，图9为所述FPGA控制器和所述LVDS发送接口的连接示意图；所述FPGA控制器通过4路数据线LVDS_DOUT0、LVDS_DOUT1、LVDS_DOUT2和LVDS_DOUT3与所述LVDS发送接口的发送驱动芯片对应引脚相连，实现4路LVDS通信接口功能，所述发送驱动芯片型号为B54LVDS031LV。
如图10所示，图10为所述FPGA控制器和所述RS422接收接口的连接示意图；所述FPGA控制器通过4路数据线RS422_DOUT0、RS422_DOUT1、RS422_DOUT2和RS422_DOUT3与所述RS422接收接口的接收驱动芯片对应引脚相连，实现4路RS422通信接口功能，所述接收驱动芯片型号为B26LV32TERH。
所述电源模块输出+5V、+3.3V、+1.8V和+1.5V共4种电压值，其中所述MCU处理器的工作电压为+3.3V和+1.8V，所述FPGA控制器的工作电压为+3.3V和+1.5V，所述FLASH存储器、所述SRAM存储器A、所述EDAC存储器、所述SRAM存储器B、所述刷新电路、所述LVDS发送接口和所述RS422接收接口的工作电压均为+3.3V，所述1553B接口的工作电压为+5V和+3.3V。+5V电压由国产高电流、低压差LDO芯片5232-5.0产生，+3.3V电压由国产高电流、低压差LDO芯片5232-3.3产生，+1.8V电压由国产高电流、低压差LDO芯片5232-1.8产生，+1.5V电压由国产高电流、低压差LDO芯片5232-1.5产生。
在本实施例中，所述FLASH存储器、所述SRAM存储器A、所述EDAC存储器、所述SRAM存储器B的存储容量，所述1553B接口、所述LVDS发送接口、所述RS422接收接口的数量均可以根据实际需要进行扩展或备份，以满足不同功能任务载荷的设计需要。
本发明以国产抗辐照32位嵌入式处理器和FPGA控制器为核心，采用EDAC检错纠错和定时刷新抗辐照加固技术，外围存储器和接口电路均选择宇航级抗辐照器件，从而构建高速、可靠、国产化率高的星载监控系统，满足航天设计要求。
以上所述仅为本发明的较佳实施例，对本发明而言仅仅是说明性的，而非限制性的。本专业技术人员理解，在本发明权利要求所限定的精神和范围内可对其进行许多改变，修改，甚至等效，但都将落入本发明的保护范围内。
Claims (10)
1.一种星载监控装置，其特征在于，包括抗辐照MCU处理器以及分别与所述MCU处理器电性连接的FLASH存储器、SRAM存储器A、EDAC存储器和FPGA控制器，分别与所述FPGA控制器电性连接的接口电路、SRAM存储器B、刷新电路，以及电源模块；所述接口电路包括1553B接口、LVDS发送接口、RS422接收接口；所述电源模块用以对各个存储器、接口、处理器、控制器进行供电；
所述FPGA控制器通过所述1553B接口与卫星管理平台的1553B通讯，所述FPGA控制器通过所述RS422接收接口与卫星管理平台的RS422通讯，所述FPGA控制器通过所述LVDS发送接口与卫星管理平台的LVDS通讯，所述SRAM存储器B用于存储来自下一级数字收发单元的原始回波数据；
所述FLASH存储器用于存储操作系统、应用程序和中间数据，所述SRAM存储器A用于暂存程序运行中的数据，掉电以后暂存的数据会丢失，所述EDAC存储器用于存储操作的错误检测和纠正EDAC的校验码；所述刷新电路用于检测所述FPGA控制器的DONE信号。
2.如权利要求1所述的星载监控装置，其特征在于，所述抗辐照MCU处理器为BM3803FMG芯片，所述FLASH存储器为3DF064M16VS1281芯片，所述SRAM存储器A为B8CR512K32RH芯片，所述EDAC存储器为B8R512K8RH芯片，所述FP6A控制器为BQR2V3000芯片，所述SRAM存储器B为3DSR32M32VS8504芯片。
3.如权利要求2所述的星载监控装置，其特征在于，所述抗辐照MCU处理器通过地址总线ADDR2～ADDR23、数据总线DATA0～DATA31、FLASH片选控制线ROMSNO、FLASH写控制线ROMWRITEN、FLASH读控制线ROMOEN与所述FLASH存储器上的对应引脚相连，实现32位宽8M字节程序的存取。
4.如权利要求2所述的星载监控装置，其特征在于，所述抗辐照MCU处理器通过地址总线ADDR2～ADDR20、数据总线DATA0～DATA31、SRAM写控制线RWENO、SRAM片选控制线RAMSNO、SRAM读控制线RAMOENO与所述SRAM存储器A上的对应引脚相连，实现32位宽2M字节数据的存取。
5.如权利要求2所述的星载监控装置，其特征在于，所述抗辐照MCU处理器通过地址总线ADDR2～ADDR20、数据总线PDATA0～PDATA6、SRAM写控制线RWENO、SRAM片选控制线RAMSNO、SRAM读控制线RAMOENO与所述EDAC存储器上的对应引脚相连，实现8位宽512K字节校验数据的存取。
6.如权利要求2所述的星载监控装置，其特征在于，所述抗辐照MCU处理器通过地址总线ADDR2～ADDR27、数据总线DATA0～DATA31、IO写控制线WRITEN、IO片选控制线IOSN、IO读控制线OEN、控制线PI04、控制线PI05与所述FPGA控制器上的对应引脚相连，实现与所述FPGA控制器的通信和控制。
7.如权利要求2所述的星载监控装置，其特征在于，所述FPGA控制器通过地址总线F_ADDR0～F_ADDR16、数据总线F_DATA0～F_DATA31、SRAM片选控制总线SRAMCSO、读控制线SRAMOEO、写控制线SRAMWEO与所述SRAM存储器B上的对应引脚相连，实现32位宽4M字节数据的存取。
8.如权利要求2所述的星载监控装置，其特征在于，所述FPGA控制器通过串行数据线DO、串行时钟线CCLK、控制线PROG、控制线DONE、控制线INIT以及JTAG口与所述刷新电路上的对应引脚相连，实现对所述FPGA控制器内部配置寄存器的定时刷新。
9.如权利要求2所述的星载监控装置，其特征在于，所述FPGA控制器通过电平转换电路与所述1553B接口连接，所述1553B接口采用1553B总线控制器JKR65170S6；所述电平转换电路中采用的电平转换芯片型号为B54ACS164245S；所述FPGA控制器通过地址总线F_A0～F_A16、数据总线F_D0～F_D15、读写写控制线F_RD、寄存器传送使能信号F_SELECT、寄存器传送使能信号F_STRBD、复位信号F_MSTCLR、地址配置信号F_RTAD[0..4]、存储器选择信号F_MEM/REG、中断请求信号F_INT经所述电平转换电路后与所述1553B总线对应引脚相连。
10.如权利要求2所述的星载监控装置，其特征在于，所述FPGA控制器通过4路数据线与所述LVDS发送接口的发送驱动芯片对应引脚相连，实现4路LVDS通信接口功能，所述发送驱动芯片型号为B54LVDS031LV；所述FPGA控制器通过4路数据线与所述RS422接收接口的接收驱动芯片对应引脚相连，实现4路RS422通信接口功能，所述接收驱动芯片型号为B26LV32TERH。
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