CN109521400A

CN109521400A - 基于fpga、dsp和arm的雷达信号处理平台

Info

Publication number: CN109521400A
Application number: CN201811547288.9A
Authority: CN
Inventors: 孙海峰; 徐忠建; 朱必亮; 李俊; 冯建亮
Original assignee: Speed Space Time Information Technology Co Ltd
Current assignee: Speed Space Time Information Technology Co Ltd
Priority date: 2018-12-18
Filing date: 2018-12-18
Publication date: 2019-03-26

Abstract

本发明提出了一种基于FPGA、DSP和ARM的雷达信号处理平台，包括FPGA芯片、DSP芯片、ARM处理器模块和4片片外存储器SSRAM，DSP芯片、ARM处理器模块和片外存储器均与FPGA芯片之间进行双向通信连接；FPGA芯片用于负责完成数字下变频、时序电路产生、外设接口电路、雷达信号处理DSP芯片用于完成滑窗检测和点迹凝聚算法；ARM处理器模块用于信号处理平台与雷达终端及其它子系统的通讯控制，同时可以参与接收/发射校正运算；片外存储器用来于存储信号处理运算过程中需要暂存的大量中间运算结果；该平台具有处理速度快，设计灵活，设备体积小，结构简单，功耗小，可靠性高等特点。

Description

基于FPGA、DSP和ARM的雷达信号处理平台

技术领域

本发明涉及一种地面、机载雷达系统信号处理技术领域，尤其涉及一种基于FPGA、DSP和ARM的雷达信号处理平台。

背景技术

雷达信号处理的首要目的就是通过对接收信号的加工，消除或降低各种干扰、噪声，以易于提取所需信息和提高信息检测的质量。随着现代雷达理论的逐渐成熟，各种先进雷达技术不断地出现，这些雷达新体制、新技术的设计均需借助雷达信号数字处理技术予以实现。

传统的雷达信号处理系统设备量大，结构复杂，可靠性较低，成本较高。随着集成电路自身的不断发展、器件尺寸的不断缩小、集成度的不断提高、多种工艺水平的突飞猛进，将整个雷达信号处理系统集成到一块板卡上变得可能。在某些情况下，诸如总体的系统设计方案在性价比上、结构尺寸上、重量上有着特殊的考量，寄希望数字处理端在完成系统功能的前提下，尽量能减少板卡的种类和数量。

中国专利文献(公告号CN 105974365A)公开了一种雷达信号通用处理平台，属雷达信号处理设备技术领域。它由通讯板、处理板等构成，其特点是：机箱内通过插座安装有通讯板、定时板、接口板Ⅰ、接口板Ⅱ、处理板、信号源板，机箱外通过接口板Ⅰ、接口板Ⅱ安装有与通讯板、定时板、处理板、信号源板一一适配的接口；通讯板上设置有人机操作界面。实现信号处理和监控一体化管理，集成度高；机箱支持光纤、网口、RS422多种接口，兼容性好。统一架构和编程语言提高了系统的维护性和扩展性。但是该雷达信号通用处理平台的数据率无法实现直接处理直接存储。

因此，有必要提出一种以高端大规模可编程逻辑器件(FPGA)、高性能浮点DSP芯片、以及ARM处理器模块为主要架构的硬件一体化平台，基于此平台，我们可以完成通道数较少、数据率相对不高的雷达信号的处理的具有处理速度快，设计灵活，设备体积小，结构简单，功耗小，可靠性高的基于FPGA、DSP和ARM的雷达信号处理平台。

发明内容

本发明提出了一种体积尽可能小、结构简单可靠、功能全面、价格较低的数据直接处理直接存储的基于FPGA、DSP和ARM的雷达信号处理平台。

为了解决上述技术问题，本发明的技术方案是这样实现的：该基于FPGA、DSP和ARM的雷达信号处理平台，其特征在于，包括FPGA芯片、至少一个DSP芯片、至少一个ARM处理器模块和至少一片片外存储器SRAM，所述DSP芯片、所述ARM处理器模块和所述片外存储器均与所述FPGA芯片之间进行双向通信连接；所述FPGA芯片用于负责完成数字下变频、时序电路产生、外设接口电路、雷达信号处理，所述DSP芯片用于完成滑窗检测和点迹凝聚算法；所述ARM处理器模块用于信号处理平台与雷达终端及其它子系统的通讯控制，同时可以参与接收/发射校正运算；所述片外存储器用来于存储信号处理运算过程中需要暂存的大量中间运算结果。

采用上述技术方案，将FPGA、DSP和ARM集成一体，通过FPGA芯片接收雷达终端检测的信号数据，接收后的雷达信号数据由DSP芯片进行数据处理，并对处理结果进行分析；根据处理结果，通过ARM处理器模块对雷达信号的发射和接收进行控制；再由片外存储器存储。采用上述技术方案可以将采集到的雷达信号经FPGA芯片对雷达进行预处理后，转换成雷达信号数据再经过DSP芯片进行处理提取可以将雷达数据由大变小，则直接可以进行存储并传输至计算机或服务器进行分析处理，这样则实现了雷达信号的数据的实时处理；而不需要像传统的方法，避免了大的雷达数据在拷贝过程中有错误或丢失，同时提升了处理数据的时间，也缩小了雷达处理平台的体积。该基于FPGA、DSP和ARM的雷达信号处理平台具有处理速度快，设计灵活，设备体积小，结构简单，功耗小，可靠性高等特点，能将大量采集到的数据在现场进行实时直接处理，处理后得到的实用有效的小容量数据，再进行后端小容量存储，这样可以节省数据导出导入时间，节省对大容量存储设备的要求，节省人力，同时可以完成数据通道相对较少、数据率相对不高的雷达信号的处理同时适用于地面和机载雷达系统中。

作为本发时进一步改进在于，该基于FPGA、DSP和ARM的雷达信号处理平台还包括FLASH芯片，所述FLASH芯片连接在所述DSP芯片的外部总线上，所述FLASH芯片用于作为DSP芯片的加载芯片，用来存储DSP引导程序和应用程序及用于数据的长久保存，支持无电流供应的情况下的数据保存。采用FLASH存储最终处理的数据，方便后期查看。

作为本发时进一步改进在于，所述片外存储器包括SRAM、SDRAM和SSRAM中的一种或多种。片外存储器主要用来存储信号处理运算过程中需要暂存的大量中间运算结果，可以根据不同的需求以及需搭载的不同处理器模块进行选择。

作为本发时进一步改进在于，该基于FPGA、DSP和ARM的雷达信号处理平台还包括外围辅助电路，所述外围辅助电路包括DSP芯片与片外存储器SDRAM的接口、DSP芯片与FLASH芯片的接口和DSP芯片与FPGA芯片的接口。DSP芯片有一个专用与片外存储器SDRAM的接口，可以实现与标准片外存储器SDRAM的无缝连接，支持1024，512，256的页面长度，通过对DSP芯片内的片外存储器SDRAM控制寄存器的编程可实现页面长度的选择；DSP芯片的片外存储空间寻址范围，可通过设置/MSSD3～0管脚来确定。

作为本发时进一步改进在于，所述雷达信号处理包括脉冲压缩处理、MTD/MTI滤波器处理、CFAR恒虚警处理和自适应杂波图及电路设计。

作为本发时进一步改进在于，所述DSP芯片设有4组电源，分别是核电源、模拟PLL电源、内部DRAM电源和IO电源，所述DSP芯片有2个时钟参考电压管脚，分别为SCLK_VREF1和SCLK_VREF2；SCLK_VREF1和SCLK_VREF2为时钟的输入端，同时也为外部接口总线提供时钟；所述DSP芯片的内部设有一个PLL芯片和时钟驱动芯片，PLL芯片通过设置SCLK RATE2～0引脚将SCLK倍频到所需的核时钟，所述时钟驱动芯片用于保证时钟同步且同时输出多路时钟，为片外存储器提供系统时钟。DSP芯片设有4组电源并且在不同的工作频率下供电要求不尽相同。因此设计电源的时候要选择符合电压电流要求的电源；另外DSP芯片的电源管脚需要旁路电容去偶，在PCB设计时需要注意；DSP的时钟JTAG的接口设计时要注意正确的上拉下拉电阻，数据(tdi，tms，tdo，trst，emu)驱动以及时钟驱动的选择。

作为本发时进一步改进在于，所述FPGA芯片与所述DSP芯片的连接关系为：(1)64位的双向数据传输总线、32位的地址总线以及读写使能；(2)两对链路口，每个链路口都是由4位双向差分数据线和另外3个控制信号构成；(3)其他的连接信号包括：外部中断、SDRAM控制信号、FLASH控制信号、外部口DMA控制信号和复位信号。

作为本发时进一步改进在于，所述FPGA芯片和所述ARM处理器模块之间的具体连接关系为：32位的互联数据总线、16位的地址总线以及读写控制信号；所述FPGA芯片与片外存储器之间具体连接关系为：36位的双向数据总线、21位的地址总线以及对应的读写控制信号。

作为本发时进一步改进在于，所述ARM处理器模块以总线形式连接所述FPGA芯片，通过驱动与所述FPGA芯片通信；所述ARM处理器模块为SAM-3471，采用ARM9 CPU，运行频率208/416MHz，配有4片32MB SDRAM内存，具有若干个接口。若干个接口包括但不限于此：3个UART口、2路232串口、1路100M网口以及多个串口、100M网口，USB HOST接口、USB device接口、音频接口、显示接口、触摸屏接口、扩展键盘接口、SD卡接口、sim卡接口等。

作为本发时进一步改进在于，时钟驱动采用IDT74系列的驱动芯片。

与现有技术相比，本发明的具有以下有益效果：该基于FPGA、DSP和ARM的雷达信号处理平台具有处理速度快，设计灵活，设备体积小，结构简单，功耗小，可靠性高等特点，能将大量采集到雷达信号的数据在现场进行实时直接处理，处理后得到的实用有效的小容量数据，再进行后端小容量存储，这样可以节省数据导出导入时间，节省对大容量存储设备的要求，节省人力；该基于FPGA、DSP和ARM的雷达信号处理平台适用于所有处理时间较长的场景；同时本装置可适用于地面和机载雷达系统中。

附图说明

图1为本发明的基于FPGA、DSP和ARM的雷达信号处理平台的FPGA芯片作为整个设计的核心模块，和其他器件的交互原理图；

图2位本发明的基于FPGA、DSP和ARM的雷达信号处理平台的DSP芯片内部结构框图；

图3为本发明的基于FPGA、DSP和ARM的雷达信号处理平台的DSP和FLASH电路原理图；

图4为本发明的基于FPGA、DSP和ARM的雷达信号处理平台的ARM处理器模块电路示意图；

图5为本发明的基于FPGA、DSP和ARM的雷达信号处理平台构成示意图。

具体实施方式

下面将结合本发明的实施例图中的附图，对本发明实施例中的技术方案进行清楚、完整的描述。

实施例1：如图5所示，该基于FPGA、DSP和ARM的雷达信号处理平台，包括FPGA芯片、DSP芯片、ARM处理器模块和4片片外存储器SSRAM，所述DSP芯片、所述ARM处理器模块和所述片外存储器均与所述FPGA芯片之间进行双向通信连接；所述FPGA用于负责完成数字下变频、时序电路产生、外设接口电路、雷达信号处理，所述DSP芯片用于完成滑窗检测和点迹凝聚算法；所述ARM处理器用于信号处理平台与雷达终端及其它子系统的通讯控制，同时可以参与接收/发射校正运算；所述片外存储器用来于存储信号处理运算过程中需要暂存的大量中间运算结果；该基于FPGA、DSP和ARM的雷达信号处理平台还包括FLASH芯片，所述FLASH芯片连接在所述DSP芯片的外部总线上，所述FLASH芯片用于作为DSP芯片的加载芯片，用来存储DSP引导程序和应用程序及用于数据的长久保存，支持无电流供应的情况下的数据保存；平台通过FPGA芯片接收雷达终端检测的信号数据，接收后的雷达信号数据由DSP芯片进行数据处理，并对处理结果进行分析；根据处理结果，通过ARM芯片对雷达信号的发射和接收进行控制。最终处理的数据存在FLASH中，方便后期查看；所述片外存储器包括SRAM、SDRAM和SSRAM中的一种或多种；该基于FPGA、DSP和ARM的雷达信号处理平台还包括外围辅助电路，所述外围辅助电路包括DSP芯片与片外存储器SDRAM的接口、DSP芯片与FLASH芯片的接口和DSP芯片与FPGA芯片的接口；所述雷达信号处理包括脉冲压缩处理、MTD/MTI滤波器处理、CFAR恒虚警处理和自适应杂波图及电路设计；所述DSP芯片设有4组电源，分别是核电源、模拟PLL电源、内部DRAM电源和IO电源，所述DSP芯片有2个时钟参考电压管脚，分别为SCLK_VREF1和SCLK_VREF2；SCLK_VREF1和SCLK_VREF2为时钟的输入端，同时也为外部接口总线提供时钟；所述DSP芯片的内部设有一个PLL芯片和时钟驱动芯片，PLL芯片通过设置SCLK RATE2～0引脚将SCLK倍频到所需的核时钟，所述时钟驱动芯片用于保证时钟同步且同时输出多路时钟，为片外存储器提供系统时钟；所述FPGA芯片与所述DSP芯片的连接关系为：(1)64位的双向数据传输总线、32位的地址总线以及读写使能；(2)两对链路口，每个链路口都是由4位双向差分数据线和另外3个控制信号构成；(3)其他的连接信号包括：外部中断、SDRAM控制信号、FLASH控制信号、外部口DMA控制信号和复位信号；所述FPGA芯片和所述ARM处理器模块之间的具体连接关系为：32位的互联数据总线、16位的地址总线以及读写控制信号；所述FPGA芯片与片外存储器之间具体连接关系为：36位的双向数据总线、21位的地址总线以及对应的读写控制信号；所述ARM处理器模块以总线形式连接所述FPGA芯片，通过驱动与所述FPGA芯片通信；所述ARM处理器模块为SAM-3471，采用ARM9 CPU，运行频率208/416MHz，配有4片32MB SDRAM内存，具有若干个接口。若干个接口包括但不限于此：3个UART口、2路232串口、1路100M网口以及多个串口、100M网口，USB HOST接口、USB device接口、音频接口、显示接口、触摸屏接口、扩展键盘接口、SD卡接口、sim卡接口等；时钟驱动采用IDT74系列的驱动芯片。

其中，(1)本发明选用的FPGA芯片为某公司第四代高性能超大规模逻辑器件，其内部逻辑资源如下：

等价逻辑单元(LE)为353,600；

自适应逻辑模块(ALM)为141,400；

寄存器为282,880；

M9K存储器模块为1,248个；

M144K存储器模块为48个；

嵌入式存储器为18,144kbits；

18*18乘法器为1,040个；

用户可自定义的User IO为744个；

工作核电压为0.9V，功耗较低；

单片FPGA芯片即可完成数字脉压、MTD/MTI滤波器、CFAR恒虚警、杂波图等电路设计；在本设计方案中FPGA芯片作为整个设计的核心模块，和其他器件的交互原理图见图1；其中在剩余的IO管脚分配上，主要是和其他分系统之间互联互通管腿，同时预留了一些管脚作为测试引脚。

(2)本发明选用的DSP芯片采用超级哈佛结构，静态超标量操作适合多处理器模式运算，可直接构成分布式并行系统和共享存储式系统，用于大的信号处理任务和通信结构优化，其内部结构框图见图2。

主要性能如下：

最高工作主频可达600MHz，支持单指令多数据(SIMD)操作，3.6GFLOPs峰值浮点处理能力；

支持IEEE 32位、40位浮点数据格式和8位、16位、32位和64位定点数据格式；

外部总线宽度为64位，速度最高为125MHz；

可以提供1GB/SDE数据吞吐能力，4路链路通道，每个通道的传输速率最高为600MB/s；

4条128位的片内数据总线与6个4Mb的内部RAM相连；

32位的地址总线提供4G的统一寻址空间。

应用DSP芯片进行外围电路设计时，有一些特别需要注意的地方，如电源设计、时钟设计、JTAG接口等等。

本设计需要一片FLASH芯片作为DSP芯片的加载芯片，用来存储DSP芯片的引导程序和应用程序；硬件系统需要将FLASH芯片连接在DSP芯片的外部总线上，典型的sch设计见图3所示。

(3)本发明选择ARM处理器模块是SAM-3471，其电路见图4所示。该型ARM产品是一个低功耗、高性能的RISC核心模块，适合于军用、控制设备、医疗电子、汽车电子、手持终端设备等应用。SAM-3471模块采用的是ARM9 CPU，运行频率208/416MHz，配有4片32MB SDRAM内存，具有3个UART口、2路232串口、1路100M网口等外部通讯接口。板上预留了丰富的接口，包括：串口、100M网口，USB HOST接口、USB device接口、音频接口、显示接口、触摸屏接口、扩展键盘接口、SD卡接口、sim卡接口等，可供调试使用；ARM处理器模块以总线形式连接FPGA，通过驱动与FPGA通信。在具体逻辑图设计时，只需参照厂家提供的参考sch电路绘制ARM模块和底板的接口，无需深究ARM模块内部的架构。ARM计算机上运行的是嵌入式Linux实时操作系统软件。依照任务需求，采用虚拟机VMware下虚拟Ubuntu10.10操作系统，在QtCreator下开发和编译应用程序；编译好的程序通过FTP方式拷入ARM嵌入式系统中，通过启动脚本调用的方式调试开发和运行。

以上所述仅为本发明的较佳实施例而已，并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims

1.一种基于FPGA、DSP和ARM的雷达信号处理平台，其特征在于，包括FPGA芯片、至少一个DSP芯片、至少一个ARM处理器模块和至少一片片外存储器，所述DSP芯片、所述ARM处理器模块和所述片外存储器均与所述FPGA芯片之间进行双向通信连接；所述FPGA芯片用于负责完成数字下变频、时序电路产生、外设接口电路、雷达信号处理，所述DSP芯片用于完成滑窗检测和点迹凝聚算法；所述ARM处理器模块用于信号处理平台与雷达终端及其它子系统的通讯控制，同时可以参与接收/发射校正运算；所述片外存储器用来于存储信号处理运算过程中需要暂存的大量中间运算结果。

2.根据权利要求1所述的基于FPGA、DSP和ARM的雷达信号处理平台，其特征在于，该基于FPGA、DSP和ARM的雷达信号处理平台还包括FLASH芯片，所述FLASH芯片连接在所述DSP芯片的外部总线上，所述FLASH芯片用于作为DSP芯片的加载芯片，用来存储DSP引导程序和应用程序及用于数据的长久保存，支持无电流供应的情况下的数据保存。

3.根据权利要求2所述的基于FPGA、DSP和ARM的雷达信号处理平台，其特征在于，所述片外存储器包括SRAM、SDRAM和SSRAM中的一种或多种。

4.根据权利要求3所述的基于FPGA、DSP和ARM的雷达信号处理平台，其特征在于，该基于FPGA、DSP和ARM的雷达信号处理平台还包括外围辅助电路，所述外围辅助电路包括DSP芯片与片外存储器SDRAM的接口、DSP芯片与FLASH芯片的接口和DSP芯片与FPGA芯片的接口。

5.根据权利要求3所述的基于FPGA、DSP和ARM的雷达信号处理平台，其特征在于，所述雷达信号处理包括脉冲压缩处理、MTD/MTI滤波器处理、CFAR恒虚警处理和自适应杂波图及电路设计。

6.根据权利要求5所述的基于FPGA、DSP和ARM的雷达信号处理平台，其特征在于，所述DSP芯片设有4组电源，分别是核电源、模拟PLL电源、内部DRAM电源和IO电源，所述DSP芯片有2个时钟参考电压管脚，分别为SCLK_VREF1和SCLK_VREF2；SCLK_VREF1和SCLK_VREF2为时钟的输入端，同时也为外部接口总线提供时钟；所述DSP芯片的内部设有一个PLL芯片和时钟驱动芯片，PLL芯片通过设置SCLK RATE2～0引脚将SCLK倍频到所需的核时钟，所述时钟驱动芯片用于保证时钟同步且同时输出多路时钟，为片外存储器提供系统时钟。

7.根据权利要求5所述的基于FPGA、DSP和ARM的雷达信号处理平台，其特征在于，所述FPGA芯片与所述DSP芯片的连接关系为：(1)64位的双向数据传输总线、32位的地址总线以及读写使能；(2)两对链路口，每个链路口都是由4位双向差分数据线和另外3个控制信号构成；(3)其他的连接信号包括：外部中断、SDRAM控制信号、FLASH控制信号、外部口DMA控制信号和复位信号。

8.根据权利要求5所述的基于FPGA、DSP和ARM的雷达信号处理平台，其特征在于，所述FPGA芯片和所述ARM处理器模块之间的具体连接关系为：32位的互联数据总线、16位的地址总线以及读写控制信号；所述FPGA芯片与片外存储器之间具体连接关系为：36位的双向数据总线、21位的地址总线以及对应的读写控制信号。

9.根据权利要求5所述的基于FPGA、DSP和ARM的雷达信号处理平台，其特征在于，所述ARM处理器模块以总线形式连接所述FPGA芯片，通过驱动与所述FPGA芯片通信；所述ARM处理器模块为SAM-3471，采用ARM9CPU，运行频率208/416MHz，配有4片32MB SDRAM内存，具有若干个接口。

10.根据权利要求6所述的基于FPGA、DSP和ARM的雷达信号处理平台，其特征在于，时钟驱动采用IDT74系列的驱动芯片。