CN111653306A - 用于单端口sram的微体系结构级通用加固装置 - Google Patents

用于单端口sram的微体系结构级通用加固装置 Download PDF

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Abstract

本发明公开了一种用于单端口SRAM的微体系结构级通用加固装置，其包括：前台处理单元，用于处理前台请求；后台处理单元，包含一个后台处理缓冲用于暂存纠正错误后的数据和对应地址、小粒度写的数据和原位置数据相叠加后的数据以及对应地址；刷新处理单元，用于支持周期刷新和初始刷新，内含定时逻辑和刷新读请求发出逻辑；数据一致性处理单元，用于对出现的数据相关性进行处理，避免数据不一致；编解码逻辑，用于对输入SRAM的数据进行编码，对从SRAM读出的数据进行解码，并对错误的数据进行检测和纠正。本发明具有操作简单、可配置能力强、支持后台缓冲等优点。

Description

用于单端口SRAM的微体系结构级通用加固装置
技术领域
本发明主要涉及到存储器技术领域，特指一种用于单端口SRAM的微体系结构级通用加固装置。
背景技术
当前，随着卫星航天系统的信息化和智能化水平的不断提高，空间辐射效应对飞行器中的电子设备的影响不断加剧。处理器(CPU、DSP、GPU等)作为这一类系统运行的核心部件，对其进行抗辐照加固设计具有重要意义。
单端口SRAM(Single Port SRAM，SP-SRAM)在处理器片上通常作为Cache的数据体、Tag体、片上便签式存储器、局部存储器、页表等，占据着芯片的大部分面积。由空间辐射效应导致单粒子翻转会导致存储器的某一位从一个稳态转化为另一个稳态，从而导致存储的数据发生错误，影响系统的正常进行。当前的星载处理器普遍采用了错误检查和校正(Error Detection And Correction，EDAC)技术进行纠错来消除SEU故障，如采用汉明码纠正1bit错误，检测2bit错误等。
一方面，SP-SRAM在处理器中位置和作用具有多样性(如片上SRAM、页表、Cache中数据体、Tag体等)，另一方面不同的设计者的经验和方法不同，目前已有的关于SP_SRAM的加固设计实现技术还存在多样性，对一些共性的要解决的问题还缺乏统一的、简洁的解决方案。这将会导致如下问题：
1)增加了设计者的工作量，不同的设计者需要学习存储器加固方面的知识，进而进行设计，总的设计工作量会提升；
2)由于不同的设计者的加固设计方法不同，对刷新、后台处理、数据相关性处理的方法，验证工作需要分别进行，将会加重验证的难度，缩短芯片的上市时间；
3)这种加固机制如果处理不合适，会影响已有访存流水线的控制逻辑，进一步会加剧代码的修改难度。
发明内容
本发明要解决的技术问题就在于：针对现有技术存在的技术问题，本发明提供一种操作简单、可配置能力强、支持后台缓冲的用于单端口SRAM的微体系结构级通用加固装置。
为解决上述技术问题，本发明采用以下技术方案：
一种用于单端口SRAM的微体系结构级通用加固装置，其包括：
前台处理单元，用于处理前台请求；
后台处理单元，包含一个后台处理缓冲用于暂存纠正错误后的数据和对应地址、小粒度写的数据和原位置数据相叠加后的数据以及对应地址；
刷新处理单元，用于支持周期刷新和初始刷新，内含定时逻辑和刷新读请求发出逻辑；
数据一致性处理单元，用于对出现的数据相关性进行处理，避免数据不一致；
编解码逻辑，用于对输入SRAM的数据进行编码，对从SRAM读出的数据进行解码，并对错误的数据进行检测和纠正。
作为本发明的进一步改进：所述前台处理单元处理的前台请求指外部的读写请求，其中写请求会按照一次写数据的宽度Wrt_Width是否和SP-SRAM的宽度RAM_Width一致，分为满写请求Wrt_Width＝RAM_Width和小粒度写请求Wrt_Width<RAM_Width，所述前台处理单元对读请求、满写请求、小粒度写请求均有不同的处理方式。
作为本发明的进一步改进：所述数据一致性处理单元用来处理前台请求和后台处理单元以及有可能写入后台处理单元的请求之间的一致性问题。
作为本发明的进一步改进：所述后台处理缓冲逐条地根据对应地址向SP-SRAM写入缓冲的数据，并删除对应的条目。
作为本发明的进一步改进：所述刷新处理单元内含定时逻辑和刷新读请求发出逻辑；所述定时逻辑用来接受用户的配置并开始计数，计数值达到用户设定的值后，开始一轮刷新；刷新过程中，所述刷新读请求发出逻辑会按地址自增的读取SP-SRAM的地址；所述刷新读请求发出逻辑读返回的数据如果判断出错，则将数据纠错后将数据和对应地址写入后台处理单元。
作为本发明的进一步改进：所述上述前台处理单元、后台处理单元和刷新处理单元均会访问SP-SRAM，当后台处理单元中不包含小粒度写请求或后台处理单元的缓冲不满时，访问SP-SRAM的优先级为前台处理单元>后台处理单元>刷新处理单元；当所述后台处理器单元满足在条件1)后台处理单元的缓冲为满；和条件2)后台处理单元的缓冲中包含的请求均为小粒度写请求，均满足时会输出一个忙信号，不再接收新的前台请求，且访问SP-SRAM的优先级为后台处理单元>刷新处理单元。
作为本发明的进一步改进：所述通用加固装置放置在存储器和用户的请求之间，用户将读写请求先发送至所述通用加固装置，再由所述通用加固装置来管理SP-SRAM并提供加固功能。
作为本发明的进一步改进：所述通用加固装置的一侧直接和SP-SRAM连接，接口信号和SP-SRAM的具体类型相关，并保持一致；所述通用加固装置的另一侧为用户需要输入或输出至所述通用加固装置的信号。
作为本发明的进一步改进：所述用户需要输入或输出至所述通用加固装置的信号分为三类：1)读写请求和读返回请求；此类信号和SP_SRAM的正常信号保持一样；2)忙信号，当忙信号为1时表示当拍装置不能接受前台请求；当用户明确需求中不会有小粒度写时，该忙信号不存在；3)配置请求和其它信息。
作为本发明的进一步改进：所述后台处理缓冲有N项，每项包含该项有效位Valid、地址Addr、数据Data、和是否是小粒度写S；后台缓冲的项数N用户根据需要设置；后台处理缓冲在无前台访问时逐项地向SP-SRAM写入，并将该项的有效位设置为0；前台的满写请求如果和后台处理缓冲的某一项地址一致时，直接将后台处理缓冲的对应项的有效位设置为0。
与现有技术相比，本发明的优点在于：
1、本发明的用于单端口SRAM的微体系结构级通用加固装置，适用于SP-SRAM不同的应用场景，对小粒度写、后台数据写入、解决数据相关性、后台数据刷新提供了完整的解决方案，用户使用该装置，可以在几乎不改变已有代码主体的前提下进行少量的互连，控制寄存器设计等工作即可完成加固工作，能够显著减少设计和验证的工作量。
2、本发明的用于单端口SRAM的微体系结构级通用加固装置，由于其主要接口和SP-SRAM基本保持了一致，用户使用本发明相当于几乎相当于接入了一个具备加固功能的SP-SRAM，所以应用本发明能够在几乎不改变现有访存流水线的情况下完成加固设计，减少了设计者调整RTL代码的难度和验证时间；
3、本发明的用于单端口SRAM的微体系结构级通用加固装置，具有普适性，针对不同SP-SRAM的深度、宽度、是否存在小粒度写，不同的纠检错算法均具有良好的支持和匹配性；
综上所述，本发明为设计者提供了一种适用于SP-SRAM的通用加固装置，从而能够减少设计者工作量、缩短芯片验证周期、完成对存储体的加固，因此本发明具有操作简单、可配置能力强、支持后台缓冲等特点。
附图说明
图1是本发明整体结构图。
图2是本发明在具体应用实例中的数据流示意图。
图3是本发明在具体应用实例中前台读请求的工作流程示意图。
图4是本发明在具体应用实例中前台满写请求的工作流程示意图。
图5是本发明在具体应用实例中前台小粒度写的工作流程示意图。
图6是本发明在具体应用实例中回写缓冲的示意图。
图7是本发明在具体应用实例中的刷新流程图。
具体实施方式
以下将结合说明书附图和具体实施例对本发明做进一步详细说明。
如图1所示，本发明的用于单端口SRAM的微体系结构级通用加固装置，包括：
前台处理单元1，用于处理前台请求；具体指外部的读写请求。其中写请求会按照一次写数据的宽度(Wrt_Width)是否和SP-SRAM的宽度(RAM_Width)一致，分为满写请求(Wrt_Width＝RAM_Width)和小粒度写请求(Wrt_Width<RAM_Width)，前台处理单元1对读请求、满写请求、小粒度写请求均有不同的处理方式。
后台处理单元2，包含一个后台处理缓冲用于暂存纠正错误后的数据和对应地址、小粒度写的数据和原位置数据相叠加后的数据以及对应地址。后台缓冲器逐条地根据对应地址向SP-SRAM写入缓冲的数据，并删除对应的条目。
刷新处理单元3，用于支持周期刷新和初始刷新，内含定时逻辑和刷新读请求发出逻辑。所述定时逻辑用来接受用户的配置并开始计数，计数值达到用户设定的值后，开始一轮刷新。刷新过程中，所述刷新读请求发出逻辑会按地址自增的读取SP-SRAM的地址。所述刷新读请求发出逻辑读返回的数据如果判断出错，则将数据纠错后将数据和对应地址写入后台处理单元2。
上述前台处理单元1、后台处理单元2和刷新处理单元3均会访问SP-SRAM，当后台处理单元2中不包含小粒度写请求或后台处理单元2的缓冲不满时，访问SP-SRAM的优先级为前台处理单元1>后台处理单元2>刷新处理单元3。当后台处理器单元满足在条件1)后台处理单元2的缓冲为满；和条件2)后台处理单元2的缓冲中包含的请求均为小粒度写请求，均满足时会输出一个忙信号，不再接收新的前台请求，且访问SP-SRAM的优先级为后台处理单元2>刷新处理单元3。
数据一致性处理单元4，用于对出现的数据相关性进行处理，避免数据不一致。所述数据一致性处理单元4主要处理前台请求和后台处理单元2以及有可能写入后台处理单元2的请求之间的一致性问题。
编解码逻辑5，用于对输入SRAM的数据进行编码，对从SRAM读出的数据进行解码，并对错误的数据进行检测和纠正。本发明不局限于某一类型的EDAC算法，常见的具有纠检错功能的码，如汉明码、Hiao码、BCH码等均可支持。
参见图1，图的最右侧示意了一个单端口存储器。对于一个不具备或不需要片上存储器加固的系统，用户的读写请求直接发送至存储器的。本发明装置需要用户放置在存储器和用户的请求之间，相当于用户将读写请求先发送至本装置，再由本发明装置来管理SP-SRAM并提供加固功能。图中本发明装置的左右两侧给出了本发明的接口信息，其中右侧信号直接和SP-SRAM连接，接口信号和SP-SRAM的具体类型相关，并保持一致；左侧为用户需要输入或输出至本发明装置的信号。主要分为三类：1)读写请求和读返回请求。此类信号和SP_SRAM的正常信号保持一样，减少了用户使用本发明的难度；2)忙信号，当忙信号为1时表示当拍发明装置不能接受前台请求。当用户明确需求中不会有小粒度写时，该忙信号不存在。3)配置请求和其它信息。其中配置请求包含刷新周期的配置、是否主动插入错误、是否关闭纠检错功能等，其它信息主要指是否发生错误但被纠正、是否发生错误且没有被纠正、错误地址和位置、刷新是否完整等用于统计的指导信息，用户可以根据需要定制选用。
图2是本发明在具体应用实例中内部数据流示意图。图中实线单箭头表示正常的数据流，虚线双箭头表示进行相关性比较。前台写满写请求，首先和后台缓冲的所有项和正要写入后台缓冲的项进行相关性比较，地址相同则作废相关的请求，之后会进行EDAC编码，然后将数据写入SP-SRAM。其访问SP-SRAM的优先级高于后台缓冲的写存储器和刷新处理单元3的刷新读存储器。前台读请求会根据进行相关性比较后直接从后台缓冲或正要写入后台缓冲的项bypass得到数据。小粒度写请求将会拆解位读请求获取SP-SRAM的原始数据进行合并后在放入后台缓冲中。刷新处理单元3会在发出刷新读操作。所有读返回的数据首先会进行EDAC解码，数据包含错误或本身是小粒度写导致的将会进入后台缓冲。
如图3所示，是本发明在具体应用实例中前台读请求的工作流程图。对于一个前台读请求，装置首先会比较读地址是否与后台缓冲中的有效地址相同，若相同，则跳入步骤3.1；若不相同则跳入步骤3.2；
步骤3.1比较读请求的读地址是否与待写入后台缓冲的请求的地址相同，若相同则跳入步骤3.3，否则跳入步骤3.4；
步骤3.2比较读请求的读地址是否与待写入后台缓冲的请求的地址相同，若相同则跳入步骤3.5，否则跳入步骤3.6；
步骤3.3将待写入的数据和后台缓冲中对应项的数据合并即为读返回的数据，合并时对于相同的bit，待写入数据的优先级高于后台缓冲对应项的数据；
步骤3.4后台缓冲中的数据是最新的数据(有可能包含纠错后的数据或小粒度写的最新数据)，则后台缓冲中地址相同的对应项数据即为该请求的读返回数据；
步骤3.5待写入后台缓冲的请求的数据即为读返回的数据；
步骤3.6向SP-SRAM发送读请求，SP-SRAM的数据返回并EDAC解码纠错后的数据即为读返回数据。从SP-SRAM中读出的数据有三种可能：①正确的不需要纠错的数据；②错误可被译码器纠正的数据；③超出纠错能力范围的数据。此时对返回数据来说，除了输出数据还要输出相关错误信息，比如错误比特位置、是否出现可纠错、是否出现不可纠错。
如图4所示，是本发明在具体应用实例中前台满写请求的工作流程图。在有满写请求信号时，首先，装置会比较写地址与后台缓冲中各个有效项的地址是否相同，若相同，则清除后台缓冲的对应项；其次，装置会比较写地址与待写入后台缓冲的请求的地址是否相同，若相同则将待写请求作废；最后将写数据进行EDAC编码后写入SP-SRAM。
如图5所示，是本发明在具体应用实例中，处理前台小粒度写请求的工作流程图。本装置对小粒度写的处理方式是将小粒度写转换成读操作，将读出的数据与小粒度写数据按照掩码进行拼接，然后写入后台缓冲。
步骤5.1判断小粒度请求的地址和后台缓冲的有效地址是否相同，若相同，则将小粒度写的数据和后台缓冲对应的项的数据合并；否则转入步骤5.2；
步骤5.2判断小粒度请求的地址和待写入后台缓冲的请求有效地址是否相同，若相同，则将小粒度写的数据和待写入后台缓冲请求的数据合并；否则转入步骤5.3；
步骤5.3向SP-SRAM发送读请求，缓存要写入的数据和掩码；
步骤5.4将读出的数据进行EDAC编码并和步骤5.3缓存的写数据合并；
步骤5.5将合并后的数据写入后台缓冲。
如图6所示，是本发明在具体应用实例中后台缓冲示意图。后台缓冲有N项，每项包含该项有效位(Valid)、地址(Addr)、数据(Data)、和是否是小粒度写(S)。后台缓冲的项数N用户可以根据需要设置。后台缓冲在无前台访问时逐项地向SP-SRAM写入，并将该项的有效位设置为0。前台的满写请求如果和后台缓冲的某一项地址一致时，直接将后台缓冲的对应项的有效位设置为0。存在以下两种情况新的数据请求会进入后台缓冲：1)当读出的数据经过EDAC解码后发现包含错误且错误能够被纠正时，该请求会进入后台缓冲；2)小粒度写请求的数据和该位置的原始数据合并后的请求会进入后台缓冲。进入后台缓冲时，采用如下优先级，1)后台缓冲某一项的有效位为0时，优先使用；2)后台缓冲的某一项小粒度写属性为0时，次优先占用。当这两种情况都不满足时，即后台缓冲的所有项均有效，且均为小粒度写引起的，此时系统的Bsy信号将变为1，不再接受新的前台访问请求。
如图7所示，是本发明在具体应用实例中刷新处理的状态机。为避免错误累积，超出纠错能力，本装置支持对存储体进行周期刷新和初始刷新，用户可以设置是否支持初始刷新和周期刷新的周期值T。在系统复位后SP-SRAM中的数据会是随机值，如果于有些存储体存在没有写过便直接进行读，会产生不可纠正的错误，系统会产生不必要的异常，本装置会在系统复位之后固定的节拍之内，直接进行一轮刷新(初始刷新)。初始刷新过程中，从SP-SRAM的0地址开始读数据，读返回的数据进行解码，错误的地址和数据将写入后台缓冲，后台缓冲择机编码并写入到SP-SRAM中，直到读到最后一个地址为止。初始刷新过程中只纠错，不报错。初始刷新完成后开始新一轮次计数，当计数值小于T时，装置继续进行累加，直到计数值等于T，计数值清零并开始一轮刷新(周期刷新)，周期刷新的过程和初始刷新类似，只是既需要纠错也需要报错。一次周期刷新完成后，计数值会继续开始计数，计算值等于T后开始一轮新的周期刷新，不断循环。
以上仅是本发明的优选实施方式，本发明的保护范围并不仅局限于上述实施例，凡属于本发明思路下的技术方案均属于本发明的保护范围。应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明原理前提下的若干改进和润饰，应视为本发明的保护范围。

Claims (10)

1.一种用于单端口SRAM的微体系结构级通用加固装置，其特征在于，包括：
前台处理单元，用于处理前台请求；
后台处理单元，包含一个后台处理缓冲用于暂存纠正错误后的数据和对应地址、小粒度写的数据和原位置数据相叠加后的数据以及对应地址；
刷新处理单元，用于支持周期刷新和初始刷新，内含定时逻辑和刷新读请求发出逻辑；
数据一致性处理单元，用于对出现的数据相关性进行处理，避免数据不一致；
编解码逻辑，用于对输入SRAM的数据进行编码，对从SRAM读出的数据进行解码，并对错误的数据进行检测和纠正。
2.根据权利要求1所述的用于单端口SRAM的微体系结构级通用加固装置，其特征在于，所述前台处理单元处理的前台请求指外部的读写请求，其中写请求会按照一次写数据的宽度Wrt_Width是否和SP-SRAM的宽度RAM_Width一致，分为满写请求Wrt_Width＝RAM_Width和小粒度写请求Wrt_Width<RAM_Width，所述前台处理单元对读请求、满写请求、小粒度写请求均有不同的处理方式。
3.根据权利要求1所述的用于单端口SRAM的微体系结构级通用加固装置，其特征在于，所述数据一致性处理单元用来处理前台请求和后台处理单元以及有可能写入后台处理单元的请求之间的一致性问题。
4.根据权利要求1所述的用于单端口SRAM的微体系结构级通用加固装置，其特征在于，所述后台处理缓冲逐条地根据对应地址向SP-SRAM写入缓冲的数据，并删除对应的条目。
5.根据权利要求1所述的用于单端口SRAM的微体系结构级通用加固装置，其特征在于，所述刷新处理单元内含定时逻辑和刷新读请求发出逻辑；所述定时逻辑用来接受用户的配置并开始计数，计数值达到用户设定的值后，开始一轮刷新；刷新过程中，所述刷新读请求发出逻辑会按地址自增的读取SP-SRAM的地址；所述刷新读请求发出逻辑读返回的数据如果判断出错，则将数据纠错后将数据和对应地址写入后台处理单元。
6.根据权利要求1-5中任意一项所述的用于单端口SRAM的微体系结构级通用加固装置，其特征在于，所述上述前台处理单元、后台处理单元和刷新处理单元均会访问SP-SRAM，当后台处理单元中不包含小粒度写请求或后台处理单元的缓冲不满时，访问SP-SRAM的优先级为前台处理单元>后台处理单元>刷新处理单元；当所述后台处理器单元满足在条件1)后台处理单元的缓冲为满；和条件2)后台处理单元的缓冲中包含的请求均为小粒度写请求，均满足时会输出一个忙信号，不再接收新的前台请求，且访问SP-SRAM的优先级为后台处理单元>刷新处理单元。
7.根据权利要求1-5中任意一项所述的用于单端口SRAM的微体系结构级通用加固装置，其特征在于，所述通用加固装置放置在存储器和用户的请求之间，用户将读写请求先发送至所述通用加固装置，再由所述通用加固装置来管理SP-SRAM并提供加固功能。
8.根据权利要求7所述的用于单端口SRAM的微体系结构级通用加固装置，其特征在于，所述通用加固装置的一侧直接和SP-SRAM连接，接口信号和SP-SRAM的具体类型相关，并保持一致；所述通用加固装置的另一侧为用户需要输入或输出至所述通用加固装置的信号。
9.根据权利要求8所述的用于单端口SRAM的微体系结构级通用加固装置，其特征在于，所述用户需要输入或输出至所述通用加固装置的信号分为三类：1)读写请求和读返回请求；此类信号和SP_SRAM的正常信号保持一样；2)忙信号，当忙信号为1时表示当拍装置不能接受前台请求；当用户明确需求中不会有小粒度写时，该忙信号不存在；3)配置请求和其它信息。
10.根据权利要求1-5中任意一项所述的用于单端口SRAM的微体系结构级通用加固装置，其特征在于，所述后台处理缓冲有N项，每项包含该项有效位Valid、地址Addr、数据Data、和是否是小粒度写S；后台缓冲的项数N用户根据需要设置；后台处理缓冲在无前台访问时逐项地向SP-SRAM写入，并将该项的有效位设置为0；前台的满写请求如果和后台处理缓冲的某一项地址一致时，直接将后台处理缓冲的对应项的有效位设置为0。
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