CN109994082B - 发光显示装置 - Google Patents

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Abstract

本发明公开了一种发光显示装置。该发光显示装置包括：基板，包括包含多个像素区域的显示区域和围绕显示区域的非显示区域；穿过基板的显示区域的第一栅极线至第n栅极线；穿过基板的显示区域的第一数据线至第m数据线；穿过基板的显示区域的第一像素驱动电力线至第m像素驱动电力线；多个像素，所述多个像素中的每个设置在基板的至少一个像素区域中并且连接至相邻栅极线、相邻数据线和相邻像素驱动电力线；以及至少一个数据缓冲芯片，所述至少一个数据缓冲芯片设置在基板的显示区域中并且连接至第一数据线至第m数据线中的相应的数据线。因此，无论数据驱动电路与每个像素之间的距离如何，都保持每个像素的恒定数据电压充电速率。

Description

发光显示装置
相关申请的交叉引用
本申请要求于2017年12月29日提交的韩国专利申请第10-2017-0184845号的权益，其如同在本文中完全阐述一样通过引用并入本文。
技术领域
本公开涉及一种发光显示装置。
背景技术
近来，随着多媒体的发展，显示装置的重要性正在增加。因此，平板显示装置如液晶显示(LCD)装置、有机发光显示装置和发光二极管显示装置正得到实际使用。平板显示装置中的LCD装置和有机发光显示装置具有良好的特性例如薄、轻并且低功耗，因此被广泛用作电视机(TV)、笔记本电脑和监视器以及便携式电子设备例如电子笔记本、电子书、便携式多媒体播放器(PMP)、导航设备、超移动个人电脑(PC)、移动手机、智能手机、智能手表、平板个人电脑(PC)、手表手机和移动通信终端的显示屏。
相关技术的发光显示装置包括显示面板，该显示面板包括多个数据线、多个栅极线、以及连接至相应数据线和相应栅极线的多个像素、将数据信号提供至数据线的数据驱动电路和将栅极信号提供至多个栅极线的栅极驱动电路。而且，多个像素中的每个被提供有与来自栅极驱动电路的通过相应栅极线提供的栅极信号同步的、来自数据驱动电路的通过相应数据线提供的数据信号，从而显示与数据信号对应的图像。
在相关技术的发光显示装置的显示面板中，多个像素由数据驱动电路和栅极驱动电路驱动，但是由于RC负载随着每个像素变得更远离数据驱动电路而增加，通过数据线施加的数据电压减小。以这种方式，由于每个像素与数据驱动电路之间的距离而发生所施加的数据电压的偏差，并且由此，将数据电压充分充电到多个像素中的时间不足。因此，由于多个像素中的每个的位置而发生数据电压充电错误，并且由此，出现显示面板的亮度差异，引起显示面板的劣化。另外，在包括具有高分辨率和大面积的显示面板的发光显示装置中，由于显示面板的左部和右部之间的亮度偏差，图像质量更加劣化。
发明内容
因此，本公开涉及提供一种基本上消除了由于相关技术的限制和缺点而引起的一个或更多个问题的发光显示装置。
本公开的一方面涉及提供一种发光显示装置，其包括连接至数据线的至少一个数据缓冲芯片，因此，无论数据驱动电路与每个像素之间的距离如何，都保持每个像素的恒定数据电压充电速率。
本公开的另一方面涉及提供一种发光显示装置，其包括连接至数据线的至少一个数据缓冲芯片，因此减少了数据驱动电路所消耗的功率。
本公开的附加优点和特征将部分地在以下描述中进行阐述，并且部分地对于本领域普通技术人员而言在阅读以下内容后将变得明显，或者可以从本公开的实践中获知。本公开的目的和其它优点可以通过在撰写的说明书及其权利要求书以及附图中特别指出的结构来实现和获得。
为了实现这些和其他优点并且根据本公开的目的，如本文所体现和广泛描述的，提供了一种发光显示装置，所述发光显示装置包括：基板，所述基板包括包含多个像素区域的显示区域和围绕显示区域的非显示区域；穿过基板的显示区域的第一栅极线至第n栅极线；穿过基板的显示区域的第一数据线至第m数据线；穿过基板的显示区域的第一像素驱动电力线至第m像素驱动电力线；多个像素，所述多个像素中的每个设置在基板的至少一个像素区域中并连接至相邻栅极线、相邻数据线和相邻像素驱动电力线；以及至少一个数据缓冲芯片，所述至少一个数据缓冲芯片设置在基板的显示区域中并且连接至第一数据线至第m数据线中的相应数据线。
其他实施方式的细节包括在详细描述和附图中。
应当理解的是，本公开的以上总体描述和以下详细描述都是示例性和说明性的，并且旨在提供对所要求保护的公开内容的进一步说明。
附图说明
附图被包括以提供对本公开的进一步理解，并且附图并入本申请中并且构成本申请的一部分，附图示出了本公开的实施方式，并且附图与说明书一起用于说明本公开的原理。在附图中；
图1是示出根据本公开的实施方式的发光显示装置的图；
图2是示出图1中所示的基板的显示区域的平面图；
图3是示出根据本公开的实施方式的发光显示装置中的数据缓冲芯片和由数据缓冲芯片划分的多个像素部分的图；
图4是示意性地示出根据本公开的实施方式的发光显示装置中的数据缓冲芯片的输入/输出结构的图；
图5是示出根据本公开的实施方式的发光显示装置中的一个像素的图；
图6是沿图1所示的线I-I'截取的截面图；
图7是示出根据本公开的实施方式的发光显示装置中的阴极电极和阴极电力线之间的连接结构的图；
图8是示出图2中所示的栅极驱动芯片阵列部的图；
图9是示出图8中所示的一个栅极驱动芯片的图；
图10是示出图8中所示的栅极驱动芯片阵列部的输入信号和输出信号的波形图；
图11是用于描述根据本公开的实施方式的发光显示装置中的栅极缓冲芯片的图；
图12是示意性地示出图11中所示的栅极缓冲芯片的结构的图；
图13是沿图11中所示的线II-II'截取的截面图；
图14是示出图2中所示的数据驱动芯片阵列部的图；
图15是示出根据本公开的另一实施方式的发光显示装置的图；
图16是示出图15中所示的基板的图；
图17是示出图15和图16中所示的电源管理芯片阵列部的框图；以及
图18是示出图15和图16中所示的定时控制器芯片阵列部和数据驱动芯片阵列部的图。
具体实施方式
现在将详细地参照本公开的示例性实施方式，在附图中示出了这些示例性实施方式的示例。在可能的情况下，贯穿附图将使用相同的附图标记来指代相同或相似的部分。
将通过参照附图描述的以下实施方式来阐明本公开的优点和特征以及其实现方法。然而，可以以不同的形式实施本公开并且本公开不应当被解释为限于本文所陈述的实施方式。而是，提供这些实施方式使得本公开将是详尽和完备的，并且向本领域技术人员充分传达本公开的范围。此外，本公开仅由权利要求书的范围限定。
用于描述本公开的实施方式的附图中所公开的形状、尺寸、比率、角度、数目仅是示例，并且因此本公开不限于所示出的细节。通篇中相似的附图标记指代相似的元件。在以下描述中，当相关已知功能或配置的详细描述被确定为不必要地模糊了本公开的重点时，将省略详细描述。在使用本说明书中描述的“包括”、“具有”和“包含”的情况下，除非使用“仅”，否则可以添加另一部分。单数形式的术语可以包括复数形式，除非被相反地引用。
在对元件进行解释时，尽管没有明确描述，但是元件被解释为包括误差范围。
在描述位置关系时，例如，当两个部件之间的位置关系被描述为“在……上”、“在……上方”、“在……下”和“紧接着”时，除非使用“仅”或“直接”，否则可以在这两个部件之间设置一个或更多个其他部件。
将要理解的是，虽然本文中可以使用术语“第一”、“第二”等来描述各种元件，但是这些元件不应当受限于这些术语。这些术语仅用于将一个元件与另一个元件区分。例如，在没有脱离本公开的范围的情况下，第一元件可以被称为第二元件，并且类似地，第二元件可以被称为第一元件。
在描述本公开的元件时，可以使用术语“第一”、“第二”等。这些术语仅用于区分一个元件与另一个元件，并且相应元件的本质、序列、顺序或数目不应受这些术语限制。应当理解，当元件或层被描述为“连接”、“耦接”或“粘附”到另一个元件或层时，该元件或层可以直接连接或粘附到另一个元件或层，但是另一个元件或层可以“布置”在元件或层之间，或者元件或层可以通过另一个元件或层彼此“连接”、“耦接”或“粘附”。
如本领域技术人员可以充分理解的，本公开的各个实施方式的特征可以部分地或全部地彼此耦合或组合，并且可以以各种方式彼此协作并在技术上被驱动。本公开的实施方式可以彼此独立地实施或者可以以相互依赖的关系一起实施。
在下文中，将参照附图详细描述本公开的实施方式。
图1是示出根据本公开的实施方式的发光显示装置的图。图2是示出图1中所示的基板的显示区域的平面图。图3是示出根据本公开的实施方式的发光显示装置中的数据缓冲芯片和由数据缓冲芯片划分的多个像素部分的图。图4是示意性地示出根据本公开的实施方式的发光显示装置中的数据缓冲芯片的输入/输出结构的图。图5是示出根据本公开的实施方式的发光显示装置中的一个像素的图。
参照图1至图5，根据本公开的实施方式的显示装置可以包括显示面板100、以及安装在显示面板100上的栅极驱动芯片阵列部200和数据驱动芯片阵列部300(3001-300m)。
显示面板100可以包括彼此面对的基板110和对置基板190。此处，基板110可以是像素阵列基板，以及对置基板190可以是包括滤色器的滤色器阵列基板。另外，基板110可以具有大于对置基板190的尺寸的尺寸，因此，基板110的一个边缘可以被暴露而不被对置基板190覆盖。
基板110(基底基板)可以由诸如玻璃、石英、陶瓷或塑料的绝缘材料形成。例如，包括塑料的基板110可以是聚酰亚胺膜，并且具体地，可以是能够在高温沉积工艺下耐受高温的耐热聚酰亚胺膜。基板110可以包括包含多个像素区域的显示区域DA和非显示区域NDA。显示区域DA可以被定义为显示图像的区域，而非显示区域NDA可以是不显示图像的区域并且可以被限定在基板110的边缘中以围绕显示区域DA。
根据实施方式，基板110可以包括在第一方向X上穿过显示区域DA的第一栅极线至第n栅极线GL(GL1,GL2,…GLi,…GLn)，以及在与第一方向X交叉的第二方向Y上穿过显示区域DA的第一数据线至第m数据线DL(DL1,DL2,…DLj,…DLm)，其中m和n可以是等于或大于1的自然数。另外，基板110可以包括与第一数据线至第m数据线DL平行布置的第一像素驱动电力线至第m像素驱动电力线PL(PL1,PL2,…PLj,…PLm)。第一栅极线至第n栅极线GL与第一数据线至第m数据线DL可以彼此交叉以限定显示区域DA中的多个像素区域。
根据实施方式，基板110可以包括用于显示图像的多个像素P。多个像素P可以各自包括像素驱动芯片120和多个发光器件E。
像素驱动芯片120可以设置在多个像素区域中的每个中，连接至相邻栅极线GL、相邻数据线DL和相邻像素驱动电力线PL，并且连接至发光器件E。根据实施方式，像素驱动芯片120可以是最小单元微芯片或一个芯片组，并且可以是包括两个或更多个晶体管和一个或更多个电容器并且具有精细尺寸的半导体封装器件。多个像素驱动芯片120中的每个可以基于通过像素驱动电力线PL提供的像素驱动电压VDD，通过响应于通过栅极线GL提供的栅极脉冲GP，向发光器件E提供与通过数据线DL提供的数据电压V_DATA对应的驱动电流Id来控制发光器件E的发光。
根据实施方式，多个像素驱动芯片120中的每个可以包括第一凸块B1至第四凸块B4和像素驱动电路PC。
第一凸块B1(或栅极凸块)可以电连接至相邻栅极线GL以通过栅极线GL接收栅极脉冲GP。第二凸块B2(或数据凸块)可以电连接至相邻数据线DL以通过数据线DL接收数据电压V_DATA。第三凸块B3(或电力输入凸块)可以电连接至相邻像素驱动电力线PL并且可以通过像素驱动电力线PL被提供有像素驱动电压VDD。第四凸块B4(或输出凸块)可以电连接至发光器件E以向发光器件E提供数据电流。
像素驱动电路PC可以连接至第一凸块B1至第四凸块B4，并且可以基于通过第三凸块B3提供的像素驱动电压VDD，响应于通过第一凸块B1提供的栅极脉冲GP，向第四凸块B4输出与通过第二凸块B2提供的数据电压V_DATA对应的数据电流。
根据实施方式，像素驱动电路PC(或内部像素驱动电路)可以包括开关晶体管Ts、驱动晶体管Tdr和电容器Cst。
开关晶体管Ts可以包括连接至第一凸块B1的栅电极、连接至第二凸块B2的第一源电极/漏电极、以及连接至驱动晶体管Tdr的栅电极的第二源/漏电极。此处，开关晶体管Ts的第一源电极/漏电极和第二源电极/漏电极中的每个基于电流方向可以是源电极或漏电极。开关晶体管Ts可以根据通过第一凸块B1提供的栅极脉冲GP导通，并且可以将通过第二凸块B2提供的数据电压V_DATA传输到驱动晶体管Tdr。
驱动晶体管Tdr可以包括连接至开关晶体管Ts的第二源/漏电极的栅电极、通过第三凸块B3被提供有像素驱动电压VDD的漏电极、以及连接至第四凸块B4的源电极。驱动晶体管Tdr可以基于从开关晶体管Ts传输的数据电压V_DATA来控制从第三凸块B3通过第四凸块B4流到发光器件E的数据电流Id，以控制发光器件E的发光。
电容器Cst可以设置在驱动晶体管Tdr的栅电极与源电极之间的交叠区域中。电容器Cst可以存储提供至驱动晶体管Tdr的栅电极的驱动电压Vd，并且可以利用存储的驱动电压Vd导通驱动晶体管Tdr。
可选地，像素驱动电路PC还可以包括至少一个补偿薄膜晶体管(TFT)用于补偿驱动晶体管Tdr的阈值电压的漂移，并且此外，还可以包括至少一个辅助电容器。根据实施方式，基于TFT的数目和辅助电容器的数目，可以向像素驱动电路PC另外提供诸如初始化电压的补偿电压。因此，像素驱动电路PC可以改变为本领域技术人员公知的发光显示装置的像素驱动电路PC，其允许发光器件E通过电流驱动方式发光。在这种情况下，基于像素驱动电路PC的TFT的数目和电源的数目，多个像素驱动芯片120中的每个还可以包括至少一个端子(或凸块)。此外，可以在基板110上另外显示与像素驱动电压VDD对应的电力线。
多个发光器件E中的每个可以利用从像素驱动芯片120提供的驱动电流Id发光。根据实施方式，从多个发光器件E发射的光可以通过对置基板190输出到外部，或者可以通过基板110输出到外部。
根据实施方式，多个发光器件E中的每个可以包括连接至相应的像素驱动芯片120的第四凸块B4的阳极电极(或第一电极)、连接至阳极电极的发光层、以及连接至发光层的阴极电极(或第二电极)CE。发光层可以包括有机发光层、无机发光层和量子点发光层中的一种，或者可以包括包含有机发光层(或无机发光层)和量子点发光层的堆叠或混合结构。
对置基板190可以覆盖设置在基板110上的多个像素P。例如，对置基板190可以是玻璃基板、柔性基板、塑料膜等。另外，对置基板190可以是聚对苯二甲酸乙二醇酯膜、透明聚酰亚胺膜等。对置基板190可以通过透明粘合剂层粘结至基板110。
在基板110的非显示区域NDA中可以设置有栅极驱动芯片阵列部200并且可以连接至第一栅极线至第n栅极线GL。栅极驱动芯片阵列部200可以响应于通过设置在基板110的第一非显示区域(或上非显示区域)中的焊盘部PP提供的参考时钟信号和栅极起始信号，将栅极脉冲GP依次提供至第一栅极线至第n栅极线GL。例如，栅极驱动芯片阵列部200可以包括分别连接至第一栅极线至第n栅极线GL的第一栅极驱动芯片至第n栅极驱动芯片210。
根据实施方式，栅极驱动芯片阵列部200可以设置在基板110的第二非显示区域(或左非显示区域)或者第三非显示区域(或右非显示区域)中并且可以以单馈送方式操作以将栅极脉冲GP依次提供至第一栅极线至第n栅极线GL。
根据另一实施方式，栅极驱动芯片阵列部200可以设置在基板110的第二非显示区域(或左非显示区域)或者第三非显示区域(或右非显示区域)中并且可以以双馈送方式操作以将栅极脉冲GP依次提供至第一栅极线至第n栅极线GL。
根据另一实施方式，栅极驱动芯片阵列部200可以设置在基板110的第二非显示区域(或左非显示区域)或者第三非显示区域(或右非显示区域)中并且可以以基于双馈送的隔行扫描方式操作以将栅极脉冲GP依次提供至第一栅极线至第n栅极线GL。
在基板110的非显示区域NDA中可以设置有数据驱动芯片阵列部300并且可以连接至第一数据线至第m数据线DL。详细地，数据驱动芯片阵列部300可以将通过设置在基板110的第一非显示区域(或上非显示区域)中的焊盘部PP提供的数据信号转换为数据电压，并且可以将数据电压提供至第一数据线至第m数据线DL中的相应数据线。例如，数据驱动芯片阵列部300可以包括多个数据驱动芯片，用于将数据电压分别提供至第一数据线至第m数据线DL。
在基板110的显示区域DA中可以设置有数据缓冲芯片350(350a，350b，350c)，并且多个数据缓冲芯片350可以分别连接至第一数据线至第m数据线DL。此处，数据缓冲芯片350可以是最小单元微芯片或一个芯片组，并且可以是包括包含多个晶体管的集成电路(IC)并具有精细尺寸的半导体封装器件。
在包括具有高分辨率和大面积的显示面板的发光显示装置中，可以根据120Hz或更高的帧频执行高速驱动。在这种情况下，由于RC负载随着数据线DL变得更远离数据驱动芯片阵列部300而增加，因此连接至数据线DL的像素P的数据电压充电速率可能基于数据线DL的位置而变化，并且由于显示面板的左部和右部之间的亮度偏差，图像质量可能会降低。因此，在根据本公开的发光显示装置中，至少一个数据缓冲芯片350可以连接至第一数据线DL1至第m数据线DLm中的每个数据线，从而防止显示面板100因数据线DL的RC负载偏差而劣化。
根据实施方式，第一数据线DL1至第m数据线DLm中的每个数据线可以包括被设置在显示区域DA中的数据缓冲芯片350分开的第一分段线DLa和第二分段线DLb。详细地，第一分段线DLa可以连接至与两个相邻像素P的前级像素P(例如，前像素部分中的像素P)连接的数据线DL，以及第二分段线DLb可以连接至与两个相邻像素P的后级像素P(例如，后像素部分中的像素P)连接的数据线DL。
数据缓冲芯片350可以安装在缓冲层111(如后面将描述的图6中所示)上，以与设置在第一数据线DL1至第m数据线DLm中的每个数据线的第一分段线DLa和第二分段线DLb之间的分隔部分交叠，或者可以安装在设置在缓冲层111中的凹入部分112(如图6所示)上。数据缓冲芯片350可以电连接第一分段线DLa和第二分段线DLb，对通过第一分段线DLa提供的数据电压V_DATA进行采样，并在采样时段期间保持所采样的数据电压V_DATA。因此，数据缓冲芯片350可以将保持的数据电压V_DATA提供至第二分段线DLb，从而防止由数据线DL的RC负载引起的电压降。因此，即使当数据线DL距数据驱动芯片阵列部300较远时，数据缓冲芯片350也可以将保持的数据电压V_DATA提供至设置在距数据缓冲芯片350一定距离处的数据线DL，从而增强每个像素P的数据电压V_DATA充电速率。另外，即使当发光显示装置包括具有高分辨率和大面积的显示面板时，数据缓冲芯片350的数目也可以增加，因此，可以保持恒定的数据电压V_DATA充电速率。此处，数据缓冲芯片350可以实现为具有精细尺寸的微芯片或芯片组，因此，可以使用期望数目的数据缓冲芯片350来维持满足成本的恒定的数据电压V_DATA充电速率。
根据实施方式，基板110的显示区域DA可以包括由至少一个数据缓冲芯片350划分的多个像素部分。例如，当数据缓冲芯片350包括第一数据缓冲芯片350a、第二缓冲芯片350b和第三数据缓冲芯片350c时，基板110的显示区域DA可以包括第一像素部分S1至第四像素部分S4。在这种情况下，可以向设置在第一像素部分S1中的多个像素P直接提供来自数据驱动芯片阵列部300的数据电压V_DATA。此外，可以通过第一数据缓冲芯片350a向设置在第二像素部分S2中的多个像素P提供所采样并保持的数据电压V_DATA，可以通过第二数据缓冲芯片350b向设置在第三像素部分S3中的多个像素P提供所采样并保持的数据电压V_DATA，并且可以通过第三数据缓冲芯片350c向设置在第四像素部分S4中的多个像素P提供所采样并保持的数据电压V_DATA。因此，第一像素部分S1可以表示即使在从数据驱动芯片阵列部300直接输入数据电压V_DATA时也保持恒定得数据电压V_DATA充电速率的部分。另外，第二像素部分S2至第四像素部分S4中的每个像素部分可以表示第一数据缓冲芯片350a至第三数据缓冲芯片350c支承第二像素部分S2至第四像素部分S4中的每个像素部分的多个像素P的部分，以便与第一像素部分S1的多个像素P相比，数据电压V_DATA充电速率不会降低。因此，可以基于发光显示装置的面积、数据驱动芯片阵列部300的性能、数据电压V_DATA的电平、数据线DL的RC负载等来调节数据缓冲芯片350的数目和由数据缓冲芯片350划分的多个像素部分中的每个的尺寸。
例如，第一像素部分S1的像素P可以表示沿第一水平线HL1至第i水平线HLi布置的像素P，第二像素部分S2的像素P可以表示沿第i+1水平线HLi+1至第j水平线HLj布置的像素P，第三像素部分S3的像素P可以表示沿第j+1水平线HLj+1至第k水平线HLk布置的像素P，并且第四像素部分S4的像素P可以表示沿第k+1水平线HLk+1至第n水平线HLn布置的像素P。在这种情况下，可以假设i、j、k和n是自然数，并且i、j、k和n之间的关系是i<j<k<n。
根据实施方式，设置在第一像素部分S1中的像素P的数目或者沿着第一水平线HL1至第i水平线HLi布置的像素P的数目可以大于设置在第二像素部分S2至第四像素部分S4中的每个像素部分中的像素P的数目。详细地，可以向第一像素部分S1的像素P直接提供来自数据驱动芯片阵列部300的数据电压V_DATA，并且可以通过第一数据缓冲芯片350a至第三数据缓冲芯片350c中的相应数据缓冲芯片向第二像素部分S2至第四像素部分S4中的每个像素部分的像素P提供所采样并保持的数据电压V_DATA。因此，设置在第一像素部分S1中的像素P的数目可以大于设置在另一像素部分中的像素P的数目。
根据实施方式，分别设置在第二像素部分S2至第四像素部分S4中的像素P的数目可以相同。详细地，可以通过第一数据缓冲芯片350a至第三数据缓冲芯片350c中的相应数据缓冲芯片向第二像素部分S2至第四像素部分S4中的每个像素部分的像素P提供所采样并保持的数据电压V_DATA，因此，分别设置在第二像素部分S2至第四像素部分S4中的像素P的数目可以相同。
在根据本公开的发光显示装置中，第一数据缓冲芯片350a至第三数据缓冲芯片350c中的每个数据缓冲芯片可以采样并保持数据电压V_DATA并且可以提供所采样并保持的数据电压V_DATA，从而减少由数据驱动芯片阵列部300消耗的功率。根据实施方式，分别设置在第一像素部分S1至第四像素部分S4中的像素P的数目的比率可以对应于2:1:1:1。在这种情况下，由于根据本公开的发光显示装置包括第一数据缓冲芯片350a至第三数据缓冲芯片350c，因此在下面的表1中列出了在第一像素部分S1至第四像素部分S4中的每个像素部分中消耗的功率。
[表1]
消耗功率[W] P＝a*(b*f)*C*VDD*Vswing
第一像素部分(S1) 0.4*(1*f)*C*VDD*Vswing
第二像素部分(S2) 0.2*(0.6*f)*C*VDD*Vswing
第三像素部分(S3) 0.2*(0.4*f)*C*VDD*Vswing
第四像素部分(S4) 0.2*(0.2*f)*C*VDD*Vswing
此处，a可以表示由数据缓冲芯片350驱动的水平线中设置的像素P的数目的比率。此处，电容C的值可以与由数据缓冲芯片350驱动的水平线中设置的像素P的数目的比率成比例。另外，b可以表示在单位帧期间驱动数据驱动芯片阵列部300或第一数据缓冲芯片350a至第三数据缓冲芯片350c的时间。例如，数据驱动芯片阵列部300可以连续操作长达所有像素P能够在单位帧期间被驱动的时间t，并且可以在数据电压V_DATA被施加到第一像素部分S1的像素P(对应于所有像素P的40％)时不操作。另外，第一数据缓冲芯片350a可以操作用于在单位帧期间驱动第二像素部分S2至第四像素部分S4的所有像素P的一段时间(0.6t)。另外，f可以表示帧频率，并且Vswing可以表示数据电压V_DATA的最高电平和最低电平之间的电平宽度。
为了描述表1的结果，发光显示装置在第一像素部分S1至第四像素部分S4期间消耗功率“0.64*f*C*VDD*Vswing”[W]。然而，当发光显示装置通过仅使用数据驱动芯片阵列部300而不包括第一数据缓冲芯片350a至第三数据缓冲芯片350c进行操作时，发光显示装置可消耗功率“f*C*VDD*Vswing”[W]。因此，在根据本公开的发光显示装置中，在将第一数据缓冲芯片350a至第三数据缓冲芯片350c设置成使得分别设置在第一像素部分S1至第四像素部分S4中的像素P的数目的比率对应于2:1:1:1时，与不设置第一数据缓冲芯片350a至第三数据缓冲芯片350c的情况相比，可以降低功耗。
在图4中，数据缓冲芯片350可以包括第一凸块B1至第四凸块B4。
第一凸块B1可以电连接至第一分段线DLa，并且可以通过第一分段线DLa被提供有数据电压V_DATA。例如，第一凸块B1可以通过设置在第一平坦化层中的与第一分段线DLa交叠的第一凸块接触孔电连接至第一分段线DLa。
第二凸块B2可以电连接至第二分段线DLb，并且可以在采样时段期间将保持的数据电压V_DATA输出至第二分段线DLb。例如，第二凸块B2可以通过设置在第一平坦化层中的与第二分段线DLb交叠的第二凸块接触孔电连接至第二分段线DLb。
第三凸块B3可以电连接至相邻像素驱动电力线PL，并且可以通过像素驱动电力线PL被提供有像素驱动电压VDD。例如，第三凸块B3可以通过设置在第一平坦化层和绝缘层中的与从相邻像素驱动电力线PL突出的突起电极交叠的第三凸块接触孔电连接至像素驱动电力线PL。
第四凸块B4可以电连接至相邻的阴极电力线CPL，并且可以通过阴极电力线CPL(如后面描述的图7所示)被提供有阴极电压VSS。例如，第四凸块B4可以通过设置在第一平坦化层和绝缘层中的与从相邻阴极电力线CPL突出的突起电极交叠的第四凸块接触孔电连接至阴极电力线CPL。可选地，基于数据缓冲芯片350的安装位置，第四凸块B4可以通过多个阴极连接电极CCE(如图7所示)直接连接至阴极电极CE，而不与阴极电力线CPL电连接。
根据另一实施方式，数据缓冲芯片350可以嵌入像素驱动芯片120中。在这种情况下，像素驱动芯片120可以包括连接至数据线DL的第一分段线DLa的数据输入凸块和连接至数据线DL的第二分段线DLb的数据输出凸块。此外，由于数据缓冲芯片350嵌入多个像素P中的每个的像素驱动芯片120中，因此数据缓冲芯片350可以采样通过数据输入凸块提供的数据电压V_DATA，在采样时段期间保持所采样的数据电压V_DATA，并将所采样和保持的数据电压V_DATA提供至后级像素P。因此，可以在显示面板100中设置等于像素P的数目的数据缓冲芯片350，因而，像素P的数据电压V_DATA充电速率可以完全相同。
数据缓冲芯片350可以对通过第一分段线DLa提供的数据电压V_DATA进行采样，在采样时段期间保持所采样的数据电压V_DATA，并通过第二分段线DLb输出所采样和保持数据电压V_DATA，从而使由数据线DL的RC负载引起的数据线DL的基于位置的数据电压V_DATA充电速率的偏差最小化，以防止显示面板100劣化。因此，在根据本公开的发光显示装置中，由于数据缓冲芯片350设置在布置在显示区域DA中的数据线DL中的每个中，所以减小了数据驱动芯片阵列部300的尺寸，并且设置在具有超大面积的显示面板中的数据线可以由数据驱动芯片阵列部300和数据缓冲芯片350驱动。
根据实施方式，发光显示装置还可以包括控制板400、定时控制器500、电源管理电路600和显示驱动系统700。
控制板400可以通过信号电缆530连接至设置在基板110的一个非显示区域中的焊盘部PP。
定时控制器500可以安装在控制板400上。定时控制器500可以对输入其的图像信号执行信号处理以产生数字数据信号，并且可以将数字数据信号提供至数据驱动芯片阵列部300。也就是说，定时控制器500可以通过设置在控制板400上的用户连接器510接收从显示驱动系统700提供的图像信号和定时同步信号。定时控制器500可以基于定时同步信号使图像信号对准以生成与显示区域DA的像素布置结构匹配的数字数据信号，并且可以将所生成的数字数据信号提供至数据驱动芯片阵列部300。根据实施方式，定时控制器500可以通过使用高速串行接口方式(例如，嵌入式点对点接口(EPI)方式、低电压差分信令(LVDS)接口方式、或miniLVDS接口方式)将数字数据信号、参考时钟和数据起始信号提供至数据驱动芯片阵列部300。
此外，定时控制器500可以基于定时同步信号生成参考时钟和数据起始信号，并且可以将参考时钟和数据起始信号提供至数据驱动芯片阵列部300。
电源管理电路600可以基于从显示驱动系统700的电源提供的输入电力来生成晶体管逻辑电压、接地电压、像素驱动电压和多个参考伽马电压。晶体管逻辑电压和接地电压中的每个可以用作定时控制器500和数据驱动芯片阵列部300的驱动电压，并且接地电压和像素驱动电压可以施加到数据驱动芯片阵列部300和多个像素P，此外，多个参考伽马电压可以用于数据驱动芯片阵列部300以将数字数据转换为模拟数据电压。
显示驱动系统700可以通过信号传输构件710连接至控制板500的用户连接器510。显示驱动系统700可以从视频源生成图像信号，并且可以将图像信号提供至定时控制器500。此处，可以通过使用高速串行接口方式(例如，V-by-One接口方式)将图像信号提供至定时控制器500。
图6是沿图1中所示的线I-I'截取的截面图并且是示出设置在图1所示的显示面板中的相邻像素的截面图。
结合图1至5参照图6，根据本公开的实施方式的发光显示装置可以包括基板110、缓冲层111、像素驱动芯片120、栅极驱动芯片阵列部200、数据驱动芯片阵列部分300、第一平坦化层113、线层、第二平坦化层115、封装层117和发光器件E。
基板110(基底基板)可以由诸如玻璃、石英、陶瓷或塑料的绝缘材料形成。基板110可以包括多个像素区域PA，每个像素区域PA包括发光区域EA和电路区域CA。
在基板110上可以设置有缓冲层111。缓冲层111可以防止水通过基板110渗透到多个发光器件E中。根据实施方式，缓冲层111可以包括至少一个包含无机材料的无机层。例如，缓冲层111可以是多层，其中硅氧化物(SiOx)、硅氮化物(SiNx)、硅氮氧化物(SiON)、钛氧化物(TiOx)和铝氧化物(AlOx)的一个或更多个无机层交替地堆叠。
多个像素驱动芯片120中的每个可以通过芯片安装工艺安装在缓冲层111上的多个像素区域PA中的每个的电路区域CA中。多个像素驱动芯片120可以各自具有1μm至100μm的尺寸，但是不限于此。在其他实施方式中，多个像素驱动芯片120可以各自具有小于多个像素区域PA中的除了电路区域CA占据的面积之外的发光区域EA的尺寸的尺寸。如上所述，多个像素驱动芯片120中的每个可以包括第一凸块B1至第四凸块B4，因此，将省略其重复描述。
多个像素驱动芯片120可以通过粘合剂层附接在缓冲层111上。此处，粘合剂层可以设置在多个像素驱动芯片120中的每个的后表面(或背表面)上。例如，在芯片安装工艺中，真空吸附喷嘴可以真空吸附多个像素驱动芯片120，每个像素驱动芯片120包括涂覆有粘合剂层的后表面(或背表面)，因此，多个像素驱动芯片120可以安装在(或传输到)相应的像素区域PA中的缓冲层111上。
可选地，多个像素驱动芯片120可以分别安装在分别设置在多个像素区域PA的电路区域CA中的多个凹入部分112上。
多个凹入部分112中的每个可以从缓冲层111的设置在相应电路区域CA中的前表面凹陷。例如，多个凹入部分112中的每个可以具有凹槽状或杯状，其具有距缓冲层111的前表面的一定深度。多个凹入部分112中的每个可以分别容纳和固定多个像素驱动芯片120中的相应的像素驱动芯片，从而使由每个像素驱动芯片120的厚度(或高度)引起的发光显示装置的厚度的增加最小化。多个凹入部分112中的每个可以凹陷地形成为具有与多个像素驱动芯片120对应的形状并且具有以特定角度倾斜的倾斜表面，因而，电路区域CA与像素驱动芯片120之间的未对准在将多个像素驱动芯片120安装在缓冲层111上的安装工艺中被最小化。
根据实施方式的多个像素驱动芯片120可以通过涂覆在多个凹入部分112中的每个上的粘合剂层分别附接在多个凹入部分112的底板上。根据另一实施方式，多个像素驱动芯片120可以通过涂覆在缓冲层111的包括多个凹入部分112的整个表面上的粘合剂层分别附接在多个凹入部分112的底板上。
栅极驱动芯片阵列部200可以包括设置在基板110的非显示区域NDA中的第一栅极驱动芯片至第n栅极驱动芯片210，并且可以分别连接至第一栅极线至第n栅极线GL。如像素驱动芯片120一样，第一栅极驱动芯片至第n栅极驱动芯片210中的每个栅极驱动芯片可以安装在(或传输到)相应像素区域PA中的缓冲层111上，或者可以通过使用粘合剂设置在相应的像素区域PA中的缓冲层111中提供的凹入部分112上。
数据驱动芯片阵列部300可以包括设置在基板110的非显示区域NDA中的第一数据驱动芯片组3001至第m数据驱动芯片组300m，并且可以分别连接至第一数据线至第m数据线DL。第一数据驱动芯片组3001至第m数据驱动芯片组300m中的每个数据驱动芯片组可以包括至少一个数据驱动芯片。如像素驱动芯片120一样，数据驱动芯片可以安装在(或传输到)缓冲层111上相应像素区域PA中，或者可以通过使用粘合剂设置在相应的像素区域PA中的缓冲层111中提供的凹入部分112上。
第一平坦化层113可以设置在基板110的前表面上，以覆盖多个像素驱动芯片120和第一栅极驱动芯片至第n栅极驱动芯片210。也就是说，第一平坦化层113可以覆盖设置在基板110上的缓冲层111、多个像素驱动芯片120、以及第一栅极驱动芯片至第n栅极驱动芯片210的全部以在缓冲层111、多个像素驱动芯片120和第一栅极驱动芯片至第n栅极驱动芯片210上提供平坦表面并固定多个像素驱动芯片120和第一栅极驱动芯片至第n栅极驱动芯片210。例如，第一平坦化层113可以由丙烯酸树脂、环氧树脂、酚醛树脂、聚酰胺树脂、聚酰亚胺树脂等形成。
线层可以包括第一金属线ML1、绝缘层114和第二金属线ML2。
第一金属线ML1可以设置在第一平坦化层113上，以在第一方向X或第二方向Y上穿过显示区域DA。第一金属线ML1可以用作栅极线GL或用作数据线DL和像素驱动电力线PL。例如，第一金属线ML1可以用作栅极线GL。在这种情况下，由第一金属线ML1组成的栅极线GL可以延伸或突出到每个像素区域PA的电路区域CA，并且可以通过设置在第一平坦化层113中的第一芯片接触孔CH1电连接至对应的像素驱动芯片120的第一凸块B1以将栅极脉冲GP提供至像素驱动芯片120的第一凸块B1。
绝缘层114可以设置在基板110上以覆盖第一金属线ML1。例如，绝缘层114可以由硅氧化物(SiOx)、硅氮化物(SiNx)、硅氮氧化物(SiON)或其多层形成。
第二金属线ML2可以设置在绝缘层114上，以在与第一金属线ML1交叉的方向上穿过显示区域DA。第二金属线ML2可以用作栅极线GL或者用作数据线DL和像素驱动电力线PL。例如，当第一金属线ML1用作栅极线时，第二金属线ML2可以用作数据线DL和像素驱动电力线PL。在这种情况下，由第二金属线ML2组成的数据线DL可以延伸或突出到每个像素区域PA的电路区域CA，并且可以通过设置在第一平坦化层113和绝缘层114中的第二芯片接触孔CH2电连接至相应的像素驱动芯片120的第二凸块B2，以将数据电压提供至像素驱动芯片120的第二凸块B2。另外，由第二金属线ML2组成的像素驱动电力线PL可以延伸或突出到每个像素区域PA的电路区域CA，并且可以通过设置在第二平坦化层115中的第三芯片接触孔CH3电连接至相应的像素驱动芯片120的第三凸块B3，以将像素驱动电压VDD提供至像素驱动芯片120的第三凸块B3。此处，第三芯片接触孔CH3可以连同第二芯片接触孔CH2一起形成。
第一金属线ML1和第二金属线ML2可以由钼(Mo)、铝(Al)、铬(Cr)、金(Au)、钛(Ti)、镍(Ni)、钕(Nd)、铜(Cu)或它们的合金组成并且可以由包括金属或合金中至少之一的单层或包括两层或更多层并且包括金属或合金中至少之一的多层形成。
第二平坦化层115可以设置在基板110上以覆盖线层。也就是说，第二平坦化层115可以设置在基板110上以覆盖第二金属线ML2和绝缘层114，并且可以在第二金属线ML2和绝缘层114上提供平坦表面。例如，第二平坦化层115可以由丙烯酸类树脂、环氧树脂、酚醛树脂、聚酰胺树脂、聚酰亚胺树脂等形成，但是不限于此。
封装层117可以设置在基板110上以覆盖发光器件E。根据一个实施方式，封装层117可以防止氧气或水渗透到发光器件E的发光层EL中。根据一个实施方式，封装层117可以包括硅氧化物(SiOx)、硅氮化物(SiNx)、硅氮氧化物(SiON)、钛氧化物(TiOx)和铝氧化物(AlOx)中的一种无机材料。
可选地，封装层117还可以包括至少一个有机层。有机层可以形成为具有足够的厚度，以防止颗粒经由封装层117渗透到发光器件层中。根据一个实施方式，有机层可以由丙烯酸类树脂、环氧树脂、酚醛树脂、聚酰胺树脂、聚酰亚胺树脂、苯并环丁烯树脂和氟树脂中的一种有机材料形成。
多个发光器件E可以各自包括多个阳极电极AE、发光层EL、阴极电极CE和堤层BL。
多个阳极电极AE中的每个可以在每个像素区域PA中分别图案化。多个阳极电极AE中的每个可以通过设置在相应的像素区域PA中的第二平坦化层115中的第三芯片接触孔CH3电连接至对应像素驱动芯片120的第四凸块B4，并且可以通过像素驱动芯片120的第四凸块B4被提供有驱动电流Id。根据实施方式，多个阳极电极AE均可以包括反射率高的金属材料。例如，多个阳极电极AE中的每个可以形成为多层结构，诸如包括铝(Al)和钛(Ti)的堆叠结构(Ti/Al/Ti)，包括铝(Al)和铟锡氧化物(ITO)的堆叠结构(ITO/Al/ITO)，Al、钯(Pd)和Cu的APC(Al/Pd/Cu)合金，或包括APC合金和ITO的堆叠结构(ITO/APC/ITO)，或者可以包括包含选自银(Ag)、铝(Al)、钼(Mo)、金(Au)、镁(Mg)、钙(Ca)和钡(Ba)中的一种材料或者两种或多种材料的合金的单层结构。
发光层EL可以设置在多个阳极电极AE上的发光区域EA中。
根据实施方式的发光层EL可以包括用于发射白光的两个或更多个子发光层。例如，发光层EL可以包括第一子发光层和第二子发光层，用于基于第一光和第二光的组合发射白光。此处，第一子发光层可以发射第一光，并且可以包括蓝色发光层、绿色发光层、红色发光层、黄色发光层和黄绿色发光层中的一者。第二子发光层可包括蓝色发光层、绿色发光层、红色发光层、黄色发光层和黄绿色发光层中的发射与第一光具有互补色关系的光的发光层。由于发光层EL发射白光，所以发光层EL可以设置在基板110上以覆盖多个阳极电极AE和堤层BL，而不在每个像素区域PA中分别图案化。
另外，发光层EL可以另外包括用于提高发光层EL的发光效率和/或寿命的一个或更多个功能层。
阴极电极CE可以设置成覆盖发光层EL。为了将从发光层EL发射的光照射到对置基板190上，根据实施方式的阴极电极CE可以由诸如透明导电氧化物(TCO)的作为透明导电材料的铟锡氧化物(ITO)或铟锌氧化物(IZO)形成。
堤层BL可以限定多个像素区域PA中的每个中的发光区域EA，并且可以称为像素限定层(或隔离层)。堤层BL可以设置在第二平坦化层115上并且设置在多个阳极电极AE中的每个的边缘中，并且可以与像素区域PA的电路区域CA交叠，以限定每个像素区域PA中的发光区域EA。例如，堤层BL可以由丙烯酸类树脂、环氧树脂、酚醛树脂、聚酰胺树脂、聚酰亚胺树脂、苯并环丁烯树脂和氟树脂中的一种有机材料形成。作为另一个示例，堤层BL可以由包括黑色颜料的光敏材料形成。在这种情况下，堤层BL可以用作光阻挡图案。
对置基板190可以被定义为滤色器阵列基板。根据实施方式的对置基板190可以包括阻挡层191、黑矩阵193和滤色器层195。
阻挡层191可以设置在对置基板190的面向基板110的整个表面上，并且可以防止外部水或水分的渗透。根据实施方式的阻挡层191可以包括包含无机材料的至少一个无机层。例如，阻挡层191可以由多层形成，其中硅氧化物(SiOx)、硅氮化物(SiNx)、硅氮氧化物(SiON)、钛氧化物(TiOx)和铝氧化物(AlOx)的一个或更多个无机层交替地堆叠。
黑矩阵193可以设置在阻挡层191上以与设置在基板110上的堤层BL交叠，并且可以限定分别与多个像素区域PA的发光区域EA交叠的多个透射部分。黑矩阵193可以由树脂材料或不透明金属材料(例如铬Cr或CrOx)形成，或者可以由光吸收材料形成。
滤色器层195可以设置在由黑矩阵193提供的多个透射部分中的每个中。滤色器层195可以包括红色滤色器、绿色滤色器和蓝色滤色器中的一种。红色滤色器、绿色滤色器和蓝色滤色器可以在第一方向X上重复设置。
可选地，滤色器层195可以包括量子点，该量子点具有能够发射预定颜色的光的尺寸并且根据从发光层EL入射的光重新发光。此处，量子点可以选自CdS、CdSe、CdTe、ZnS、ZnSe、GaAs、GaP、GaAs-P、Ga-Sb、InAs、InP、InSb、AlAs、AlP、AlSb等。例如，红色滤色器可以包括发射红光的量子点(例如，CdSe或InP)，绿色滤色器可以包括发射绿光的量子点(例如，CdZnSeS)，并且蓝色滤色器可以包括发射蓝光的量子点(例如，ZnSe)。如上所述，当滤色器层195包括量子点时，颜色再现率增加。
对置基板190可以通过透明粘合剂层150对置接合到基板110。此处，透明粘合剂层150可以称为填充物。根据实施方式的透明粘合剂层150可以由能够填充在基板110和对置基板190之间的材料形成，并且例如，可以由能够透射光的透明环氧材料形成，但是本公开不限于此。透明粘合剂层150可以通过诸如喷墨工艺、狭缝涂覆工艺或丝网印刷工艺的工艺形成在基板110上，但不限于此。在其他实施方式中，透明粘合剂层150可以设置在对置基板190上。
另外，根据本公开的实施方式的发光显示装置还可以包括围绕透明粘合剂层150的外部的坝图案170。
坝图案170可以以闭环形式设置在对置基板190的边缘中。根据实施方式的坝图案170可以在对置基板190上设置的阻挡层191的边缘中设置成具有一定高度。坝图案170可以阻挡透明粘合剂层150的扩散或溢出，并且可以将基板110接合到对置基板190。根据实施方式的坝图案170可以由能够通过诸如紫外线(UV)的光固化的高粘度树脂(例如，环氧树脂材料)形成。此外，坝图案170可以由包括能够吸附水和/或氧的吸气材料的环氧材料形成，但不限于此。坝图案170可以阻挡外部水和/或氧气渗透到彼此接合的基板110和对置基板190之间的间隙中，以保护发光层EL免受外部水和/或氧气的影响，从而提高发光层EL的可靠性并且防止发光层EL的寿命由于水和/或氧而减少。
图7是示出根据本公开的实施方式的发光显示装置中的阴极电极和阴极电力线之间的连接结构的图。
结合图1至6参照图7，根据本公开的实施方式的基板110还可以包括多个阴极电力线，多个阴极电力线平行地设置在绝缘层114上，其间具有至少一个数据线DL以穿过显示区域DA。
多个阴极电力线可以通过焊盘部PP从电源管理电路600接收阴极电压(例如，接地电压)。多个阴极电力线可以从第二金属线ML2中选择。也就是说，第二金属线ML2中一些可以用作多个阴极电力线。多个阴极电力线可以在显示区域DA中电连接至阴极电极CE。根据实施方式，堤层BL可以包括多个阴极子接触部CBP，多个阴极子接触部CBP电连接至多个阴极电力线CPL和阴极电极CE。
多个阴极子接触部CBP可以包括多个阴极连接电极CCE和多个电极暴露部EEP。
多个阴极连接电极CCE可以以岛状设置在第二平坦化层115上与堤层BL交叠，并且可以与阳极电极AE一起由相同的材料形成。阴极连接电极CCE中的每个的除中心之外的边缘可以被堤层BL围绕，并且可以与相邻的阳极电极AE隔开并且电断开。阴极连接电极中的每个可以通过设置在第二平坦化层115中的阴极接触孔电连接至相应的阴极电力线CPL。在这种情况下，一个阴极电力线CPL可以通过至少一个阴极接触孔电连接至至少一个阴极连接电极CCE。
多个电极暴露部EEP可以设置在堤层BL上与多个阴极连接电极CCE交叠，并且可以分别暴露多个阴极连接电极CCE。因此，阴极电极CE可以电连接至分别通过多个电极暴露部EEP暴露的多个阴极连接电极CCE中的每个，并且可以通过多个阴极连接电极CCE电连接至多个阴极电力线CPL中的每个，因而可以具有相对低的电阻。具体地，阴极电极CE可以通过多个阴极连接电极CCE接收来自多个阴极电力线CPL中的每个的阴极电压，从而防止由提供至阴极电极CE的阴极电压的电压降(IR降)引起的不均匀亮度。
根据实施方式，基板110还可以包括分隔壁部140。
分隔壁部140可以包括设置在多个阴极连接电极CCE中的每个中的分隔壁支承部141和设置在分隔壁支承部141上的分隔壁143。
分隔壁支承部141可以设置在多个阴极连接电极CCE中的每个的中心，以具有梯形横截面的锥形结构。
分隔壁143可以设置在分隔壁支承部141上以具有倒锥形结构，其中下表面的宽度比上表面的宽度窄，并且可以隐藏相应的电极暴露部EEP。例如，分隔壁143可以包括具有由分隔壁支承部141支承的第一宽度的下表面、具有大于第一宽度并且大于或等于电极暴露部EEP的宽度的第二宽度的上表面、和设置在下表面和上表面之间的倾斜表面以隐藏电极暴露部EEP。分隔壁143的上表面可以设置成覆盖电极暴露部EEP并且一维地具有大于或等于电极暴露部EEP的尺寸，因而，可以防止发光材料在沉积发光层EL的工艺中渗透到在电极暴露部EEP处暴露的阴极连接电极CCE中，由此阴极电极材料可以电连接至在发光层EL的沉积工艺中在电极暴露部EEP处暴露的阴极连接电极CCE。在分隔壁143的倾斜表面和在电极暴露部EEP处暴露的阴极连接电极CCE之间可以设置有渗透空间(或空隙)，并且阴极电极CE的边缘可以通过渗透空间电连接至在电极暴露部EEP处暴露的阴极连接电极CCE。
图8是示出图2中所示的栅极驱动芯片阵列部200的图。图9是示出图8中所示的一个栅极驱动芯片的图。图10是示出图8中所示的栅极驱动芯片阵列部200的输入信号和输出信号的波形图。
参照图8至图10，栅极驱动芯片阵列部200可以包括分别连接至第一栅极线GL1至第n栅极线GLn的第一栅极驱动芯片至第n栅极驱动芯片210。此处，第一栅极驱动芯片至第n栅极驱动芯片210可以是最小单元微芯片或一个芯片组，并且可以是包括包含多个晶体管的IC并且具有精细尺寸的半导体封装器件。
第一栅极驱动芯片至第n栅极驱动芯片210可以彼此级联连接，并且可以操作以便依次将栅极脉冲GP提供至第一栅极线GL1至第n栅极线GLn。
第一栅极驱动芯片至第n栅极驱动芯片210中的每个栅极驱动芯片可以根据栅极时钟GCLK将栅极起始信号Vst输出至对应的栅极线GL作为栅极脉冲GP，并且可以将输出信号Vout和栅极时钟GCLK提供至设置在后级的栅极驱动芯片210。此处，栅极起始信号Vst可以由定时控制器通过单个栅极起始信号线201提供至第一栅极驱动芯片210，或者栅极时钟GLCK可以由定时控制器通过单个栅极时钟线202提供至第一栅极驱动芯片210。
根据实施方式，第一栅极驱动芯片至第n栅极驱动芯片210中的每个栅极驱动芯片可以包括移位寄存器211和电平移位器215。例如，第一栅极驱动芯片至第n栅极驱动芯片210中的每个栅极驱动芯片可以包括第一端子T1至第八端子T8。
第一栅极驱动芯片210的移位寄存器211可以根据通过第二端子T2提供的栅极时钟GCLK来移位通过第一端子T1提供的栅极起始信号Vst，并且可以输出经移位的信号。例如，每当栅极时钟GCLK上升时，移位寄存器211可以输出具有与栅极起始信号Vst的电压电平相对应的电压电平的移位信号。
通过使用栅极导通电压Von和栅极截止电压VSS，第一栅极驱动芯片210的电平移位器215可以使从移位寄存器211输出的移位信号电平移位到具有栅极导通电压Von或栅极截止电压VSS的栅极脉冲GP并且然后输出栅极脉冲GP。栅极脉冲GP可以通过第五端子T5提供至第一栅极线GL1，并且也可以通过第八端子T8提供至第二栅极驱动芯片210的第一端子T1作为栅极起始信号Vst。另外，通过第一栅极驱动芯片210的第二端子T2提供的栅极时钟GCLK可以通过第七端子T7提供至第二栅极驱动芯片210的第二端子T2。此处，作为从电源管理电路600提供的像素驱动电压的栅极导通电压Von可以通过第四端子T4提供至电平移位器215，并且作为从电源管理电路600提供的接地电压的栅极截止电压Voff可以通过第六端子T6提供至电平移位器。
第二栅极驱动芯片至第n栅极驱动芯片210的移位寄存器可以通过第一端子T1接收从前级的栅极驱动芯片210的第八端子T8和第七端子T7提供的栅极起始信号Vst和栅极时钟GCLK，并且可以根据接收到的栅极时钟GCLK输出栅极起始信号Vst作为移位信号。
通过使用栅极导通电压Von和栅极截止电压VSS，第二栅极驱动芯片至第n栅极驱动芯片210的电平移位器215可以使从移位寄存器211输出的移位信号电平移位到具有栅极导通电压Von或栅极截止电压VSS的栅极脉冲GP，并且可以输出栅极脉冲GP。此处，从第二栅极驱动芯片至第n栅极驱动芯片210中的每个栅极驱动芯片的电平移位器215输出的栅极脉冲GP可以被提供至相应的栅极线，并且此外，栅极脉冲GP可以被新提供为后级的栅极驱动芯片的栅极起始信号，并且提供至第二栅极驱动芯片至第n栅极驱动芯片210中的每个栅极驱动芯片的栅极时钟GCLM可以被新提供为后级的栅极驱动芯片210的栅极时钟GCLK。
另外，第一栅极驱动芯片至第n栅极驱动芯片210中的每个栅极驱动芯片还可以包括设置在第五端子T5和电平移位器215的输出端子之间的缓冲器。
缓冲器是反相器型缓冲器，可以包括彼此串联连接并且设置在第五端子T5和电平移位器215的输出端子之间的偶数个反相器。通过这样的缓冲器，使用栅极导通电压Von和栅极截止电压VSS缓冲从电平移位器215输出的栅极脉冲GP并将经缓冲的栅极脉冲GP输出到第五端子T5，可以根据栅极线的位置的使由栅极线GL的总负载引起的栅极脉冲GP的下降时间的偏差最小化。
根据实施方式，第一栅极驱动芯片至第n栅极驱动芯片210可以彼此级联连接，以将栅极起始信号和栅极时钟以级联方式递送至设置在后级的栅极驱动芯片210。因此，可以减少栅极驱动芯片阵列部200所需的线的数目。
根据实施方式，第一栅极驱动芯片至第n栅极驱动芯片210中的每个栅极驱动芯片还可以包括栅极脉冲调制器213。
栅极脉冲调制器213可以根据通过第三端子T3提供的栅极调制信号GMS将从移位寄存器211输出的移位信号的栅极导通电压Von调制为栅极脉冲调制电压Vgpm。此处，由定时控制器通过第三端子T3提供至栅极脉冲调制器213的栅极调制信号GMS可以是用于防止由于内置在像素驱动芯片中的开关晶体管被调制从栅极导通电压Von到栅极脉冲调制电压Vgpm减小的斜率或时间的移位信号关断时产生的反冲电压导致的图像质量劣化的信号。因此，通过栅极脉冲调制器213根据栅极调制信号将从移位寄存器211输出的移位信号的栅极导通电压Von调制为栅极脉冲调制电压Vgpm，可以防止由于反冲电压引起的图像质量的劣化。
可选地，根据实施方式的第一栅极驱动芯片至第n栅极驱动芯片210中的每个栅极驱动芯片还可以包括栅极调制信号生成单元，该栅极调制信号生成单元被配置成不接收通过第三端子T3提供的栅极调制信号GMS，而是基于通过第二端子T2输入的栅极时钟GCKL自主地生成栅极调制信号GMS。
根据实施方式，栅极调制信号生成单元可以包括RC延迟电路。RC延迟电路可以根据与预定电阻器值和电容器值对应的RC时间常数来延迟栅极时钟GCLK，以产生栅极调制信号GMS。
根据另一实施方式，栅极调制信号生成单元可以包括：内部振荡器，其被配置成响应于通过第一端子T1输入的栅极起始信号Vst而生成内部时钟信号；以及内部计数器，其被配置成对内部时钟信号进行计数以生成栅极调制信号GMS。
另外，在第一栅极驱动芯片至第n栅极驱动芯片210中的每个栅极驱动芯片中，栅极时钟GCLK的输出时间可以从栅极脉冲GP的输出时间延迟。也就是说，从栅极驱动芯片210输出的栅极时钟GCLK的输出时间可以设定成比栅极脉冲GP的输出时间晚，从而确保作为后级的栅极驱动芯片210的栅极起始信号提供的栅极脉冲GP的稳定上升时间。为此，第一栅极驱动芯片至第n栅极驱动芯片210中的每个栅极驱动芯片还可以包括时钟延迟器217。时钟延迟器217可以将通过第二端子T2输入的栅极时钟GLCK延迟预定时间，并且可以通过第七端子T7输出延迟的栅极时钟GLCK。例如，时钟延迟器217可以使用RC时间常数利用RC电路来实现。
图11是用于描述根据本公开的实施方式的发光显示装置中的栅极缓冲芯片的图。图12是示意性地示出图11中所示的栅极缓冲芯片的结构的图。图13是沿图11中所示的线II-II'截取的截面图。
参照图11至图13，根据本公开的实施方式的发光显示装置还可以包括栅极缓冲芯片250，其安装在基板的显示区域DA中并连接至第一栅极线GL1至第n栅极线GLn。此处，栅极缓冲芯片250可以是最小单元微芯片或一个芯片组，并且可以是包括包含多个晶体管的IC并且具有精细尺寸的半导体封装器件。
首先，可以根据120Hz或更高的帧频在高速下驱动包括具有高分辨率和大面积的显示面板的发光显示装置。因此，根据栅极线GL的位置的施加到一个栅极线GL的栅极脉冲的下降时间可以基于栅极线GL的总负载而变化，因而，由于显示面板的左部和右部之间的亮度偏差引起图像质量劣化。因此，在根据本公开的发光显示装置中，至少一个栅极缓冲芯片250可以设置在第一栅极线GL1至第n栅极线GLn中的每个栅极线中，从而防止图像质量由于栅极线GL之间的负载偏差而劣化。
第一栅极线GL1至第n栅极线GLn中的每个栅极线可以通过设置在显示区域DA中的分隔部分分成第一分段线GLa和第二分段线GLb。
栅极缓冲芯片250可以安装在缓冲层111或设置在缓冲层111中的凹入部分112上，以与位于第一栅极线GL1至第n栅极线GLn中的每个栅极线的第一分段线GLa和第二分段线GLb之间的分隔部分交叠，并且可以将第一分段线GLa和第二分段线GLb电连接，缓冲通过第一分段线GLa提供的栅极脉冲，并将经缓冲的栅极脉冲提供至第二分段线GLb。
根据实施方式，栅极缓冲芯片250可以包括第一凸块B1至第四凸块B4，以及彼此串联连接的第一反相器251和第二反相器253。
第一凸块B1可以电连接至第一分段线GLa，以通过第一分段线GLa接收栅极脉冲。例如，第一凸块B1可以通过设置在第一平坦化层113中的与第一分段线GLa交叠的第一凸块接触孔CHb1电连接至第一分段线GLa。
第二凸块B2可以电连接至第二分段线GLb，并且可以将从偶数个反相器251和253输出的栅极脉冲输出到第二分段线GLb。例如，第二凸块B2可以通过设置在第一平坦化层113中的与第二分段线GLb交叠的第二凸块接触孔CHb2电连接至第二分段线GLb。
第三凸块B3可以电连接至相邻像素驱动电力线PL，以通过像素驱动电力线PL接收像素驱动电压VDD。例如，第三凸块B3可以通过设置在第一平坦化层113和绝缘层114中的与从相邻像素驱动电力线PL突出的突起电极PLa交叠的第三凸块接触孔电连接至像素驱动电力线PL。
第四凸块B4可以电连接至相邻的阴极电力线CPL，并且可以通过阴极电力线接收阴极电压VSS。例如，第四凸块B4可以通过设置在第一平坦化层113和绝缘层114中的与从相邻的阴极电力线CPL突出的突起电极CPLa交叠的第四凸块接触孔电连接至阴极电力线CPL。可选地，基于栅极缓冲芯片250的安装位置，第四凸块B4可以通过多个阴极连接电极CCE直接连接至阴极电极CE，而不与阴极电力线CPL电连接。
第一反相器251可以使用通过第三凸块B3提供的像素驱动电压VDD和通过第四凸块B4提供的阴极电压VSS使通过第一凸块B1从第一分段线GLa提供的栅极脉冲逻辑地反相，并且可以将反相栅极脉冲逻辑地输出到第二反相器253。
第二反相器253可以使用通过第三凸块B3提供的像素驱动电压VDD和通过第四凸块B4提供的阴极电压VSS使从第一反相器251提供的逻辑反相的栅极脉冲逻辑地重新反相，并且可以将逻辑地重新反相的栅极脉冲输出到第二凸块B2。
另外，图11示出了一个栅极缓冲芯片250连接至第一栅极线GL1至第n栅极线GLn中的每个栅极线，但是本公开不限于此。基于栅极线GL的总负载，两个或更多个栅极缓冲芯片250可以连接至第一栅极线GL1至第n栅极线GLn中的每个栅极线。
这种作为反相型缓冲器的栅极缓冲芯片250可以使用像素驱动电压VDD和阴极电源VSS来缓冲提供至对应的栅极线GL1至GLn的栅极脉冲。因此，可以使根据栅极线的位置的由栅极线GL的总负载引起的栅极脉冲GP的下降时间的偏差最小化，并且防止图像质量由于栅极线GL之间的负载偏差而劣化。在这种情况下，嵌入第一栅极驱动芯片至第n栅极驱动芯片210中的每个栅极驱动芯片中的缓冲器可以被省略或者具有相对小的尺寸。因此，根据实施方式，栅极缓冲芯片250可以设置在在显示区域DA上设置的每个栅极线GL上，可以减小第一栅极驱动芯片至第n栅极驱动芯片210中的每个栅极驱动芯片的尺寸，并且还可以通过仅使用第一栅极驱动芯片至第n栅极驱动芯片210来驱动设置在超大型显示面板上的栅极线。
设置在显示区域DA中的栅极缓冲芯片250可以连接至阴极电力线或阴极电极CE以接收阴极电压VSS，使得提供至阴极电极CE的阴极电压VSS可以根据栅极缓冲芯片250的操作来改变。然而，借助于通过多个阴极电力线CPL将阴极电力VSS稳定且均匀地提供至阴极电极CE，可以防止施加到阴极电极CE的阴极电压VSS根据栅极缓冲芯片250的操作而移位。
图14是示出图2中所示的数据驱动芯片阵列部的图。
结合图1和图2参照图14，数据驱动芯片阵列部300可以包括数据接收芯片阵列310和第一数据锁存芯片L1至第m数据锁存芯片Lm。此处，第一数据锁存芯片L1至第m数据锁存芯片Lm中的每个数据锁存芯片可以是最小单元微芯片或一个芯片组，并且可以是包括包含多个晶体管的集成电路(IC)并具有精细尺寸的半导体封装器件。
数据接收芯片阵列310可以接收输入数字数据信号Idata，并且可以对于至少一个水平线输出像素数据。数据接收芯片阵列310可以根据高速串行接口方式，例如，嵌入式点对点接口(EPI)方式、低电压差分信号(LVDS)接口方式或Mini LVDS接口方式，接收与从定时控制器500传输的差分信号对应的数字数据信号，可以基于接收到的数字数据信号生成至少一个水平线单元的像素数据，并且可以根据差分信号生成参考时钟和数据起始信号。
根据实施方式，数据接收芯片阵列310可以包括第一数据接收芯片3101至第i数据接收芯片310i(此处，i是大于或等于2的自然数)。此处，第一数据接收芯片3101至第i数据接收芯片310i中的每个数据接收芯片可以是最小单元微芯片或一个芯片组，并且可以是包括包含多个晶体管的IC并且具有精细尺寸的半导体封装器件。
第一数据接收芯片3101至第i数据接收芯片310i中的每个数据接收芯片可以通过单个接口电缆530分别接收从定时控制器500传输的差分信号中的要提供至j个像素(其中j是2或更大的自然数)的数字数据信号，基于接收到的数字数据信号分别生成要提供至j个像素的像素数据，并且根据差分信号分别生成参考时钟和数据起始信号。例如，当接口电缆530具有第一对至第i对时，第一数据接收芯片3101可以从通过第一对接口电缆530从定时控制器500传输的差分信号分别接收对应于第一像素至第i像素的数字数据信号，基于接收到的数字数据信号分别生成对应于第一像素至第j像素的像素数据，并且根据差分信号分别生成参考时钟和数据起始信号。此外，第i数据接收芯片310i可以从通过第i对接口电缆530从定时控制器500传输的差分信号分别接收对应于第m-j+1像素至第m像素的数字数据信号，基于接收到的数字数据信号分别生成对应于第m-j+1像素至第m像素的像素数据，并且根据差分信号分别生成参考时钟和数据起始信号。
第一数据接收芯片3101至第i数据接收芯片310i可以使用第一公共串行数据总线CSB1至第i公共串行数据总线CSBi(每个公共串行数据总线具有对应于像素数据的位数的数据总线)通过串行数据通信方式分别输出像素数据，将参考时钟分别输出至第一公共参考时钟线RCL1至第i公共参考时钟线RCLi，并且将数据起始信号分别输出至第一数据起始信号线DSL1至第i数据起始信号线DSLi。例如，第一数据接收芯片3101可以通过第一公共串行数据总线CSB1、第一公共参考时钟线RCL1和第一数据起始信号线DSL1传输相应的像素数据、相应的参考时钟和相应的数据起始信号。此外，第i数据接收芯片310i可以通过第i公共串行数据总线CSBi、第i公共参考时钟线RCLi和第i数据起始信号线DSLi传输相应的像素数据、相应的参考时钟和相应的数据起始信号。
根据实施方式，数据接收芯片阵列310可以仅配置有一个数据接收芯片。也就是说，第一数据接收芯片3101至第i数据接收芯片310i可以集成到单个集成数据接收芯片中。
第一数据锁存芯片L1至第m数据锁存芯片Lm中的每个数据锁存芯片可以基于数据起始信号根据参考时钟对从数据接收芯片阵列310传输的像素数据进行采样和锁存(或保持)，并且可以通过串行数据通信方式输出接收到的参考时钟和锁存的像素数据。
第一数据锁存芯片L1至第m数据锁存芯片Lm可以被分组为第一数据锁存器组3201至第i数据锁存器组320i，每个数据锁存器组由j个数据锁存器芯片组成。
在组的基础上，分组为第一数据锁存器组3201至第i数据锁存器组320i的数据锁存芯片可以共同连接至第一公共串行数据总线CSB1至第i公共串行数据总线CSBi。例如，分组为第一数据锁存器组3201中的第一数据锁存芯片L1至第j数据锁存芯片Lj中的每个数据锁存芯片可以通过第一公共串行数据总线CSB1、第一公共参考时钟线RCL1和第一数据起始信号线DSL1接收相应的像素数据、相应的参考时钟和相应的起始信号。此外，分组为第i数据锁存器组320i的第m-j+1数据锁存芯片Lm-j+1至第m数据锁存芯片Lm中的每个数据锁存芯片可以通过第i公共串行数据总线CSBi、第i公共参考时钟线RCLi和第i数据起始信号线DSLi接收相应的像素数据、相应的参考时钟和相应的数据起始信号。
当对具有相应位数的像素数据进行采样和锁存时，第一数据锁存芯片L1至第m数据锁存芯片Lm中的每个数据锁存芯片可以通过串行数据通信方式输出接收到的参考时钟和锁存的像素数据。
根据实施方式，第一数据锁存芯片L1至第m数据锁存芯片Lm中的每个数据锁存芯片可以包括：锁存电路，其被配置成响应于数据起始信号根据参考时钟对通过相应的公共串行数据总线CSB输入的像素数据进行采样和锁存；计数器电路，其被配置成对参考时钟进行计数并生成数据输出信号；以及时钟旁路电路，其被配置成旁路接收到的参考时钟。
第一数模转换器芯片D1至第m数模转换器芯片Dm可以分别连接至第一数据锁存芯片L1至第m数据锁存芯片Lm，并且可以连接至至少一个参考伽马电压提供线RGVL，从电源电路通过该参考伽马电压提供线RGVL提供至少一个参考伽马电压Vgam。在这种情况下，数模转换器芯片D1至Dm中的一个可以通过单个串行数据传输线SDTL和单个参考时钟传输线RCTL连接至数据锁存芯片L1至Lm中的一个。第一数模转换器芯片D1至第m数模转换器芯片Dm可以根据从相应的数据锁存芯片L1至Lm提供的参考时钟传输线RCTL以串行通信方式通过串行数据传输线SDTL接收并并行化从相应数据锁存芯片L1至Lm输入的像素数据。然后，第一数模转换器芯片D1至第m数模转换器芯片Dm可以基于通过参考伽马电压提供线RGVL提供的参考伽马电压将并行像素数据转换为数据电压，并且可以输出数据电压。
根据实施方式，第一数模转换器芯片D1至第m数模转换器芯片Dm中的每个数模转换器芯片可以包括：数据并行化电路，其被配置成根据参考时钟接收和并行化以串行数据通信方式输入的像素数据；灰度电压产生电路，其被配置成根据像素数据的位数分配参考伽马电压并产生与多个灰度值对应的多个灰度电压；时钟计数器，其被配置成对参考时钟进行计数以生成并行数据输出信号；以及灰度电压选择单元，其被配置成从多个灰度电压中选择与并行像素数据的灰度值对应的一个灰度级电压作为数据电压。
可选地，第一数模转换器芯片D1至第m数模转换器芯片Dm中的每个数模转换器芯片的灰度电压产生电路可以分配从电源管理电路600提供的像素驱动电压VDD而不是参考伽马电压，以产生多个不同的灰度电压。在这种情况下，可以省略设置在基板的非显示区域中的至少一个参考伽马电压提供线RGVL，因而可以增加基板的非显示区域的空间利用率。
根据实施方式，通过以串行数据通信方式从数据锁存芯片L1至Lm接收像素数据，第一数模转换器芯片D1至第m数模转换器芯片Dm可以具有用于接收像素数据的最小数目的端子，因而可以减小尺寸。随着数模转换器芯片D1至Dm与数据锁存芯片L1至Lm之间的数据传输线的数目增加，可以增加基板的非显示区域的空间利用率。
第一数据放大器芯片A1至第m数据放大器芯片Am可以分别连接至第一数模转换器芯片D1至第m数模转换器芯片Dm，并且可以分别连接至第一数据线DL1至第m数据线DLm。此外，第一数据放大器芯片A1至第m数据放大器芯片Am可以连接至通过其从电源管理电路600提供像素驱动电压VDD的像素驱动电压提供线PSL，并且可以连接至通过其从电源电路600提供接地电压的接地电压线。第一数据放大器芯片A1至第m数据放大器芯片Am可以基于像素驱动电压VDD缓冲从对应的数模转换器芯片D1至Dm提供的数据电压，并且可以将经缓冲的数据电压提供至相应的数据线DL1至DLm。例如，第一数据放大器芯片A1至第m数据放大器芯片Am中的每个数据放大器芯片可以基于根据数据线的线负载设定的增益值来缓冲和输出数据电压。
另外，用于将数据电压提供至一个数据线的一个数据接收芯片、一个数据锁存芯片和一个数模转换芯片可以构成数据驱动芯片组1301至130m中的每个数据驱动芯片组，其可以被配置为单个数据驱动芯片。在这种情况下，连接至第一数据线DL1至第m数据线DLm中的每个数据线的芯片的数目可以减少1/3。
数据驱动芯片阵列部300可以安装在基板的非显示区域中，以将从外部输入的数字数据转换为数据电压，并将数据电压提供至第一数据线DL1至第m数据线DLm。因此，可以省略设置在显示装置中的源极印刷电路板和柔性电路膜，因而简化显示装置的配置。因此，在根据本公开的发光显示装置中，可以减小数据驱动芯片阵列部300在基板的非显示区域中占据的面积，从而使通过将数据驱动芯片阵列部300安装在基板上引起的显示装置的边框宽度的增加最小化。
图15是示出根据本公开的另一实施方式的发光显示装置的图，并且图16是示出图15中所示的基板的图。图15和图16示出了图1至图14中所示的发光显示装置的定时控制器和电源管理电路中的每个实施为微芯片并且微芯片安装在显示面板的基板上的示例。
参照图15和图16，根据本公开的另一实施方式的发光显示装置可以包括显示面板100、数据驱动芯片阵列部1300、定时控制器芯片阵列部1500和电源管理芯片阵列部1600。
显示面板100可以包括基板110和对置基板190，并且与根据本公开的实施方式的发光显示装置的显示面板相同。因此，相同的附图标记表示相同的元件，并且将省略对相同元件的重复描述。
数据驱动芯片阵列部1300可以安装在基板110的第一非显示区域(或上非显示区域)中，并且可以将从定时控制器芯片阵列部1500提供的像素数据转换为数据电压以将数据电压提供至第一数据线至第m数据线DL中的相应一个。例如，数据驱动芯片阵列部1300可以包括安装在第一非显示区域中的多个数据驱动芯片，第一非显示区域被限定在基板110的显示区域DA和焊盘部PP之间，并且可以将相应的数据电压提供至第一数据线至第m数据线DL中的每个数据线。
定时控制器芯片阵列部1500可以安装在第一非显示区域中。定时控制器芯片阵列部1500可以基于通过焊盘部PP从显示驱动系统700提供的图像信号(或差分信号)生成数字数据信号，并且可以将数字数据信号提供至数据驱动芯片阵列部1300。也就是说，定时控制器芯片阵列部1500可以接收通过焊盘部PP输入的差分信号，并且可以根据差分信号生成基于帧的数字数据信号、参考时钟和数据起始信号。此外，定时控制器芯片阵列部1500可以以帧为单位执行用于对数字数据信号的图像质量改善的图像处理，并且可以以至少一个水平线为单元将已经执行了图像处理的基于帧的数字数据信号提供至数据驱动芯片阵列部1300。
电源管理芯片阵列部1600可以安装在基板110的非显示区域中，并且可以基于通过设置在基板110中的焊盘部PP从显示器驱动系统700提供的输入电力输出用于在显示面板100的每个像素P上显示图像的各种电压。根据实施方式，电源管理芯片阵列部1600可以基于输入电力产生晶体管逻辑电压、像素驱动电力、阴极电力和至少一个参考伽马电压。
图17是示出图15和图16中所示的电源管理芯片阵列部的框图。
结合图15和图16参照图17，发光显示装置的电源管理芯片阵列部1600可以包括dc-dc转换器芯片阵列部，其安装在基板110的非显示区域NDA中并且对从外部接收的输入电源Vin执行dc-dc转换以输出经转换的输入电力。
dc-dc转换器芯片阵列部可以包括逻辑电力芯片1610、驱动电力芯片1630和伽马电压产生芯片1650。此处，逻辑电力芯片1610、驱动电力芯片1630和伽马电压产生芯片1650中的每个可以是最小单元微芯片或一个芯片组，并且可以是包括包含多个晶体管的IC并且具有精细尺寸的半导体封装器件。
逻辑电力芯片1610可以基于输入电源Vin产生晶体管逻辑电压Vcc，并且可以将晶体管逻辑电压Vcc提供至需要晶体管逻辑电压Vcc的微芯片。例如，逻辑电力芯片1610可以减小(降压)输入电源Vin以产生3.3V的晶体管逻辑电压Vcc。另外，逻辑电力芯片1610可以基于输入电源Vin产生接地电压GND，并将接地电压GND提供至需要接地电压GND的微芯片。此处，接地电压GND可以用作提供至设置在显示面板100上的阴极电极CE的阴极电源VSS。根据实施方式，逻辑电力芯片1610可以是dc-dc转换器，例如，减压转换器芯片或降压转换器芯片，但是本公开不限于此。
驱动电力芯片1630可以基于输入电源Vin产生像素驱动电力VDD，并且可以将像素驱动电力VDD提供至每个像素P和需要像素驱动电力VDD的微芯片。例如，驱动电力芯片1630可以产生12V的像素驱动电力VDD。根据实施方式，驱动电力芯片1630可以是dc-dc转换器，例如，增压转换器芯片或升压转换器芯片，但是本公开不限于此。
伽马电压产生芯片1650可以从逻辑电力芯片1610接收晶体管逻辑电压Vcc，从驱动电力芯片1630接收像素驱动电力VDD，产生至少一个参考电压Vgam，并将参考伽马电压Vgam提供至数据驱动芯片阵列部1300。例如，通过使用在要提供晶体管逻辑电压Vcc的低电位端子和要提供像素驱动电力VDD的高电位端子之间串联连接的多个分压电阻器的电压分布，伽马电压产生芯片1650可以输出多个分压电阻器之间的电压分布节点的分布电压作为参考伽马电压Vgam。
根据实施方式，电源管理芯片阵列部件1600还可以包括串行通信芯片1670。此处，串行通信芯片1670可以是最小单元微芯片或一个芯片组，并且可以是包括包含多个晶体管的IC并且具有精细尺寸的半导体封装器件。
串行通信芯片1670可以通过连接器附接至显示驱动系统700与设置在基板110上的焊盘部PP分开，该连接器连接至设置在基板110的非显示区域一侧的串行通信焊盘。串行通信芯片1670可以接收从显示驱动系统700提供的电压调节信号，将接收到的电压调节信号恢复回电压调节数据，并将电压调节数据传输至dc-dc转换器芯片阵列部。例如，电压调节信号可以是用于调节伽马电压的信号。在这种情况下，可以将与电压调节信号对应的电压调节数据提供至伽马电压产生芯片1650，并且伽马电压产生芯片1650可以根据电压调节数据调节提供至高电位端子的像素驱动电力VDD的电压电平或者调节多个分压电阻器中的至少一个的电阻。
图18是示出图15和图16中所示的定时控制器芯片阵列部和数据驱动芯片阵列部的图。
结合图15和图16参照图18，发光显示装置的定时控制器芯片阵列部1500可以包括图像信号接收芯片阵列1510、图像质量改善芯片阵列1530、数据控制芯片阵列1550和栅极控制芯片1570。
图像信号接收芯片阵列1510可以基于通过焊盘部PP从显示驱动系统700输入的图像信号Simage产生一帧中的数字数据信号、参考时钟和数据起始信号。此处，图像信号Simage可以通过高速串行接口方式例如V-by-One接口方式提供至图像信号接收芯片阵列1510。在这种情况下，图像信号接收芯片阵列1510可以通过V-by-One接口方式接收与从显示驱动系统700输入的图像信号的差分信号对应的数字数据信号，基于接收到的数字数据信号生成与至少一个水平线对应的像素数据，并且根据差分信号生成参考时钟和数据起始信号。
根据实施方式，图像信号接收芯片阵列1510可以包括第一图像信号接收芯片15101至第i图像信号接收芯片1510i(此处，i是大于或等于2的自然数)。此处，第一图像信号接收芯片15101至第i图像信号接收芯片1510i中的每个可以是最小单元微芯片或一个芯片组，并且可以是包括包含多个晶体管的IC并且具有精细尺寸的半导体封装器件。
为了在第一图像信号接收芯片15101至第i图像信号接收芯片1510i之间执行同步和数据通信，第一图像信号接收芯片15101可以被编程为主设备以控制图像信号接收芯片阵列1510中的整体操作和功能，并且第二图像信号接收芯片15102至第i图像信号接收芯片1510i中的每个图像信号接收芯片可以被编程为从设备以与第一图像信号接收芯片15101同步操作。
第一图像信号接收芯片15101至第i图像信号接收芯片1510i中的每个图像信号接收芯片可以分别接收通过接口电缆710从显示驱动系统700传输的图像信号Simage的差分信号中的、要提供至j个像素的数字数据信号，基于接收到的数字数据信号分别生成提供至j个像素的像素数据，并且根据图像信号Simage的差分信号分别生成参考时钟和数据起始信号。例如，当接口电缆710具有第一通道至第i通道时，第一图像信号接收芯片15101可以根据通过接口电缆710的第一通道从显示驱动系统700传输的图像信号Simage的差分信号分别接收与第一像素至第i像素相对应的数字数据信号，基于接收到的数字数据信号分别生成对应于第一像素至第j像素的像素数据，并且根据图像信号Simage的差分信号分别生成参考时钟和数据起始信号。此外，第i图像信号接收芯片1510i可以根据通过接口电缆710的第i通道从显示驱动系统700传输的图像信号Simage的差分信号分别接收对应于第m-j+1像素至第m像素的数字数据信号，基于接收到的数字数据信号分别生成对应于第m-j+1像素至第m像素的像素数据，并且根据图像信号Simage的差分信号分别生成参考时钟和数据起始信号。
第一图像信号接收芯片15101至第i图像信号接收芯片1510i中的每个图像信号接收芯片可以根据通过接口电缆710输入的第一帧的差分信号生成用于定时控制器芯片阵列部1500的显示设定数据，将显示设定数据存储在内部存储器中，并且根据对于通过接口电缆710顺序输入的帧的差分信号生成数字数据信号、参考时钟和数据起始信号。
根据实施方式，图像信号接收芯片阵列1510可以仅配置有一个图像信号接收芯片。也就是说，第一图像信号接收芯片15101至第i图像信号接收芯片1510i可以集成到单个集成图像信号接收芯片中。
图像质量改善芯片阵列1530可以从图像信号接收芯片阵列1510接收基于帧的数字数据信号，并且可以执行预定的图像质量改善算法以改善与基于帧的数字数据信号对应的图像的质量。
根据实施方式，图像质量改善芯片阵列1530可以包括第一图像质量改善芯片15301至第i图像质量改善芯片1530i，其基于一对一地连接至第一图像信号接收芯片15101至第i图像信号接收芯片1510i。第一图像质量改善芯片15301至第i图像质量改善芯片1530i可以从图像信号接收芯片15101至1510i接收数字数据信号，并且可以执行预定图像质量改善算法以根据基于帧的数字数据信号改善图像质量。此处，第一图像质量改善芯片15301至第i图像质量改善芯片1530i中的每个图像质量改善芯片可以是最小单位微芯片或一个芯片组，并且可以是包括包含多个晶体管的IC并且具有精细尺寸的半导体封装器件。
为了在第一图像质量改善芯片15301至第i图像质量改善芯片1530i之间执行同步和数据通信，可以将第一图像质量改善芯片15301编程为主设备以控制图像质量改善芯片阵列1530中的整体操作和功能，以及第二图像质量改善芯片15302至第i图像质量改善芯片1530i中的每个图像质量改善芯片可以被编程为从设备以与第一图像质量改善芯片15301同步操作。
当图像信号接收芯片阵列1510被配置成单个集成数据接收芯片时，第一图像质量改善芯片15301至第i图像质量改善芯片1530i可以集成到连接至集成数据接收芯片的单个集成图像质量改善芯片中。
基于从图像信号接收芯片阵列1510提供的参考时钟和数据起始信号，数据控制芯片阵列1550可以将数字数据信号与由图像质量改善芯片阵列1530改善的图像质量对准以生成和输出对应于一个水平线的像素数据。
根据实施方式，数据控制芯片阵列1550可以包括第一数据控制芯片15501至第i数据控制芯片1550i，其一对一地连接至第一图像质量改善芯片15301至第i图像质量改善芯片1530i。第一数据控制芯片15501至第i数据控制芯片1550i可以从图像质量改善芯片15301至1530i接收具有改善的图像质量的数字数据信号，并且可以基于从图像信号接收芯片阵列1510提供的参考时钟和数据起始信号使数字数据信号对准以生成和输出像素数据。此处，第一数据控制芯片15501至第i数据控制芯片1550i中的每个数据控制芯片可以是最小单元微芯片或一个芯片组，并且可以是包括包含多个晶体管的IC并且具有精细尺寸的半导体封装器件。
为了在第一数据控制芯片15501至第i数据控制芯片1550i之间执行同步和数据通信，第一数据控制芯片15501可以被编程为主设备以控制数据控制芯片阵列1550中的整体操作和功能，并且第二数据控制芯片15502至第i数据控制芯片1550i中的每个数据控制芯片可以被编程为从设备以与第一数据控制芯片15501同步地操作。
第一数据接收芯片15501至第i数据接收芯片1550i可以使用第一公共串行数据总线CSB1至第i公共串行数据总线CSBi通过串行数据通信方式分别输出像素数据(每个公共串行数据总线具有对应于像素数据的位数的数据总线)，将参考时钟分别输出至第一公共参考时钟线RCL1至第i公共参考时钟线RCLi，并且将数据起始信号分别输出至第一数据起始信号线DSL1至第i数据起始信号线DSLi。例如，第一图像信号接收芯片15101可以通过第一公共串行数据总线CSB1、第一公共参考时钟线RCL1和第一数据起始信号线DSL1传输相应的像素数据、相应的参考时钟和相应的数据起始信号。此外，第i图像信号接收芯片1510i可以通过第i公共串行数据总线CSBi、第i公共参考时钟线RCLi和第i数据起始信号线DSLi传输相应的像素数据、相应的参考时钟和相应的数据起始信号。
当图像信号接收芯片阵列1510被配置成单个集成数据接收芯片并且图像质量改善芯片阵列1530被配置成单个集成图像质量改善芯片时，第一数据控制芯片15501至第i数据控制芯片1550i可以被集成到连接至集成数据接收芯片的单个集成数据控制芯片。
栅极控制芯片1570可以基于从数据控制芯片阵列1550输出的参考时钟生成栅极时钟GCLK和栅极起始信号Vst，并且可以将生成的栅极时钟GCLK和栅极起始信号Vst提供至栅极驱动芯片阵列部200。例如，栅极控制芯片1570可以从连接至数据控制芯片阵列1550的第一数据控制芯片至第i数据控制芯片中最相邻数据控制芯片15501的数据起始信号线DSL1和公共参考时钟线RCL1接收数据起始信号和参考时钟，并且可以基于接收到的数据起始信号对参考时钟进行计数以生成栅极时钟GCLK和栅极起始信号Vst。栅极起始信号Vst可以通过设置在基板上的单个栅极起始信号线201提供至栅极驱动芯片阵列部200的第一栅极驱动芯片210，并且栅极时钟GCLK也可以通过设置在基板上的单个栅极时钟线202提供至栅极驱动芯片阵列部200的第一栅极驱动芯片210。
如上所述，定时控制器芯片阵列部1500可以安装在显示面板100的基板110上，并且可以通过单个接口电缆710连接至显示驱动系统700，从而简化了显示面板100和显示驱动系统700之间的连接结构。
根据实施方式，发光显示装置的数据驱动芯片阵列部1300可以包括第一数据锁存芯片L1至第m数据锁存芯片Lm、第一数模转换器芯片D1至第m数模转换器芯片Dm、以及第一数据放大器芯片A1至第m数据放大器芯片Am。此处，第一数据锁存芯片L1至第m数据锁存芯片Lm、第一数模转换器芯片D1至第m数模转换器芯片Dm、以及第一数据放大器芯片A1至第m数据放大器芯片Am中的每个可以是最小单元微芯片或一个芯片组并且可以是包括包含多个晶体管的IC并且具有精细尺寸的半导体封装器件。
第一数据锁存芯片L1至第m数据锁存芯片Lm中的每个数据锁存芯片可以基于数据起始信号根据参考时钟对从定时控制器芯片阵列部1500的数据控制芯片阵列1550传输的像素数据进行采样和锁存(或保持)，并且可以通过串行数据通信方式输出接收到的参考时钟和锁存的像素数据。
第一数据锁存芯片L1至第m数据锁存芯片Lm可以被分组为第一数据锁存器组13201至第i数据锁存器组1320i，每个数据锁存器组由j个数据锁存器芯片组成。在组的基础上，第一数据锁存器组13201至第i数据锁存器组1320i可以分别连接至第一数据控制芯片15501至第i数据控制芯片1550i。
在组的基础上，分组为第一数据锁存器组13201至第i数据锁存器组1320i的数据锁存器芯片可以共同连接至第一公共串行数据总线CSB1至第i公共串行数据总线CSB2。例如，分组为第一数据锁存器组13201中的第一数据锁存芯片L1至第j数据锁存芯片Lj中的每个数据锁存芯片可以通过第一公共串行数据总线CSB1、第一公共参考时钟线RCL1和第一数据起始信号线DSL1接收相应的像素数据、相应的参考时钟和相应的起始信号。此外，分组为第i数据锁存器组1320i的第m-j+1数据锁存芯片Lm-j+1至第m数据锁存芯片Lm中的每个数据锁存芯片可以通过第i公共串行数据总线CSBi、第i公共参考时钟线RCLi和第i数据起始信号线DSLi接收相应的像素数据、相应的参考时钟和相应的数据起始信号。
当对具有相应位数的像素数据进行采样和锁存时，第一数据锁存芯片L1至第m数据锁存芯片Lm中的每个数据锁存芯片可以通过串行数据通信方式输出接收到的参考时钟和锁存的像素数据。
根据实施方式，第一数据锁存芯片L1至第m数据锁存芯片Lm中的每个数据锁存芯片可以包括：锁存电路，其被配置成响应于数据起始信号根据参考时钟对通过相应的公共串行数据总线CSB输入的像素数据进行采样和锁存；计数器电路，其被配置成对参考时钟进行计数并生成数据输出信号；以及时钟旁路电路，其被配置成旁路接收到的参考时钟。
第一数模转换器芯片D1至第m数模转换器芯片Dm可以分别连接至第一数据锁存芯片L1至第m数据锁存芯片Lm，并且可以连接至至少一个参考伽马电压提供线RGVL，从电源电路通过该参考伽马电压提供线RGVL提供至少一个参考伽马电压Vgam由。在这种情况下，数模转换器芯片D1至Dm中的一个可以通过单个串行数据传输线SDTL和单个参考时钟传输线RCTL连接至数据锁存芯片L1至Lm中的一个。第一数模转换器芯片D1至第m数模转换器芯片Dm可以根据从相应的数据锁存芯片L1至Lm提供的参考时钟传输线RCTL以串行通信方式通过串行数据传输线SDTL接收并并行化从相应数据锁存芯片L1至Lm输入的像素数据。然后，第一数模转换器芯片D1至第m数模转换器芯片Dm可以基于通过参考伽马电压提供线RGVL提供的参考伽马电压将并行像素数据转换为数据电压，并且可以输出数据电压。
根据实施方式，第一数模转换器芯片D1至第m数模转换器芯片Dm中的每个数模转换器芯片可以包括：数据并行化电路，其被配置成根据参考时钟接收和并行化以串行数据通信方式输入的像素数据；灰度电压产生电路，其被配置成根据像素数据的位数分布参考伽马电压并产生与多个灰度值对应的多个灰度电压；时钟计数器，其被配置成对参考时钟进行计数以生成并行数据输出信号。
可选地，第一数模转换器芯片D1至第m数模转换器芯片Dm中的每个数模转换器芯片的灰度电压产生电路可以分配从电源电路提供的像素驱动电压VDD而不是参考伽马电压，以产生多个不同的灰度电压。在这种情况下，可以省略设置在基板的非显示区域中的至少一个参考伽马电压提供线RGVL，因而可以增加基板的非显示区域的空间利用率。
根据实施方式，通过以串行数据通信方式从数据锁存芯片L1至Lm接收像素数据，第一数模转换器芯片D1至第m数模转换器芯片Dm具有用于接收像素数据的最小数目的端子，因而可以减小尺寸。随着数模转换器芯片D1至Dm与数据锁存芯片L1至Lm之间的数据传输线的数目增加，可以增加基板的非显示区域的空间利用率。
第一数据放大器芯片A1至第m数据放大器芯片Am可以分别连接至第一数模转换器芯片D1至第m数模转换器芯片Dm，并且可以分别连接至第一数据线DL1至第m数据线DLm。此外，第一数据放大器芯片A1至第m数据放大器芯片Am可以连接至通过其从电源电路提供像素驱动电压VDD的像素驱动电压提供线PSL，并且连接至通过其从电源电路提供接地电压的接地电压线。第一数据放大器芯片A1至第m数据放大器芯片Am可以基于像素驱动电压VDD缓冲从对应的数模转换器芯片D1至Dm提供的数据电压，并且可以将经缓冲的数据电压提供至对应的数据线DL1至DLm。例如，第一数据放大器芯片A1至第m数据放大器芯片Am中的每个数据放大器芯片可以根据相应数据线的线负载设定的增益值来缓冲和输出数据电压。
另外，用于将数据电压提供至一个数据线的一个数据锁存芯片、一个数模转换芯片和一个数据放大器芯片构成数据驱动芯片组13001至1300m中的每个数据驱动芯片组，其可以被配置成单个数据驱动芯片。在这种情况下，连接至第一数据线DL1至第m数据线DLm中的每个数据线的芯片的数目可以减少1/3。
在根据另一实施方式的发光显示装置中，用于允许显示面板100显示与从显示驱动系统700提供的图像信号对应的图像的所有电路可以实现为安装在基板110上的微芯片，从而获得与图1至图14中所示的发光显示装置相同的效果。另外，微芯片可以更容易地简化和集成，并且由于发光显示装置仅通过一个信号电缆710或两个信号电缆直接连接至显示驱动系统700，所以可以简化发光显示装置和显示驱动系统700之间的连接结构。因此，根据另一实施方式的发光显示装置可以具有单个板状，因而可以在设计上具有增强的美感。
如上所述，根据本公开的实施方式的发光显示装置可以包括连接至每个数据线的至少一个数据缓冲芯片，因而，不管数据驱动电路和每个像素之间的距离如何都可以保持每个像素的恒定数据电压充电速率。
此外，根据本公开的实施方式的发光显示装置可以包括连接至每个数据线的至少一个数据缓冲芯片，因而可以减少由数据驱动电路消耗的功率。
对于本领域技术人员来说明显的是，在不脱离本公开的精神或范围的情况下，可以在本公开中进行各种修改和变型。因此，本公开旨在覆盖本公开的修改和变化，只要它们落入所附权利要求及其等同内容的范围内即可。

Claims (12)

1.一种发光显示装置，包括：
基板，包括显示区域和围绕所述显示区域的非显示区域，所述显示区域包括多个像素区域；
所述基板上的平坦化层；
在所述平坦化层上穿过所述显示区域的第一栅极线至第n栅极线；
在所述平坦化层上穿过所述显示区域的第一数据线至第m数据线；
在所述平坦化层上穿过所述显示区域的第一像素驱动电力线至第m像素驱动电力线；
多个像素，所述多个像素中的每个像素设置在所述基板的至少一个像素区域中并且连接至相邻栅极线、相邻数据线和相邻像素驱动电力线；以及
至少一个数据缓冲芯片，所述至少一个数据缓冲芯片设置在所述基板和所述平坦化层之间并且连接至所述显示区域中的所述第一数据线至所述第m数据线中的相应的数据线，
其中m和n是等于或大于1的自然数。
2.根据权利要求1所述的发光显示装置，其中，所述第一数据线至所述第m数据线中的每个包括由设置在所述显示区域中的所述数据缓冲芯片分开的第一分段线和第二分段线。
3.根据权利要求2所述的发光显示装置，其中，所述第一数据线至所述第m数据线中的每个包括所述第一分段线和所述第二分段线之间的分隔部分，以及
其中，所述至少一个数据缓冲芯片设置在所述分隔部分中并且电连接在所述第一分段线和所述第二分段线之间。
4.根据权利要求2所述的发光显示装置，其中，
所述第一分段线连接至与两个相邻像素中的前级像素连接的数据线，以及
所述第二分段线连接至与所述两个相邻像素中的后级像素连接的数据线。
5.根据权利要求1所述的发光显示装置，其中，所述多个像素各自包括：
像素驱动芯片，其连接至相邻栅极线、相邻数据线和相邻像素驱动电力线；以及
至少一个发光器件，其连接至所述像素驱动芯片。
6.根据权利要求5所述的发光显示装置，其中，所述像素驱动芯片包括：
至少一个栅极凸块，其连接至所述第一栅极线至所述第n栅极线中的至少一个相邻栅极线；
至少一个数据凸块，其连接至所述第一数据线至所述第m数据线中的至少一个相邻数据线；
至少一个电力输入凸块，其连接至所述第一像素驱动电力线至所述第m像素驱动电力线中的至少一个相邻像素驱动电力线；以及
输出凸块，其连接至至少一个发光器件。
7.根据权利要求5所述的发光显示装置，其中，所述至少一个数据缓冲芯片嵌入所述像素驱动芯片中。
8.根据权利要求1所述的发光显示装置，其中，所述基板的显示区域包括由所述至少一个数据缓冲芯片划分的多个像素部分。
9.根据权利要求1所述的发光显示装置，其中，
所述至少一个数据缓冲芯片包括第一数据缓冲芯片、第二数据缓冲芯片和第三数据缓冲芯片，以及
所述基板的显示区域包括由所述第一数据缓冲芯片、所述第二数据缓冲芯片和所述第三数据缓冲芯片划分的第一像素部分、第二像素部分、第三像素部分和第四像素部分。
10.根据权利要求9所述的发光显示装置，其中，设置在所述第一像素部分中的像素的数目大于设置在所述第二像素部分、所述第三像素部分和所述第四像素部分中的每个像素部分中的像素的数目。
11.根据权利要求9所述的发光显示装置，其中，分别设置在所述第二像素部分、所述第三像素部分和所述第四像素部分中的像素的数目是相同的。
12.根据权利要求9所述的发光显示装置，其中，分别设置在所述第一像素部分、所述第二像素部分、所述第三像素部分和所述第四像素部分中的像素数目的比率对应于2:1:1:1。
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