CN109992081A - 计算装置及计算机服务器 - Google Patents

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Abstract

本发明提出了一种计算装置及计算机服务器，其中，所述计算装置包括多个芯片，每个芯片包括一模式选择引脚，用于选择芯片的输出电压模式。本发明计算装置及计算机服务器避免了芯片引脚之间存在的反向电压差，防止了芯片引脚被烧坏。

Description

计算装置及计算机服务器
技术领域
本发明属于计算技术领域，具体涉及一种计算装置及计算机服务器。
背景技术
目前，根据计算的需求，通常需要将多个芯片按照串联或串并联的方式连接起来，串联或串并联连接的芯片会在不同电压下通信，这样就存在反向电压差，而反向电压差一方面会影响芯片之间的正常通信，另一方面可能会烧坏芯片的引脚。
针对上述问题，现有提出利用反向二极管保护的技术方案，但是反向二极管长期工作可能会被击穿，击穿之后仍然无法避免芯片引脚被烧坏的情况发生。
发明内容
(一)要解决的技术问题
本发明提供了一种计算装置及计算机服务器，以至少部分解决以上所提出的技术问题。
(二)技术方案
根据本发明的一个方面，提供了一种计算装置，包括：多个芯片，每个芯片包括一模式选择引脚，用于选择芯片的输出电压模式。
在一些实施例中，所述模式选择引脚用于接收控制信号，并根据所述控制信号选择芯片的输出电压模式。
在一些实施例中，所述模式选择引脚用于在其接收的控制信号为第一预设信号时，选择芯片的输出电压模式为第一预设模式；在其接收的控制信号为第二预设信号时，选择芯片的输出电压模式为第二预设模式。
在一些实施例中，所述多个芯片为串联连接或混联连接。
在一些实施例中，所述多个芯片串联连接，每个芯片的输出电压模式均为1/Z模式。
在一些实施例中，所述计算装置还包括：多个下拉电阻，每个下拉电阻的一端与一所述芯片的输出端连接，另一端接参考地。
在一些实施例中，所述多个芯片为混联连接，包括N*M个芯片，呈N行、M列蛇形排布，每一行中的M个芯片为并联连接，相邻行之间为串联连接，其中，N＞1，M＞1。
在一些实施例中，所述N行的每一行中沿数据信号传输方向位于最末端的一芯片的输出电压模式为1/Z模式，每一行中除所述最末端的一芯片之外的M-1个芯片的输出电压模式均为1/0模式。
在一些实施例中，所述的计算装置还包括：下拉电阻，所述下拉电阻一端与所述最末端的一芯片的输出端连接或者与所述最末端的一芯片的下一级芯片的输入端连接，另一端接参考地。
根据本公开的另一个方面，提供了一种计算机服务器，包括所述的计算装置。
(三)有益效果
从上述技术方案可以看出，本发明计算装置及计算机服务器至少具有以下有益效果其中之一：
(1)本发明通过在芯片上设置模式选择引脚来选择芯片的输出电压模式，为解决反向压差的问题提供了一种简单、可行的实现方式，无需采用复杂的电路元件及连接关系，结构简单，便于应用。
(2)本发明通过模式选择引脚配合下拉电阻，解决了芯片在不同电压下通信的反向电压问题，保证了芯片之间的正常通信，避免了芯片的引脚被烧坏的情况。
(3)本发明通过对芯片模式选择引脚输入的合理设置，可同时应用于在串联连接结构及串并联混联连接结构中，对连接方式无限制，设计自由度高，方便使用。
附图说明
图1为依据本发明芯片1/0模式示意图。
图2为依据本发明芯片1/Z模式示意图。
图3为依据本发明芯片输入输出方向示意图。
图4为依据本发明芯片输入输出方向另一示意图。
图5为依据本发明一计算装置结构示意图。
图6为依据本发明另一计算装置结构示意图。
图7为依据本发明又一计算装置结构示意图。
图8为依据本发明再一计算装置结构示意图。
图9为依据本发明另一计算装置结构示意图。
图10为依据本发明一实施例计算装置结构示意图。
图11为依据本发明另一实施例计算装置结构示意图。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本发明进一步详细说明。
本发明提供了一种计算装置，该计算装置包括多个芯片，每个芯片包括一模式选择引脚，用于选择芯片的输出电压模式。
其中，所述模式选择引脚用于接收控制信号，并根据所述控制信号选择芯片的输出电压模式。所述模式选择引脚在其接收的控制信号为第一预设信号时，选择芯片的输出电压模式为第一预设模式；在其接收的控制信号为第二预设信号时，选择芯片的输出电压模式为第二预设模式。
本发明计算装置通过在芯片上设置模式选择引脚来选择芯片的输出电压模式，为解决反向压差的问题提供了一种简单、可行的实现方式，无需采用复杂的电路元件及连接关系，结构简单，便于应用。
进一步的，所述第一预设信号为“0”，所述第二预设信号为“1”，所述第一预设模式为1/0模式，所述第二预设模式为1/Z模式。其中，所述1/0模式即高电平/低电平模式，所述1/Z模式即高电平/高阻模式。
具体的，对于一芯片10，其包括模式选择引脚SEL101，用于接收控制信号；在其模式选择引脚SEL101接收的控制信号为“0”时，即所述模式选择引脚接收的控制信号为低电平时，选择的输出电压模式为1/0模式，也即选择这一芯片的输出为高电平或者低电平，如图1所示。在所述模式选择引脚SEL101接收的控制信号为“1”时，即所述模式选择引脚接收的控制信号为高电平时，选择的输出电压模式为1/Z模式，也即选择芯片的输出为高电平或者高阻，如图2所示。
更具体而言，所述芯片利用模式选择引脚SEL作判断，在芯片的输入引脚SEL接收的控制信号为“0”时，芯片的功能引脚工作在1/0模式，在芯片的输入引脚SEL接收的控制信号为“1”时，芯片的功能引脚工作在1/Z模式。所述1/0模式即正常输出模式，芯片的输出逻辑直接连在pad(IO)的输出脚，芯片输出1时IO上就是高电平1，芯片输出0时IO上是低电平0。所述1/Z模式与I2C的0/Z输出模式类似，只是逻辑刚好相反，在1/Z模式下，芯片的输出逻辑连在pad(IO)的输出使能脚，pad的输出脚固定接高电平，芯片输出1时pad的输出使能打开，IO上是高电平1；芯片输出0时pad的输出使能关闭，IO上没有驱动，是高阻状态Z。
此外，每个芯片还包括功能切换引脚，用于切换引脚功能，改变输入输出方向，所述功能切换引脚可接收控制信号并根据控制信号功能切换引脚功能。具体的，如图3所示，每个芯片包括引脚102和引脚103和功能切换引脚104，左侧引脚102为输入引脚，右侧引脚103为输出引脚。在所述功能切换引脚104接收控制信号时，可以将芯片的引脚102切换为输出引脚，将芯片的引脚103切换为输入引脚，如图4所示。
图5-6为本发明多个芯片串联连接示例(其中图中芯片之间的连接线为数据信号通信线，箭头方向为数据信号传输方向)。如图5所示，所述计算装置包括串联连接的所述多个芯片，每个芯片包括一模式选择引脚SEL，每个模式选择引脚所接收的控制信号均为“1”，相应的每个芯片的输出电压模式均为1/Z模式。由此，可以避免芯片引脚之间存在的反向电压差，防止芯片引脚被烧坏。
如图6所示，所述计算装置还包括多个下拉电阻，每个下拉电阻的一端连接在一芯片的数据信号输出端，另一端接参考地，由此，可以在前一级芯片(对于任意相邻的两个芯片而言，沿数据信号传输方向在前的一个芯片为前一级芯片)输出Z时拉低后一级芯片(对于任意相邻的两个芯片而言，沿数据信号传输方向在后的一个芯片为后一级芯片)的输入，从而避免芯片引脚之间存在的反向电压差，防止芯片引脚被烧坏。
图7-9为本发明多个芯片串并联连接示例(其中图中芯片之间的连接线为数据信号通信线，箭头方向为数据信号传输方向)。如图7所示，所述计算装置包括呈多行多列排布、串并联连接的所述多个芯片，位于同一行的多个芯片为并联连接，不同行之间为串联连接。每个芯片包括一模式选择引脚SEL，每一行中沿数据信号传输方向最末端的一芯片的模式选择引脚所接收的控制信号均为“1”，每一行除所述最末端的一芯片之外的其他芯片的模式选择引脚所接收的控制信号为“0”。由此，可以避免芯片引脚之间存在的反向电压差，防止芯片引脚被烧坏。
如图8所示，所述计算装置还包括多个下拉电阻，每个下拉电阻的一端连接在所述最末端的一芯片的数据信号输出端，另一端接参考地。优选的，每个下拉电阻的一端连接在所述最末端的一芯片的后一级芯片的数据信号输入端，另一端接参考地。由此，可以在前一级芯片输出Z时拉低后一级芯片的输入，从而避免芯片引脚之间存在的反向电压差，防止芯片引脚被烧坏。
如图9所示，每个芯片还包括功能切换引脚104，用于切换引脚功能，例如将输入切换为输出功能，将输出切换为输入功能。第1行中各芯片均为左侧输入右侧输出，第2行中各芯片均为右侧输入，左侧输出。利用所述功能切换引脚实现了芯片输入输出方向的切换，方便相邻行不同传输方向的设计。
综上，本发明通过对芯片模式选择引脚输入的合理设置，可同时应用于在串联连接结构及串并联混联连接结构中，对连接方式无限制，设计自由度高，方便使用。
在一实施例中，如图10所示，所述计算装置1包括四个芯片，分别为芯片11，芯片12，芯片13和芯片14。四个芯片的结构可以相同。所述芯片11，芯片12，芯片13和芯片14串联连接，在所述芯片11与芯片12之间，芯片12与芯片13之间以及芯片13与芯片14之间均连接有传输信号的通信线路，且所述芯片11的输出端与所述芯片12的输入端连接，所述芯片12的输出端与所述芯片13的输入端连接，所述芯片13的输出端与所述芯片14的输入端连接。
所述芯片11包括模式选择引脚SEL111，所述芯片12包括模式选择引脚SEL121，所述芯片13包括模式选择引脚SEL131，所述芯片14包括模式选择引脚SEL141。
在芯片11的输出端连接有下拉电阻15，在芯片12的输出端连接有下拉电阻16，在芯片13的输出端连接有下拉电阻17，在芯片14的输出端连接有下拉电阻18。
各芯片的模式选择引脚所接收的控制信号均为“1”，由此，控制各芯片的输出电压模式为1/Z模式。在芯片11输出Z时，下拉电阻15将芯片12的输入电压拉低至低电平。在芯片12输出Z时，下拉电阻16将芯片13的输入电压拉低至低电平。在芯片13输出Z时，下拉电阻17将芯片14的输入电压拉低至低电平。
也就是说，本实施例在串联连接的芯片结构中，利用模式选择引脚实现了芯片输出电压的模式选择，进一步利用下拉电阻实现了在前一级芯片输出Z时拉低后一级芯片的输入，由此实现了芯片之间的正常通信，避免了反向电压差将芯片的引脚烧坏。
此外，本发明计算装置中所串联的芯片的数量并不限于上述实施例中的四个，本领域技术人员根据计算需求可以适当调整。
在另一实施例中，如图11所示，所述计算装置2包括九个芯片，分别为芯片21，芯片22，芯片23、芯片24、芯片25，芯片26，芯片27、芯片28和芯片29。九个芯片的结构可以相同，呈3行3列蛇形排布，其中第1行芯片的数据信号传输方向为从左至右，第2行芯片的数据信号传输方向为从右至左，第3行芯片的数据信号传输方向为从左至右，相邻两行的数据信号传输方向相反。
其中，第1行中的芯片21，芯片22，芯片23并联连接，第2行中的芯片24、芯片25，芯片26并联连接，第3行中的芯片27、芯片28和芯片29并联连接。第1行的芯片与第2行的芯片及第3行的芯片为串联连接。在所述芯片21与芯片22之间、芯片22与芯片23之间、芯片23与芯片24之间、芯片24与芯片25之间、芯片25与芯片26之间、芯片26与芯片27、芯片27与芯片28之间、以及芯片28与芯片29之间均连接有传输信号的通信线路，且所述芯片21的输出端与所述芯片22的输入端连接，所述芯片22的输出端与所述芯片23的输入端连接，所述芯片23的输出端与所述芯片24的输入端连接，所述芯片24的输出端与所述芯片25的输入端连接，所述芯片25的输出端与所述芯片26的输入端连接，所述芯片26的输出端与所述芯片27的输入端连接，所述芯片27的输出端与所述芯片28的输入端连接，所述芯片28的输出端与所述芯片29的输入端连接。
所述芯片21包括模式选择引脚SEL211，所述芯片22包括模式选择引脚SEL221，所述芯片23包括模式选择引脚SEL231，所述芯片24包括模式选择引脚SEL241，所述芯片25包括模式选择引脚SEL251，所述芯片26包括模式选择引脚SEL261，所述芯片27包括模式选择引脚SEL271，所述芯片28包括模式选择引脚SEL281，所述芯片29包括模式选择引脚SEL291。
在芯片23的输出端(或者芯片24的输入端)连接有下拉电阻30，在芯片26的输出端(或者芯片27的输入端)连接有下拉电阻31，在芯片29的输出端连接有下拉电阻32。
所述芯片21、芯片22、芯片24、芯片25、芯片27及芯片28的模式选择引脚所接收的控制信号均为“0”，由此控制芯片21、芯片22、芯片24、芯片25、芯片27及芯片28的输出电压模式为I/0模式；所述芯片23、芯片26及芯片29的模式选择引脚所接收的控制信号均为“1”，由此，控制芯片23、芯片26及芯片29的输出电压模式为1/Z模式。在芯片23输出Z时，下拉电阻30将芯片24的输入电压拉低至低电平。在芯片26输出Z时，下拉电阻31将芯片27的输入电压拉低至低电平。
另外，虽未图示，但本实施例中所述九个芯片也均包括功能切换引脚，用于切换引脚功能，以适应不同数据信号传输方向的需求。
也就是说，本实施例在串联和并联混连连接的芯片结构中，利用模式选择引脚实现了芯片输出电压的模式选择，进一步利用下拉电阻实现了在前一级芯片输出Z时拉低后一级芯片的输入，由此实现了芯片之间的正常通信，避免了反向电压差将芯片的引脚烧坏。
此外，本发明计算装置中所串联及并联的芯片的数量并不限于上述实施例中的具体数量，本领域技术人员根据计算需求可以适当调整。
本发明还提供了一种计算机服务器，其包括所述的计算装置。
本发明计算装置及计算机服务器在串联或串并联混联连接的芯片结构中，利用模式选择引脚实现了芯片输出电压的模式选择，进一步利用下拉电阻实现了在前一级芯片输出Z时拉低后一级芯片的输入，由此实现了芯片之间的正常通信，避免了反向电压差将芯片的引脚烧坏情况。
至此，已经结合附图对本发明实施例进行了详细描述。依据以上描述，本领域技术人员应当对本发明计算装置及计算机服务器有了清楚的认识。
需要说明的是，在附图或说明书正文中，未绘示或描述的实现方式，均为所属技术领域中普通技术人员所知的形式，并未进行详细说明。此外，上述对各元件的定义并不仅限于实施例中提到的各种具体结构、形状或方式，本领域普通技术人员可对其进行简单地更改或替换。
当然，根据实际需要，本发明还可以包含其他的部分，由于同本发明的创新之处无关，此处不再赘述。
类似地，应当理解，为了精简本发明并帮助理解各个发明方面中的一个或多个，在上面对本发明的示例性实施例的描述中，本发明的各个特征有时被一起分组到单个实施例、图、或者对其的描述中。然而，并不应将该发明的方法解释成反映如下意图：即所要求保护的本发明要求比在每个权利要求中所明确记载的特征更多的特征。更确切地说，如下面的权利要求书所反映的那样，发明方面在于少于前面发明的单个实施例的所有特征。因此，遵循具体实施方式的权利要求书由此明确地并入该具体实施方式，其中每个权利要求本身都作为本发明的单独实施例。
本领域那些技术人员可以理解，可以对实施例中的设备中的模块进行自适应性地改变并且把它们设置在与该实施例不同的一个或多个设备中。可以把实施例中的模块或单元或组件组合成一个模块或单元或组件，以及此外可以把它们分成多个子模块或子单元或子组件。除了这样的特征和/或过程或者单元中的至少一些是相互排斥之外，可以采用任何组合对本说明书中发明的所有特征以及如此发明的任何方法或者设备的所有过程或单元进行组合。除非另外明确陈述，本说明书中发明的每个特征可以由提供相同、等同或相似目的的替代特征来代替。
本发明的各个部件实施例可以以硬件实现，或者以在一个或者多个处理器上运行的软件模块实现，或者以它们的组合实现。本领域的技术人员应当理解，可以在实践中使用微处理器或者数字信号处理器(DSP)来实现根据本发明实施例的相关设备中的一些或者全部部件的一些或者全部功能。本发明还可以实现为用于执行这里所描述的方法的一部分或者全部的设备或者装置程序(例如，计算机程序和计算机程序产品)。这样的实现本发明的程序可以存储在计算机可读介质上，或者可以具有一个或者多个信号的形式。这样的信号可以从因特网网站上下载得到，或者在载体信号上提供，或者以任何其他形式提供。
再者，说明书与权利要求中所使用的序数例如“第1”、“第2”、“第3”等的用词，以修饰相应的元件，其本身并不意含及代表该元件有任何的序数，也不代表某一元件与另一元件的顺序、或是制造方法上的顺序，该些序数的使用仅用来使具有某命名的一元件得以和另一具有相同命名的元件能作出清楚区分。
以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行了进一步详细说明，应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (10)

1.一种计算装置，其特征在于，包括：多个芯片，每个芯片包括一模式选择引脚，用于选择芯片的输出电压模式。
2.根据权利要求1所述的计算装置，其特征在于，所述模式选择引脚用于接收控制信号，并根据所述控制信号选择芯片的输出电压模式。
3.根据权利要求2所述的计算装置，其特征在于，所述模式选择引脚用于在其接收的控制信号为第一预设信号时，选择芯片的输出电压模式为第一预设模式；在其接收的控制信号为第二预设信号时，选择芯片的输出电压模式为第二预设模式。
4.根据权利要求1所述的计算装置，其特征在于，所述多个芯片为串联连接或混联连接。
5.根据权利要求1所述的计算装置，其特征在于，所述多个芯片串联连接，每个芯片的输出电压模式均为1/Z模式。
6.根据权利要求5所述的计算装置，其特征在于，还包括：多个下拉电阻，每个下拉电阻的一端与一所述芯片的输出端连接，另一端接参考地。
7.根据权利要求1所述的计算装置，其特征在于，所述多个芯片为混联连接，包括N*M个芯片，呈N行、M列蛇形排布，每一行中的M个芯片为并联连接，相邻行之间为串联连接，其中，N＞1，M＞1。
8.根据权利要求7所述的计算装置，其特征在于，所述N行的每一行中沿数据信号传输方向位于最末端的一芯片的输出电压模式为1/Z模式，每一行中除所述最末端的一芯片之外的M-1个芯片的输出电压模式均为1/0模式。
9.根据权利要求8所述的计算装置，其特征在于，还包括：下拉电阻，所述下拉电阻一端与所述最末端的一芯片的输出端连接或者与所述最末端的一芯片的下一级芯片的输入端连接，另一端接参考地。
10.一种计算机服务器，其特征在于，包括如权利要求1至9中任一项所述的计算装置。
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