CN109981071A - 一种基于同轴硅通孔和螺旋电感的三维低通滤波器 - Google Patents

Abstract

本发明涉及一种基于同轴硅通孔和螺旋电感的三维低通滤波器，包括至少一个滤波器单元，所述滤波器单元包括自上而下依次设置的顶层、半导体衬底层和底层，其中，所述顶层上设置有顶层螺旋电感，所述半导体衬底层上设置有贯通上下表面的硅通孔结构，所述底层上设置有底层螺旋电感，所述顶层螺旋电感通过所述硅通孔结构与所述底层螺旋电感对应连接。本发明的三维低通滤波器，采用三维堆叠的方式，使电感器和电容器有机结合，大幅减小了芯片面积和尺寸，降低了加工成本低，提高了集成密度，降低了互连损耗。

Description

一种基于同轴硅通孔和螺旋电感的三维低通滤波器

技术领域

本发明属于集成电路技术领域，具体涉及一种基于同轴硅通孔和螺旋电感的三维低通滤波器。

背景技术

低通滤波器作为模拟/射频前端电路的关键模块,被广泛用于选择或限定信号的频段范围，在电子系统中起到非常重要的作用。

集成电路特征尺寸的减小，尤其是硅基有源器件的等比例缩小，带来芯片集成度、运算性能的巨大提升。然而，电感器、电容器、以及滤波器等不可或缺的无源器件及电路的发展相对滞后，成为集成电路发展的新瓶颈。一方面，在材料介电常数受限的条件下，电容值取决于其所占芯片的面积，传统二维集成电路的电容密度很难进一步提高。另一方面，片上电容、电感的大尺寸互连线还会造成较大的时间延迟以及各种耦合寄生，导致自谐振频率和Q值的降低。因此，受限于大尺寸、低质量、低频率的无源器件，普通的二维硅基电路中很难实现无源射频电路的集成。

硅通孔(Through-Silicon-Via，TSV)是一种三维集成技术，它突破了传统的平面结构限制，极大地提高了芯片面积的利用效率、方便地实现了异质集成、减小了芯片面积和功耗、提高了芯片的集成度和系统性能,工艺技术也日渐成熟，为无源射频器件及电路的硅基片上集成设计提供了新的可行方案。

发明内容

为了解决现有技术中存在的上述问题，本发明提供了一种基于同轴硅通孔和螺旋电感的三维低通滤波器。本发明要解决的技术问题通过以下技术方案实现：

本发明提供了一种基于同轴硅通孔和螺旋电感的三维低通滤波器，包括至少一个滤波器单元，所述滤波器单元包括自上而下依次设置的顶层、半导体衬底层和底层，其中，

所述顶层上设置有顶层螺旋电感，所述半导体衬底层上设置有贯通上下表面的硅通孔结构，所述底层上设置有底层螺旋电感，所述顶层螺旋电感通过所述硅通孔结构与所述底层螺旋电感对应连接。

在本发明的实施例中，所述顶层包括自上而下依次设置的顶层第一介质层、顶层第一隔离层、顶层第二介质层和顶层第二隔离层，其中，

所述顶层第一介质层上对称设置有两个相互独立的所述顶层螺旋电感，分别为第一顶层螺旋电感和第二顶层螺旋电感，两个所述顶层螺旋电感的绕线方向相反；

所述顶层第二介质层上对称设置有第一互连金属件和第二互连金属件，分别作为所述三维低通滤波器的接地端。

在本发明的实施例中，所述底层包括自上而下依次设置的底层第一隔离层、底层第一介质层、底层第二隔离层和底层第二介质层，其中，

所述底层第二介质层上对称设置有两个相互连接的所述底层螺旋电感，分别为第一底层螺旋电感和第二底层螺旋电感，两个所述底层螺旋电感的绕线方向相反，两个所述底层螺旋电感的外端通过第四互连金属件连接。

在本发明的实施例中，所述硅通孔结构由外到内依次包括外层隔离介质环、外层金属环、内层隔离介质环和内层金属柱。

在本发明的实施例中，所述半导体衬底层上设置有两个所述硅通孔结构，分别为第一硅通孔结构和第二硅通孔结构，所述底层第一介质层上设置有第三互连金属件，用于连接所述第一硅通孔结构和所述第二硅通孔结构。

在本发明的实施例中，所述第一硅通孔结构的外层金属环的上端与所述第一互连金属件接触，所述第二硅通孔结构的外层金属环的上端与所述第二互连金属件接触；

所述第一硅通孔结构和所述第二硅通孔结构的下端均与所述第三互连金属件接触；

所述第一硅通孔结构的内层金属柱的上下两端分别与所述第一顶层螺旋电感和所述第一底层螺旋电感的中心端接触；

所述第二硅通孔结构的内层金属柱的上下两端分别与所述第二顶层螺旋电感和所述第二底层螺旋电感的中心端接触。

在本发明的实施例中，所述半导体衬底层的厚度为80～100μm。

在本发明的实施例中，还包括多个所述滤波器单元，相邻的两个所述滤波器单元通过所述顶层螺旋电感的外端相连。

与现有技术相比，本发明的有益效果在于：

1、本发明的三维低通滤波器，采用三维堆叠的方式，使电感器、电容器有机结合，大幅减小了芯片面积和尺寸，降低了加工成本低，提高了集成密度，降低了互连损耗；

2、本发明的三维低通滤波器，采用贯穿硅衬底的同轴硅通孔，一方面构成高电容密度的电容器，另一方面实现了电感器和电容器的互连。

上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的技术手段，而可依照说明书的内容予以实施，并且为了让本发明的上述和其他目的、特征和优点能够更明显易懂，以下特举较佳实施例，并配合附图，详细说明如下。

附图说明

图1是本发明实施例的三维低通滤波器的三维透视图；

图2是本发明实施例的三维低通滤波器的剖面图；

图3a是本发明实施例的三维低通滤波器的顶层第一介质层的示意图；

图3b是本发明实施例的三维低通滤波器的顶层第一隔离层的示意图；

图3c是本发明实施例的三维低通滤波器的顶层第二介质层的示意图；

图3d是本发明实施例的三维低通滤波器的顶层第二隔离层的示意图；

图4a是本发明实施例的三维低通滤波器的半导体衬底层的示意图；

图4b是图4a中区域A的放大图；

图5a是本发明实施例的三维低通滤波器的底层第一隔离层的示意图；

图5b是本发明实施例的三维低通滤波器的底层第一介质层的示意图；

图5c是本发明实施例的三维低通滤波器的底层第二隔离层的示意图；

图5d是本发明实施例的三维低通滤波器的底层第二介质层的示意图；

图6是本发明实施例的三维低通滤波器的等效电路图；

图7是本发明实施例的另一个三维低通滤波器的三维简化示意图；

图8是本发明实施例的另一个三维低通滤波器的等效电路图。

附图标记说明

101-顶层第一介质层；102-顶层螺旋电感；1021-第一顶层螺旋电感；1022-第二顶层螺旋电感；201-顶层第一隔离层；301-顶层第二介质层；302-第一互连金属件；303-第二互连金属件；401-顶层第二隔离层；501-半导体衬底层；502-硅通孔结构；5021-第一硅通孔结构；5022-第二硅通孔结构；503-外层隔离介质环；504-外层金属环；505-内层隔离介质环；506-内层金属柱；601-底层第一隔离层；701-底层第一介质层；702-第三互连金属件；801-底层第二隔离层；901-底层第二介质层；902-底层螺旋电感；9021-第一底层螺旋电感；9022-第二底层螺旋电感；903-第四互连金属件。

具体实施方式

为了进一步阐述本发明为达成预定发明目的所采取的技术手段及功效，以下结合附图及具体实施方式，对依据本发明提出的一种基于同轴硅通孔和螺旋电感的三维低通滤波器进行详细说明。

有关本发明的前述及其他技术内容、特点及功效，在以下配合附图的具体实施方式详细说明中即可清楚地呈现。通过具体实施方式的说明，可对本发明为达成预定目的所采取的技术手段及功效进行更加深入且具体地了解，然而所附附图仅是提供参考与说明之用，并非用来对本发明的技术方案加以限制。

实施例一

请参见图1和图2，如图所示，本实施例的一种基于同轴硅通孔和螺旋电感的三维低通滤波器，包括至少一个滤波器单元，所述滤波器单元包括自上而下依次设置的顶层、半导体衬底层501和底层，其中，所述顶层上设置有顶层螺旋电感102，半导体衬底层501上设置有贯通上下表面的硅通孔结构502，所述底层上设置有底层螺旋电感902，顶层螺旋电感102通过硅通孔结构502与底层螺旋电感902对应连接。

进一步的，所述顶层包括自上而下依次设置的顶层第一介质层101、顶层第一隔离层201、顶层第二介质层301和顶层第二隔离层401。请参见图3a，如图所示，顶层第一介质层101上对称设置有两个相互独立的顶层螺旋电感102，分别为第一顶层螺旋电感1021和第二顶层螺旋电感1022，顶层螺旋电感102为四边形平面结构，两个顶层螺旋电感102的绕线方向相反，其中，第一顶层螺旋电感1021和第二顶层螺旋电感1022的外端分别作为本实施例滤波器的输入端和输出端。具体的，顶层第一介质层101为绝缘介质层，具体选用的是二氧化硅层(还可以选用氮化硅层或氮氧化硅层)，用作电学隔离层，电学隔离是为了约束电流在设计通道内流通，否则电路将失去功能。顶层螺旋电感102的金属线为铜线或铝线。

其中，顶层螺旋电感102的制作方法包括以下步骤：1、在顶层第一隔离层201上生长一层介质层，即顶层第一介质层101，其厚度与即将生长的螺旋电感102的厚度一样；2、在需要做顶层螺旋电感102的地方刻槽；3、用液体铜涂满整个顶层第一介质层101的表面；4、对所述涂满液体铜的顶层第一介质层101的表面进行抛光，直至只剩下想要的厚度为止。

在本实施例中，顶层第一介质层101与顶层螺旋电感102的厚度为2-4μm，由于金属越厚，工艺可靠性提高，金属越厚，金属截面积越大，其直流阻抗越小，有利于提高金属互连的信号传输质量，但是金属化的时间和成本提高，而且金属越厚，在芯片使用温度变化时，金属的热应变变大，导致硅片翘曲、张裂等使用可靠性问题，所以综合考虑工艺成本和可靠性、使用可靠性和金属互连线的高频信号传输特性，折衷的最优选择为3μm。顶层螺旋电感102的金属宽度为5μm，间距为5μm，是考虑到芯片面积、成本、互连质量、工艺可靠性的折衷最优选择，因为金属宽度和间距越大，互连质量越好、工艺可靠性高，但是芯片面积和成本大，金属宽度和间距越小，电场邻近效应导致更大的寄生电容和寄生电阻，降低滤波器性能。

请参见图3b，如图所示，顶层第一隔离层201为绝缘介质层，具体选用的是二氧化硅层(还可以选用氮化硅层或氮氧化硅层)，用作电学隔离层，顶层第一隔离层201上设置有两个圆形通孔，分别用于穿过硅通孔结构502。在本实施例中，顶层第一隔离层201的厚度为1-3μm，因为介质越薄，寄生电容越大，影响滤波器性能，介质越厚，工艺成本越大，且不利于芯片散热，所以综合考虑寄生参数和工艺成本因素，选择顶层第一隔离层201的厚度为2μm。

请参见图3c，如图所示，顶层第二介质层301上对称设置有第一互连金属件302和第二互连金属件303，分别作为所述三维低通滤波器的接地端。第一互连金属件302和第二互连金属件303均为长方形结构，且第一互连金属件302和第二互连金属件303的一端分别设置有圆形通孔，分别用于穿过硅通孔结构502。具体的，顶层第二介质层301选用的是二氧化硅层(还可以选用氮化硅层或氮氧化硅层)，用作电学隔离层。第一互连金属件302和第二互连金属件303的金属线均为铜线或铝线。

在本实施例中，第一互连金属件302和第二互连金属件303的制作方法与顶层螺旋电感102的制作方法类似。顶层第二介质层301、第一互连金属件302和第二互连金属件303的厚度为2-4μm，由于金属越厚，工艺可靠性提高，金属越厚，金属截面积越大，其直流阻抗越小，有利于提高金属互连的信号传输质量，但是金属化的时间和成本提高，而且金属越厚，在芯片使用温度变化时，金属的热应变变大，导致硅片翘曲、张裂等使用可靠性问题，所以综合考虑工艺成本和可靠性、使用可靠性和金属互连线的高频信号传输特性，折衷的最优选择为3μm。

请参见图3d，如图所示，顶层第二隔离层401为绝缘介质层，具体选用的是二氧化硅层(还可以选用氮化硅层或氮氧化硅层)，用作电学隔离层，顶层第二隔离层401上设置有两个圆形通孔，分别用于穿过硅通孔结构502。在本实施例中，顶层第二隔离层401的厚度为1-3μm，因为介质越薄，寄生电容越大，影响滤波器性能，介质越厚，工艺成本越大，且不利于芯片散热，所以综合考虑寄生参数和工艺成本因素，选择顶层第二隔离层401的厚度为2μm。

进一步的，所述底层包括自上而下依次设置的底层第一隔离层601、底层第一介质层701、底层第二隔离层801和底层第二介质层901。请参见图5a，如图所示，底层第一隔离层601为绝缘介质层，具体选用的是二氧化硅层(还可以选用氮化硅层或氮氧化硅层)，用作电学隔离层，底层第一隔离层601上设置有两个圆形通孔，分别用于穿过硅通孔结构502。在本实施例中，底层第一隔离层601的厚度为1-3μm，因为介质越薄，寄生电容越大，影响滤波器性能，介质越厚，工艺成本越大，且不利于芯片散热，所以综合考虑寄生参数和工艺成本因素，选择底层第一隔离层601的厚度为2μm。

请参见图5b，如图所示，底层第一介质层701上设置有第三互连金属件702，第三互连金属件702的两端分别设置有圆形通孔，分别用于穿过硅通孔结构502。具体的，底层第一介质层701选用的是二氧化硅层(还可以选用氮化硅层或氮氧化硅层)用作电学隔离层。第三互连金属件702的金属线为铜线或铝线。

在本实施例中，第三互连金属件702的制作方法与顶层螺旋电感102的制作方法类似。底层第一介质层701和第三互连金属件702的厚度为2-4μm，由于金属越厚，工艺可靠性提高，金属越厚，金属截面积越大，其直流阻抗越小，有利于提高金属互连的信号传输质量，但是金属化的时间和成本提高，而且金属越厚，在芯片使用温度变化时，金属的热应变变大，导致硅片翘曲、张裂等使用可靠性问题，所以综合考虑工艺成本和可靠性、使用可靠性和金属互连线的高频信号传输特性，折衷的最优选择为3μm。

请参见图5c，如图所示，底层第二隔离层801为绝缘介质层，具体选用的是二氧化硅层(还可以选用氮化硅层或氮氧化硅层)，用作电学隔离层，底层第二隔离层801上设置有两个圆形通孔，分别用于穿过硅通孔结构502。在本实施例中，底层第二隔离层801的厚度为1-3μm，因为介质越薄，寄生电容越大，影响滤波器性能，介质越厚，工艺成本越大，且不利于芯片散热，所以综合考虑寄生参数和工艺成本因素，选择底层第二隔离层801的厚度为2μm。

请参见图5d，如图所示，底层第二介质层901上对称设置有两个相互连接的底层螺旋电感902，分别为第一底层螺旋电感9021和第二底层螺旋电感9022，底层螺旋电感902为四边形平面结构，两个底层螺旋电感902绕线方向相反，第一底层螺旋电感9021和第二底层螺旋电感9022的外端通过第四互连金属件903连接。具体的，底层第二介质层901为绝缘介质层，具体选用的是二氧化硅层(还可以选用氮化硅层或氮氧化硅层)，用作电学隔离层。底层螺旋电感902金属线均为铜线或铝线。

在本实施例中，底层螺旋电感902的制作方法与顶层螺旋电感102的制作方法类似。底层第二介质层901和底层螺旋电感902的厚度为2-4μm，由于金属越厚，工艺可靠性提高，金属越厚，金属截面积越大，其直流阻抗越小，有利于提高金属互连的信号传输质量，但是金属化的时间和成本提高，而且金属越厚，在芯片使用温度变化时，金属的热应变变大，导致硅片翘曲、张裂等使用可靠性问题，所以综合考虑工艺成本和可靠性、使用可靠性和金属互连线的高频信号传输特性，折衷的最优选择为3μm。底层螺旋电感902的金属宽度为5μm，间距为5μm。是考虑到芯片面积、成本、互连质量、工艺可靠性的折衷最优选择，因为金属宽度和间距越大，互连质量越好、工艺可靠性高，但是芯片面积和成本大，金属宽度和间距越小，电场邻近效应导致更大的寄生电容和寄生电阻，降低滤波器性能。

进一步的，请参见图4a和4b，如图所示，半导体衬底层501上设置有两个硅通孔结构502，分别为第一硅通孔结构5021和第二硅通孔结构5022，

第一硅通孔结构5021和第二硅通孔结构5022通过第三互连金属件702相连。硅通孔结构502由外到内依次包括外层隔离介质环503、外层金属环504、内层隔离介质环505和内层金属柱506。具体的半导体衬底层501为高阻硅衬底层，外层金属环504和内层金属柱506为铜或者铝，外层隔离介质环503和内层隔离介质环505为二氧化硅层(还可以选用氮化硅层或氮氧化硅层)，用作电学隔离层。其中，外层金属环504和内层金属柱506与半导体衬底层501之间能够产生耦合电容，整个半导体衬底层501结构可以等效为两个柱状电容器，其中，外层金属环504作为所述柱状电容器的外极板，内层金属柱506作为所述柱状电容器的内极板。

在本实施例中，半导体衬底层501的厚度为80～100μm，是综合考虑电容值与工艺难度因素的折衷最优选择，因为半导体衬底层501越厚，刻蚀深孔和金属填充的工艺难度及成本显著提高。外层隔离介质环503和内层隔离介质环505其厚度均为0.1μm，因为介质环厚度直接影响硅通孔电容器的电容值，介质越薄，电容值越大，但是工艺难度增加，并且会极板击穿和导通的风险，所以综合考虑电容值与工艺加工难度因素，折衷的最优选择为0.1μm。外层金属环504的厚度为1μm，由于交流阻抗由所传输信号的趋肤深度决定，因此在传输高频信号时不受此厚度影响，而且厚度越大，金属填充的工艺难度及成本显著提高，所以考虑到工艺难度与成本因素，折中的最优厚度为1μm。内层金属柱506的直径均为20μm，因为直径尺寸直接影响同轴硅通孔电容器的电容值，直径越粗，电容值越大，但直径很大时会增加通孔刻蚀和金属填充的工艺难度及成本，所以综合考虑电容值、工艺加工难度及成本因素，折衷的最优选择为20μm。

进一步的，第一硅通孔结构5021的外层金属环504的上端穿过顶层第二隔离层401与第一互连金属件302接触，下端穿过底层第一隔离层601与第三互连金属件702接触；第一硅通孔结构5021的内层金属柱506的上端依次穿过顶层第二隔离层401、顶层第二介质层301和顶层第一隔离层201与第一顶层螺旋电感1021的中心端接触，下端依次穿过底层第一隔离层601、底层第一介质层701和底层第二隔离层801与第一底层螺旋电感9021的中心端接触。

第二硅通孔结构5022的外层金属环504的上端穿过顶层第二隔离层401与第二互连金属件303接触，下端穿过底层第一隔离层601与第三互连金属件702接触；第二硅通孔结构5022的内层金属柱506的上端依次穿过顶层第二隔离层401、顶层第二介质层301和顶层第一隔离层201与第二顶层螺旋电感1022的中心端接触，下端依次穿过底层第一隔离层601、底层第一介质层701和底层第二隔离层801与第二底层螺旋电感9022的中心端接触。

本实施例的三维低通滤波器，采用三维堆叠的方式，使电感器、电容器有机结合，大幅减小了芯片面积和尺寸，降低了加工成本低，提高了集成密度，降低了互连损耗，本实施例的三维低通滤波器，采用贯穿硅衬底的同轴硅通孔，一方面构成高电容密度的电容器，另一方面实现了电感器、电容器的互连。

请参见图6，图6是本发明实施例的三维低通滤波器的等效电路图，如图所示，第一顶层螺旋电感1021等效为第一电感L1，第二顶层螺旋电感1022等效为第二电感L2，第一底层螺旋电感9021等效为第三电感L3，第二底层螺旋电感9022等效为第四电感L4，第三电感L3和第四电感L4通过第四互连金属件903连接。第一顶层螺旋电感1021和第二顶层螺旋电感1022的外端分别作为本实施例滤波器的输入端和输出端。第一互连金属件302和第二互连金属件303分别作为本实施例滤波器的接地端。半导体衬底层501结构等效为两个柱状电容器，其中，第一硅通孔结构5021等效为第一电容器C1，第二硅通孔结构5022等效为二电容器C2，外层金属环504作为所述柱状电容器的外极板，内层金属柱506作为所述柱状电容器的内极板。具体的，第一电容器C1的内极板分别连接第一电感L1和第三电感L3，第二电容器C2的内极板分别连接第二电感L2和第四电感L4，第一电容器C1和第二电容器C2的外极板分别连接滤波器的两个接地端，第三互连金属件702用于实现第一电容器C1和第二电容器C2的外极板接地端的互连，确保第一电容器C1和第二电容器C2的接地端同电位。

本实施例的滤波器从输入端到输出端的通路中串联有四个电感，其中第一电感L1和第三电感L3之间旁接有第一电容器C1到接地端，第二电感L2和第四电感L4之间旁接有第二电容器C2到接地端，所述四个电感和两个电容器组成一个集总结构的梯形网络五阶低通滤波器。

实施例二

请参见图7，是本发明实施例的另一个三维低通滤波器的三维简化示意图，本实施例的滤波器包括两个所述滤波器单元，两个所述滤波器单元通过顶层螺旋电感102的外端连接，如图所示，顶层第一介质层101包括四个顶层螺旋电感102，半导体衬底层501包括四个硅通孔结构502，底层第二介质层901包括四个底层螺旋电感902。四个硅通孔结构502的内层金属柱506的上下端分别与四个顶层螺旋电感102和四个底层螺旋电感902的中心端接触，使得四个顶层螺旋电感102和四个底层螺旋电感902一一对应连接。

请结合参见图8，图8是本发明实施例的另一个三维低通滤波器的等效电路图如图所示，四个顶层螺旋电感102分别等效为第一电感L1、第四电感L4、第五电感L5和第八电感L8。四个底层螺旋电感902分别等效为第二电感L2、第三电感L3、第六电感L6和第七电感L7，半导体衬底层501结构等效为四个柱状电容器，分别为第一电容器C1、第二电容器C2、第三电容器C3和第四电容器C4。其中，第一电感L1的外端作为本实施例滤波器的输入端，第一电容器C1的内极板连接第一电感L1和第二电感L2的中心端，第二电感L2和第三电感L3的外端相连，第二电容器C2的内极板连接第三电感L3和第四电感L4的中心端，第四电感L4和第五电感L5的外端相连，第三电容器C3的内极板连接第五电感L5和第六电感L6的中心端，第六电感L6和第七电感L7的外端相连，第四电容器C4的内极板连接第七电感L7和第八电感L8的中心端，第八电感L8的外端作为本实施例滤波器的输出端，第一电容器C1、第二电容器C2、第三电容器C3和第四电容器C4的外极板均接地，其接地端的互连确保各接地端同电位。

本实施例的滤波器从输入端到输出端的通路中串联有八个电感，其中第一电感L1和第二电感L2之间旁接有第一电容器C1到接地端，第三电感L3和第四电感L4之间旁接有第二电容器C2到接地端，第五电感L5和第六电感L6之间旁接有第三电容器C3到接地端，第七电感L7和第八电感L8之间旁接有第四电容器C4到接地端，所述八个电感和四个电容器组成一个集总结构的梯形网络九阶低通滤波器。

在其他的实施例中，三维低通滤波器还可以包括更多个所述滤波器单元，相邻的两个所述滤波器单元通过顶层螺旋电感102的外端相连，形成多个L-C-L-L-C-L的等效电路结构串联的滤波器。

以上内容是结合具体的优选实施方式对本发明所作的进一步详细说明，不能认定本发明的具体实施只局限于这些说明。对于本发明所属技术领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干简单推演或替换，都应当视为属于本发明的保护范围。

Claims (8)

1.一种基于同轴硅通孔和螺旋电感的三维低通滤波器，其特征在于，包括至少一个滤波器单元，所述滤波器单元包括自上而下依次设置的顶层、半导体衬底层(501)和底层，其中，

所述顶层上设置有顶层螺旋电感(102)，所述半导体衬底层(501)上设置有贯通上下表面的硅通孔结构(502)，所述底层上设置有底层螺旋电感(902)，所述顶层螺旋电感(102)通过所述硅通孔结构(502)与所述底层螺旋电感(902)对应连接。

2.根据权利要求1所述的滤波器，其特征在于，所述顶层包括自上而下依次设置的顶层第一介质层(101)、顶层第一隔离层(201)、顶层第二介质层(301)和顶层第二隔离层(401)，其中，

所述顶层第一介质层(101)上对称设置有两个相互独立的所述顶层螺旋电感(102)，分别为第一顶层螺旋电感(1021)和第二顶层螺旋电感(1022)，两个所述顶层螺旋电感(102)的绕线方向相反；

所述顶层第二介质层(301)上对称设置有第一互连金属件(302)和第二互连金属件(303)，分别作为所述三维低通滤波器的接地端。

3.根据权利要求2所述的滤波器，其特征在于，所述底层包括自上而下依次设置的底层第一隔离层(601)、底层第一介质层(701)、底层第二隔离层(801)和底层第二介质层(901)，其中，

所述底层第二介质层(901)上对称设置有两个相互连接的所述底层螺旋电感(902)，分别为第一底层螺旋电感(9021)和第二底层螺旋电感(9022)，两个所述底层螺旋电感(902)的绕线方向相反，两个所述底层螺旋电感(902)的外端通过第四互连金属件(903)连接。

4.根据权利要求3所述的滤波器，其特征在于，所述硅通孔结构(502)由外到内依次包括外层隔离介质环(503)、外层金属环(504)、内层隔离介质环(505)和内层金属柱(506)。

5.根据权利要求4所述的滤波器，其特征在于，所述半导体衬底层(501)上设置有两个所述硅通孔结构(502)，分别为第一硅通孔结构(5021)和第二硅通孔结构(5022)，所述底层第一介质层(701)上设置有第三互连金属件(702)，用于连接所述第一硅通孔结构(5021)和所述第二硅通孔结构(5022)。

6.根据权利要求5所述的滤波器，其特征在于，所述第一硅通孔结构(5021)的外层金属环(504)的上端与所述第一互连金属件(302)接触，所述第二硅通孔结构(5022)的外层金属环(504)的上端与所述第二互连金属件(303)接触；

所述第一硅通孔结构(5021)和所述第二硅通孔结构(5022)的下端均与所述第三互连金属件(702)接触；

所述第一硅通孔结构(5021)的内层金属柱(506)的上下两端分别与所述第一顶层螺旋电感(1021)和所述第一底层螺旋电感(9021)的中心端接触；

所述第二硅通孔结构(5022)的内层金属柱(506)的上下两端分别与所述第二顶层螺旋电感(1022)和所述第二底层螺旋电感(9022)的中心端接触。

7.根据权利要求6所述的滤波器，其特征在于，所述半导体衬底层(501)的厚度为80～100μm。

8.根据权利要求1-7中任一项所述的滤波器，其特征在于，还包括多个所述滤波器单元，相邻的两个所述滤波器单元通过所述顶层螺旋电感(102)的外端相连。