CN109977437B - 晶体管级电路的验证方法、装置、设备及计算机可读存储介质 - Google Patents
晶体管级电路的验证方法、装置、设备及计算机可读存储介质 Download PDFInfo
- Publication number
- CN109977437B CN109977437B CN201711448571.1A CN201711448571A CN109977437B CN 109977437 B CN109977437 B CN 109977437B CN 201711448571 A CN201711448571 A CN 201711448571A CN 109977437 B CN109977437 B CN 109977437B
- Authority
- CN
- China
- Prior art keywords
- verification
- transistor
- level circuit
- verification information
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 238000012795 verification Methods 0.000 title claims abstract description 212
- 238000000034 method Methods 0.000 title claims abstract description 39
- 230000006870 function Effects 0.000 claims abstract description 61
- 238000004088 simulation Methods 0.000 claims abstract description 31
- 239000004065 semiconductor Substances 0.000 claims abstract description 15
- 238000011990 functional testing Methods 0.000 claims description 24
- 230000003542 behavioural effect Effects 0.000 claims description 5
- 238000004590 computer program Methods 0.000 claims description 5
- 238000005516 engineering process Methods 0.000 claims description 4
- 238000004519 manufacturing process Methods 0.000 claims description 4
- 239000007787 solid Substances 0.000 claims description 4
- 238000012360 testing method Methods 0.000 abstract description 8
- 238000004891 communication Methods 0.000 description 9
- 230000008569 process Effects 0.000 description 5
- 238000013461 design Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- 230000004913 activation Effects 0.000 description 2
- 238000001514 detection method Methods 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 230000009286 beneficial effect Effects 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 230000003993 interaction Effects 0.000 description 1
- 238000004377 microelectronic Methods 0.000 description 1
- 230000008520 organization Effects 0.000 description 1
- 238000004806 packaging method and process Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- 239000002699 waste material Substances 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/39—Circuit design at the physical level
- G06F30/398—Design verification or optimisation, e.g. using design rule check [DRC], layout versus schematics [LVS] or finite element methods [FEM]
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Evolutionary Computation (AREA)
- Geometry (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Tests Of Electronic Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
本发明提供了一种晶体管级电路的验证方法，首先，建立验证平台，验证平台能够模拟半导体存储器的晶体管级电路功能，之后，输入功能测试信号至晶体管级电路生成第一验证信号，并且输入功能测试信号至验证平台进行仿真，验证平台将第一验证信号和仿真结果进行比较，得到晶体管级电路的验证信息，不仅实现了对晶体管级电路的功能验证，提高了验证效率和准确率，还可以通过得到的验证信息对晶体管级电路进行修改。本发明还提供了一种晶体管级电路的验证装置、晶体管级电路的验证设备以及计算机可读存储介质。
Description
技术领域
本发明涉及半导体存储领域，具体涉及一种晶体管级电路的验证方法，一种晶体管级电路的验证装置，一种晶体管级电路的验证设备，以及一种计算机可读存储介质。
背景技术
随着集成电路产业高速、持续发展，集成电路(IC，IntegratedCircuits)测试已成为集成电路设计、制造、封装以及应用过程中的重要环节，贯穿于IC的整个生产和应用过程中。通常利用验证平台对集成电路内部电路中的信号进行标准化测试，具体根据集成电路的标准协议并利用超高速集成电路硬件描述语言设计的专用集成电路(ASIC，ApplicationSpecific Integrated Circuits)来进行测试，利用ASIC进行标准化测试的过程是：根据微电子产业的领导标准机构固态技术协会，使用超高速集成电路硬件描述语言(VerilogHDL)描述可综合的寄存器级逻辑电路，创建一个用于寄存器转换级电路级(RTL，RegisterTransfer Level)的寄存器级逻辑电路测试，之后仿真RTL级电路功能，直到功能正确，之后使用软件将Verilog HDL转换成相应的电路，整个ASIC测试流程不模拟任何实际电路。
然而，动态随机存取存储器(DRAM，Dynamic Random Access Memory)中整体电路的面积和功耗要求比ASIC高很多，面积和功耗是直接影响制造成本的重要因素，采用ASIC一样的设计流程，难免造成面积的浪费和不必要的功耗，因此，DRAM设计只能采用晶体管级电路作为搭建电路最小单元。由于ASIC的标准单元验证方法中无需模拟电路，而晶体管级电路的DRAM在进行验证时，必须模拟实际电路，所以，ASIC信号验证方法并不适用于DRAM的验证方法。
因此，如何对DRAM中的晶体管级电路进行验证，是本领域技术人员急需要解决的技术问题。
发明内容
本发明提供一种晶体管级电路的验证方法、晶体管级电路的验证装置、晶体管级电路的验证设备以及计算机可读存储介质，以克服或缓解背景技术中存在的一个或者更多个问题，至少提供一种有益的选择。
作为本发明的一个方面，提供了一种晶体管级电路的验证方法，应用于半导体存储器，包括：
建立验证平台，用于模拟所述半导体存储器中的晶体管级电路的功能；
将功能测试信号输入至所述晶体管级电路生成第一验证信号，并将所述第一验证信号提供给所述验证平台；
将所述功能测试信号输入至所述验证平台，以对所述功能测试信号进行仿真，并将所述仿真结果与接收的所述第一验证信号进行比较；以及
根据比较结果输出验证信息。
优选的，在上述晶体管级电路的验证方法中，所述根据比较结果输出验证信息的步骤包括：
若所述仿真结果与所述第一验证信号一致，则输出第一验证信息，其中，所述第一验证信息表示所述晶体管级电路的功能正确；以及
若所述仿真结果与所述第一验证信号不一致，则输出第二验证信息，其中，所述第二验证信息表示所述晶体管级电路的功能错误。
优选的，在上述晶体管级电路的验证方法中，所述第二验证信息包括时序功能错误信息和逻辑功能错误信息所构成群组中的其中至少一个。
优选的，在上述晶体管级电路的验证方法中，还包括：
根据所述第二验证信息对所述晶体管级电路进行修改。
优选的，在上述晶体管级电路的验证方法中，根据所述第二验证信息对所述晶体管级电路进行修改之后，还包括：
对修改后的所述晶体管级电路进行验证，直至所述晶体管级电路的功能正确。
优选的，在上述晶体管级电路的验证方法中，根据固态技术协会协议，利用行为级描述语言结合所述晶体管级电路建立所述验证平台。
本发明还提供了一种晶体管级电路的验证装置，包括：
验证平台建立模块，用于建立验证平台，用于模拟半导体存储器的晶体管级电路的功能；
晶体管电路验证模块，用于将功能测试信号输入至所述晶体管级电路生成第一验证信号，并将所述第一验证信号提供给所述验证平台；
验证平台仿真模块，用于接收所述功能测试信号，对所述功能测试信号进行仿真，并将所述仿真结果与接收的所述第一验证信号进行比较；
验证信息生成模块，用于根据比较结果输出验证信息。
优选的，在上述晶体管级电路的验证装置中，所述验证平台包括所述验证信息生成模块，所述验证信息生成模块包括：
第一验证信息生成单元，用于生成第一验证信息，若所述仿真结果与所述第一验证信号一致，则输出所述第一验证信息，其中，所述第一验证信息表示所述晶体管级电路的功能正确；以及
第二验证信息生成单元，用于生成第二验证信息，若所述仿真结果与所述第一验证信号不一致，则输出所述第二验证信息，其中，所述第二验证信息表示所述晶体管级电路的功能错误。
本发明还提供了一种晶体管级电路的验证设备，包括：
一个或多个处理器；
存储器，用于存储一个或多个程序；
当所述一个或多个所述程序被所述一个或多个所述处理器执行时，使得所述一个或多个所述处理器实现如上述任一所述的晶体管级电路的验证方法。
本发明还提供了一种计算机可读存储介质，其存储有计算机程序，所述计算机程序被处理器执行时实现如上述中任一所述的晶体管级电路的验证方法。
本发明采用上述技术方案，具有如下优点：首先，建立验证平台，验证平台能够模拟所述半导体存储器的晶体管级电路功能，之后，输入功能测试信号至晶体管级电路生成第一验证信号，并且输入功能测试信号至验证平台进行仿真，验证平台将第一验证信号和仿真结果进行比较，得到晶体管级电路的功能的验证信息，不仅实现了对晶体管级电路的功能验证，提高了验证效率和准确率，还可以通过得到的验证信息对晶体管级电路进行修改。
上述概述仅仅是为了说明书的目的，并不意图以任何方式进行限制。除上述描述的示意性的方面、实施方式和特征之外，通过参考附图和以下的详细描述，本发明进一步的方面、实施方式和特征将会是容易明白的。
附图说明
在附图中，除非另外规定，否则贯穿多个附图相同的附图标记表示相同或相似的部件或元素。这些附图不一定是按照比例绘制的。应该理解，这些附图仅描绘了根据本发明公开的一些实施方式，而不应将其视为是对本发明范围的限制。
图1绘示本发明实施方式提供的一种晶体管级电路的验证方法的流程图。
图2绘示本发明实施方式提供的一种晶体管级电路的验证装置的信号处理流程示意图。
图3绘示本发明实施方式提供的一种晶体管级电路的验证装置的结构示意图。
图4绘示本发明实施方式提供的一种晶体管级电路的验证设备的结构示意图。
附图标记：
S1～S4 晶体管级电路的验证方法的步骤；
100 晶体管级电路； 200 验证平台；
201 验证平台建立模块； 202 晶体管电路验证模块；
203 验证平台仿真模块； 204 验证信息生成模块；
214 第一验证信息生成单元； 224 第二验证信息生成单元；
31 存储器；
32 处理器；
33 通信接口。
具体实施方式
在下文中，仅简单地描述了某些示例性实施例。正如本领域技术人员可认识到的那样，在不脱离本发明的精神或范围的情况下，可通过各种不同方式修改所描述的实施例。因此，附图和描述被认为本质上是示例性的而非限制性的。
在本发明的描述中，需要理解的是，术语“中心”、“纵向”、“横向”、“长度”、“宽度”、“厚度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”、“顺时针”、“逆时针”、“轴向”、“径向”、“周向”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。
此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本发明的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。
在本发明中，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”、“固定”等术语应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或成一体；可以是机械连接，也可以是电连接，还可以是通信；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。
在本发明中，除非另有明确的规定和限定，第一特征在第二特征之“上”或之“下”可以包括第一和第二特征直接接触，也可以包括第一和第二特征不是直接接触而是通过它们之间的另外的特征接触。而且，第一特征在第二特征“之上”、“方”和“上面”包括第一特征在第二特征正上方和斜上方，或仅仅表示第一特征水平高度高于第二特征。第一特征在第二特征“之下”、“下方”和“下面”包括第一特征在第二特征正上方和斜上方，或仅仅表示第一特征水平高度小于第二特征。
下文的公开提供了许多不同的实施方式或例子用来实现本发明的不同结构。为了简化本发明的公开，下文中对特定例子的部件和设置进行描述。当然，它们仅仅为示例，并且目的不在于限制本发明。此外，本发明可以在不同例子中重复参考数字和/或参考字母，这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施方式和/或设置之间的关系。此外，本发明提供了的各种特定的工艺和材料的例子，但是本领域普通技术人员可以意识到其他工艺的应用和/或其他材料的使用。
在一种具体的实施方式中，请参阅图1，提供了一种晶体管级电路100的验证方法，应用于半导体存储器，包括：
步骤S1：建立验证平台200，验证平台200用于模拟半导体存储器的晶体管级电路100的功能，参阅图2所示。
其中，验证平台200能够模拟半导体存储器的晶体管级电路100功能，包括时序功能和逻辑功能，如刷新功能、读写功能、校准功能、激活功能、预充电功能等动态随机存储器所包含的所有功能，均在本实施方式的保护范围内。
步骤S2：将功能测试信号输入至晶体管级电路100生成第一验证信号，并将第一验证信号提供给验证平台200。
其中，将功能测试信号输入至可能包含有错误功能的晶体管级电路100中，目的是得到实际检测结果，即第一验证信号，并将实际检测结果输入给已经建立好的验证平台200，以便验证平台200对晶体管级电路100的功能进行判断。
步骤S3：将功能测试信号输入至验证平台200，以对功能测试信号进行仿真，并将仿真结果与接收的第一验证信号进行比较。
其中，由于验证平台200模拟的晶体管级电路100的功能均正确，因此，验证平台200对功能测试信号进行仿真后得到的仿真结果相当于标准结果，将标准结果和第一验证信号进行比较，来判断实际被测的晶体管级电路100功能是否正确。
例如，半导体存储器中具有十个数据端口，其中五个是输入端口，用于输入功能测试信号，另外五个是输入/输出端口，用于输出第一验证信号，当输入功能测试信号0110给验证平台200时，得到的仿真结果为0001，当输入功能测试信号0110给晶体管级电路100时，输出的第一验证信号为0010，仿真结果0001与第一验证信号0010不一致，说明晶体管级电路100的功能错误，若输出的第一验证信号为0001，则说明晶体管级电路100的功能正确。
步骤S4：根据比较结果输出验证信息。
其中，验证信息表示了对验证结果的解释说明，不仅包括了对晶体管级电路的功能正确还是错误的验证结果，还包括了晶体管级电路100的功能错误的原因，例如，晶体管尺寸不合适，逻辑元件连接错误，周围信号的干扰引起的错误等。
在上述晶体管级电路100的验证方法的基础上，根据比较结果输出验证信息包括：
若仿真结果与第一验证信号一致，则输出第一验证信息，其中，第一验证信息表示晶体管级电路100的功能正确；以及
若仿真结果与第一验证信号不一致，则输出第二验证信息，其中，第二验证信息表示晶体管级电路100的功能错误。
进一步的，在上述验证方法中，第二验证信息包括时序功能错误信息和逻辑功能错误信息所构成群组中的其中至少一个。
其中，逻辑功能包含刷新功能、读写功能、校准功能、激活功能、预充电功能等动态随机存储器所包含的所有功能，因此，所构成群组不仅仅包含上述动态随机存储器的所有功能的错误信息。
在上述晶体管级电路100的验证方法的基础上，还包括：
根据第二验证信息对晶体管级电路100进行修改。
其中，根据第二验证信息可修改晶体管的尺寸，修改电路的连接关系，修改晶体管的尺寸，或者添加其它的防护电路等，本实施方式中，包括但不限于上述修改方式，根据实际电路故障情况进行相对应的修改。
在上述晶体管级电路100的验证方法基础上，根据第二验证信息对晶体管级电路100进行修改之后，还包括：
对修改后的晶体管级电路100进行验证，直至晶体管级电路100的功能正确。
其中，对功能有错误的晶体管级电路100进行修改，将功能测试信号输入至修改后的晶体管级电路100，生成的验证信号继续和仿真结果进行比较，经过反复修改，直到输出的验证信号和仿真结果一致，表明晶体管级电路100的功能正确为止。
在上述晶体管级电路100的验证方法的基础上，根据固态技术协会协议，利用行为级描述语言结合晶体管级电路100建立验证平台200。
其中，根据行为级描述语言，行为级的描述更多的是采取直接赋值的形式，直接得到验证结果，常用于仿真验证，由于验证平台200能够模拟半导体存储器的晶体管级电路100功能，因此，需要结合晶体管级电路100来建立验证平台200。
请参阅图2及图3，本发明还提供了一种晶体管级电路100的验证装置，包括：
验证平台建立模块201，用于建立验证平台200，验证平台200用于模拟半导体存储器的晶体管级电路100的功能；
晶体管电路验证模块202，用于将功能测试信号输入至晶体管级电路100生成第一验证信号，并将第一验证信号提供给验证平台200；
验证平台仿真模块203，用于接收功能测试信号，对功能测试信号进行仿真，并将仿真结果与接收的第一验证信号进行比较；
验证信息生成模块204，用于根据比较结果输出验证信息。
进一步的，在上述晶体管级电路100的验证装置中，验证平台200包括验证信息生成模块204，验证信息生成模块204包括：
第一验证信息生成单元214，用于生成第一验证信息，若仿真结果与第一验证信号一致，则输出第一验证信息，其中，第一验证信息表示晶体管级电路100的功能正确；以及
第二验证信息生成单元224，用于生成第二验证信息，若仿真结果与第一验证信号不一致，则输出第二验证信息，其中，第二验证信息表示晶体管级电路100的功能错误。
其中，验证平台200不仅包括验证信息生成模块204，还包括验证平台仿真模块203。
请参阅图2及图4，本发明还提供了一种晶体管级电路100的验证设备，包括：存储器31和处理器32，存储器31内存储有可在处理器32上运行的计算机程序。处理器32执行所述计算机程序时实现上述实施例中的验证方法。存储器31和处理器32的数量可以为一个或多个。
晶体管级电路100的验证设备还可以包括通信接口33，用于存储器31和处理器32与外部进行通信。
存储器31可能包含高速RAM存储器，也可能还包括非易失性存储器(non-volatilememory)，例如至少一个磁盘存储器。
如图4所示，当存储器31、处理器32和通信接口33独立实现，存储器31、处理器32和通信接口33可以通过总线相互连接并完成相互间的通信。所述总线可以是工业标准体系结构(ISA，Industry Standard Architecture)总线、外部设备互连(PCI，PeripheralComponent)总线或扩展工业标准体系结构(EISA，Extended Industry StandardComponent)总线等。所述总线可以分为地址总线、数据总线、控制总线等。为便于表示，图4中仅用一条粗线表示，但并不表示仅有一根总线或一种类型的总线。
可选的，在具体实现上，存储器31、处理器32及通信接口33可集成在一块芯片上，存储器31、处理器32及通信接口33通过内部接口完成相互间的通信。
本发明还提供了一种计算机可读存储介质，其存储有计算机程序，该程序被处理器执行时实现如上述任一所述的方法。
以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到其各种变化或替换，这些都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。
Claims (6)
1.一种晶体管级电路的验证方法，应用于半导体存储器，其特征在于，包括：
建立验证平台，用于模拟所述半导体存储器的晶体管级电路的功能；
将功能测试信号输入至所述晶体管级电路生成第一验证信号，并将所述第一验证信号提供给所述验证平台；
将所述功能测试信号输入至所述验证平台，以对所述功能测试信号进行仿真，并将仿真结果与接收的所述第一验证信号进行比较；以及
根据比较结果输出验证信息；
其中，根据比较结果输出验证信息的步骤包括：
若所述仿真结果与所述第一验证信号一致，则输出第一验证信息，其中，所述第一验证信息表示所述晶体管级电路的功能正确；以及
若所述仿真结果与所述第一验证信号不一致，则输出第二验证信息，其中，所述第二验证信息表示所述晶体管级电路的功能错误；
根据第二验证信息对晶体管级电路进行相对应的修改，其中，所述第二验证信息包括时序功能错误信息和逻辑功能错误信息所构成群组中的其中至少一个。
2.如权利要求1所述的晶体管级电路的验证方法，其特征在于，根据所述第二验证信息对所述晶体管级电路进行修改之后，还包括：
对修改后的所述晶体管级电路进行验证，直至所述晶体管级电路的功能正确。
3.如权利要求1至2任一项所述的晶体管级电路的验证方法，其特征在于，根据固态技术协会协议，利用行为级描述语言结合所述晶体管级电路建立所述验证平台。
4.一种晶体管级电路的验证装置，其特征在于，包括：
验证平台建立模块，用于建立验证平台，用于模拟半导体存储器的晶体管级电路的功能；
晶体管电路验证模块，用于将功能测试信号输入至所述晶体管级电路生成第一验证信号，并将所述第一验证信号提供给所述验证平台；
验证平台仿真模块，用于接收所述功能测试信号，对所述功能测试信号进行仿真，并将仿真结果与接收的所述第一验证信号进行比较；
验证信息生成模块，用于根据比较结果输出验证信息；
其中，所述验证信息生成模块包括：
第一验证信息生成单元，用于生成第一验证信息，若所述仿真结果与所述第一验证信号一致，则输出所述第一验证信息，其中，所述第一验证信息表示所述晶体管级电路的功能正确；以及
第二验证信息生成单元，用于生成第二验证信息，若所述仿真结果与所述第一验证信号不一致，则输出所述第二验证信息，其中，所述第二验证信息表示所述晶体管级电路的功能错误；
以及所述验证信息生产模块还用于根据第二验证信息对晶体管级电路进行相对应的修改，其中，所述第二验证信息包括时序功能错误信息和逻辑功能错误信息所构成群组中的其中至少一个。
5.一种晶体管级电路的验证设备，其特征在于，包括：
一个或多个处理器；
存储器，用于存储一个或多个程序；
当一个或多个所述程序被一个或多个所述处理器执行时，使得一个或多个所述处理器实现如权利要求1-3中任一所述的晶体管级电路的验证方法。
6.一种计算机可读存储介质，其存储有计算机程序，其特征在于，所述计算机程序被处理器执行时实现如权利要求1-3中任一所述的晶体管级电路的验证方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201711448571.1A CN109977437B (zh) | 2017-12-27 | 2017-12-27 | 晶体管级电路的验证方法、装置、设备及计算机可读存储介质 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201711448571.1A CN109977437B (zh) | 2017-12-27 | 2017-12-27 | 晶体管级电路的验证方法、装置、设备及计算机可读存储介质 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN109977437A CN109977437A (zh) | 2019-07-05 |
| CN109977437B true CN109977437B (zh) | 2023-01-03 |
Family
ID=67071181
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201711448571.1A Active CN109977437B (zh) | 2017-12-27 | 2017-12-27 | 晶体管级电路的验证方法、装置、设备及计算机可读存储介质 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN109977437B (zh) |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3604742B2 (ja) * | 1994-09-02 | 2004-12-22 | 株式会社ルネサステクノロジ | 回路検証用シミュレーション装置 |
| FR2843214B1 (fr) * | 2002-07-30 | 2008-07-04 | Bull Sa | Procede de verification fonctionnelle d'un modele de circuit integre pour constituer une plate-forme de verification, equipement emulateur et plate-forme de verification. |
| CN100399341C (zh) * | 2006-03-31 | 2008-07-02 | 电子科技大学 | 一种矢量模式软硬件协同仿真/验证方法 |
| JP5040758B2 (ja) * | 2008-03-21 | 2012-10-03 | 富士通セミコンダクター株式会社 | シミュレーション装置、シミュレーション方法及びプログラム |
| CN101504690B (zh) * | 2009-03-26 | 2011-04-13 | 北京航空航天大学 | 用于通信系统集成电路设计的实时仿真验证系统及其方法 |
| CN101763451B (zh) * | 2010-01-01 | 2012-07-18 | 江苏华丽网络工程有限公司 | 大规模网络芯片验证平台的建立方法 |
| CN102866349B (zh) * | 2011-07-05 | 2015-04-08 | 中国科学院微电子研究所 | 集成电路测试方法 |
| US8402404B1 (en) * | 2011-11-17 | 2013-03-19 | Taiwan Semiconductor Manufacturing Co., Ltd. | Stacked die interconnect validation |
| CN102929686A (zh) * | 2012-09-28 | 2013-02-13 | 杭州中天微系统有限公司 | 一种片上多核处理器功能验证方法 |
| CN103020401B (zh) * | 2013-01-06 | 2016-08-03 | 北京经纬恒润科技有限公司 | Ecu的测试方法、装置和系统 |
| CN105302950B (zh) * | 2015-10-19 | 2018-07-24 | 北京精密机电控制设备研究所 | 一种软、硬件协同的可编程逻辑器件交联仿真测试方法 |
| CN106777720A (zh) * | 2016-12-23 | 2017-05-31 | 深圳市国微电子有限公司 | 电路验证方法及装置 |
| CN107247859B (zh) * | 2017-08-14 | 2018-11-02 | 深圳云天励飞技术有限公司 | 逻辑电路设计的验证方法、装置、电子设备及存储介质 |
-
2017
- 2017-12-27 CN CN201711448571.1A patent/CN109977437B/zh active Active
Non-Patent Citations (1)
| Title |
|---|
| Formal Verification of Arithmetic Circuits by Function Extraction;Cunxi Yu;Walter Brown;Duo Liu;Andre Rossi;Maciej Ciesielski;《IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems》;20161231;第35卷(第12期);第2131-2142页 * |
Also Published As
| Publication number | Publication date |
|---|---|
| CN109977437A (zh) | 2019-07-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN111931445B (zh) | 用于调试逻辑系统设计的方法、仿真器及存储介质 | |
| CN109524055B (zh) | 基于soc ate定位存储器失效位的方法及测试系统 | |
| CN112560401B (zh) | Verilog文件转换方法、装置、存储介质及设备 | |
| CN108763743B (zh) | 验证平台、方法及电子设备 | |
| CN112417798A (zh) | 一种时序测试方法、装置、电子设备及存储介质 | |
| CN111209604A (zh) | 一种存储器芯片的检测方法、装置和终端 | |
| CN101923494B (zh) | 一种存储器控制器验证系统、方法及记分板 | |
| CN116256621B (zh) | 芯粒的测试方法、装置、电子设备及存储介质 | |
| CN113486625A (zh) | 芯片的验证方法与验证系统 | |
| KR101991393B1 (ko) | 다수의 스트로브 지점을 이용한 셀 인지 결함 특성화 및 파형 분석 | |
| US8543368B1 (en) | Method and system for testing | |
| CN112733478B (zh) | 用于对设计进行形式验证的装置 | |
| CN107784185B (zh) | 一种门级网表中伪路径的提取方法、装置及终端设备 | |
| CN109977437B (zh) | 晶体管级电路的验证方法、装置、设备及计算机可读存储介质 | |
| CN115470125B (zh) | 基于日志文件的调试方法、设备以及存储介质 | |
| CN113760751B (zh) | 生成测试用例的方法、电子设备及存储介质 | |
| US9672094B1 (en) | Interconnect circuitry fault detection | |
| CN113160875A (zh) | 芯片测试系统和测试方法 | |
| US7299447B2 (en) | Method of testing a mapping of an electrical circuit | |
| CN112989736B (zh) | 用于检测修改设计的错误实例的方法、设备及存储介质 | |
| JP2005301743A (ja) | マスタと複数のスレーブとがバスを介して接続された装置を試験する試験方法 | |
| JP2012033091A (ja) | 半導体回路およびそのテスト方法 | |
| CN105354158A (zh) | 一种基于存储卡的数据烧录方法和装置 | |
| CN103036698B (zh) | 一种用于ADSL终端设备Mac地址的修复方法及装置 | |
| CN108363567A (zh) | 一种基于数据库的验证平台激励器自动化生成方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant | ||
| TR01 | Transfer of patent right | ||
| TR01 | Transfer of patent right |
Effective date of registration: 20231208 Address after: 2800 Wanyuan Road, Minhang District, Shanghai 201100 Patentee after: Changxin Minke Storage Technology (Shanghai) Co.,Ltd. Address before: 230000 room 630, Hai Heng mansion 6, Cui Wei Road, Hefei economic and Technological Development Zone, Anhui Patentee before: CHANGXIN MEMORY TECHNOLOGIES, Inc. |