CN109947167A - 一种负压线性稳压器 - Google Patents

Abstract

本发明公开了一种负压线性稳压器，复用传统的正压线性稳压器的架构实现负压线性稳压，包括自偏置电路和线性稳压环路，工作在GND和负压电路输出电压‑VEE区间，产生基于GND的偏置电压‑Vout，隔离负压电路的电压输出‑VEE的影响，有效降低负压电路的瞬态抖动和频域的谐波分量，进而实现高性能低抖动的负压输出电路，扩充负压电路在高性能电路中的应用。

Description

一种负压线性稳压器

技术领域

本发明涉及集成电路设计技术领域，更具体的说是涉及一种负压线性稳压器。

背景技术

目前，随着集成电路工艺的发展，在获得更高的集成度和更低的功耗的同时，电路的工作电压越来越低，进而导致工作电压成了模拟集成电路性能的瓶颈，而负压电路可以有效的提高模拟电路的工作电压范围，进而提高电路性能，同时不影响先进工艺对高集成度的贡献，因此高性能负压电路的作用逐渐获得了更大的重视。

但是集成负压电路的设计中，设计师必须使用正电源电压产生高性能负压，通常采用各种开关电容DC-DC转换器架构，但是负压输出电压不可避免的均面临着时域的抖动，以及频域上与输入时钟相关的谐波，于是负压稳定电路成了新的研究方向之一。现有技术中提出了一种负反馈环路帮助稳定负压输出，但是由于该电路工作在GND和-VEE区间，其偏置电压电流都是基于输入负压-VEE产生的，故负压的时域抖动和频域分量不可避免的出现在稳压器输出。

因此，如何提供一种工作在GND和-VEE区间，基于GND的减低频域谐波分量，实现高性能低抖动的负压线性稳压器是本领域技术人员亟需解决的问题。

发明内容

有鉴于此，本发明提供了一种负压线性稳压器，复用传统的正压线性稳压器的架构来实现负压线性稳压，构建自偏置电路和线性稳压环路，自偏置电路连接负压电路输出，产生基于GND的偏置电压，并将偏置电压传输至线性稳压环路，从而降低电压源的时域抖动和频域谐波分量，本发明的电路中均使用PMOS晶体管，从而降低负压电路输入的-VEE对负压线性稳压器的输出-Vout的影响，从而提高负压线性稳压器对负压的抑制比。

为了实现上述目的，本发明采用如下技术方案：

一种负压线性稳压器，包括：自偏置电路和线性稳压环路；所述自偏置电路包括偏置电压模块、电流镜模块和电阻模块；所述偏置电压模块包括第一连接端、第二连接端和第三连接端，所述第一连接端和所述第二连接端均连接至所述电流镜模块，所述第三连接端通过所述电阻模块连接所述电流镜模块；所述线性稳压环路连接至所述电流镜模块和所述电阻模块另一端的连接节点。

优选的，所述偏置电压模块包括晶体管M7和M8以及电阻R1；所述M7源极通过所述R1连接所述M8的源极，并接入接地端GND；；所述M7的栅极连接所述M8的源极；所述M7的漏极连接所述M8的栅极；所述M7的漏极所述M7的漏极作为所述第一连接端连接所述电流镜模块；所述M8的漏极作为所述第二连接端连接所述电流镜模块；所述M7的源极作为所述第三连接端通过所述电阻模块连接所述电流镜模块；所述GND为芯片地脚，其电压为0。

优选的，所述电流镜模块包括晶体管M1、M2、M3、M4、M5和M6，所述M4、所述M5和所述M6栅极串联连接；所述M1、所述M2和所述M3的栅极串联连接，源极连接负压电路输出-VEE；所述M4、所述M5和所述M6的源极分别连接至所述M1、所述M2和所述M3的漏极，所述M4的源极还连接至所述M1的栅极和漏极；所述M4的漏极和栅极均连接作为所述第一连接端的所述M7漏极；所述M5的漏极连接作为所述第二连接端的所述M8漏极；所述M6的漏极通过所述电阻模块连接作为所述第三连接端的所述M7源极，所述M6的漏极和所述电阻模块形成的连接节点输出偏置电压-Vbias。

优选的，所述线性稳压环路包括双输入单输出放大器AMP和晶体管MP，所述晶体管MP为PMOS管；所述AMP的一个输入端连接至所述M6的漏极，另一个输入端连接至所述MP的源极，输出端连接至所述MP的栅极；所述MP的漏极连接所述-VEE。

优选的，所述电阻模块设置有若干个电阻R，所述线性稳压环路设置为叠层晶体管电路结构，包括若干个晶体管MP，所述晶体管MP为PMOS管，且所述电阻R的数量等于所述晶体管MP的数量；若干个所述电阻R串联连接在所述M7源极和所述M6的漏极之间；每个所述电阻R靠近所述M6的一端均输出一偏置电压-Vbiasx；每个所述偏置电压-Vbiasx均连接一个所述晶体管MP的栅极，若干个所述晶体管MP的源极和漏极相互串联连接，且连接所述M6漏极的所述晶体管MP的漏极连接至-VEE；串联连接的若干所述晶体管MP输出稳压电压-Vout。

优选的，所述M7和所述M8为PMOS管，所述M1、所述M2、所述M3、所述M4、所述M5和所述M6为NMOS管。

经由上述的技术方案可知，与现有技术相比，本发明公开提供了一种负压线性稳压器，其中自偏置电路和电流镜模块工作在GND和负压电路输出电压-VEE区间，电流镜模块和电阻模块输出的偏置电压-Vbias是基于GND产生的偏置电压，有效提高偏置电路对负压-VEE的抑制，其中稳压电路采用PMOS管并使其工作在饱和区以提高对负压-VEE的抑制，因此有效降低了负压电路的瞬态抖动和频域的谐波分量对稳压器输出-VOUT的影响，进而实现高性能低抖动的负压输出电路，扩充负压电路在高性能电路中的应用。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。

图1附图为本发明提供的应用原理框图结构示意图；

图2附图为本发明提供的实施例1电路结构示意图；

图3附图为本发明提供的实施例2电路结构示意图；

图4附图为本发明提供的实施例2应用前后负压输出的时域性能对比示意图；

图5附图为本发明提供的实施例2应用前后负压输出的频域性能对比示意图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

本发明实施例公开了一种负压线性稳压器，包括：自偏置电路和线性稳压环路；自偏置电路包括偏置电压模块、电流镜模块和电阻模块；偏置电压模块包括第一连接端、第二连接端和第三连接端，所述第一连接端和所述第二连接端均连接至所述电流镜模块，所述第三连接端通过所述电阻模块连接所述电流镜模块；线性稳压环路连接至电流镜模块和电阻模块另一端的连接节点。

为了进一步优化上述技术方案，偏置电压模块包括晶体管M7和M8以及电阻R1；M7源极通过R1连接所述M8的源极，并接入接地端GND；所述M7的栅极连接所述M8的源极；所述M7的漏极连接M8的栅极；所述M7的漏极作为所述第一连接端连接所述电流镜模块；所述M8的漏极作为所述第二连接端连接所述电流镜模块；M7的源极作为所述第三连接端通过所述电阻模块连接所述电流镜模块，GND为芯片地脚，其电压为0。

为了进一步优化上述技术方案，电流镜模块包括晶体管M1、M2、M3、M4、M5和M6，M4、M5和M6栅极串联连接；M1、M2和M3的栅极串联连接，源极连接负压电路输出-VEE；M4、M5和M6的源极分别连接至M1、M2和M3的漏极，M4的源极还连接至M1的栅极和漏极；M4的漏极和栅极均连接作为所述第一连接端的M7漏极；M5的漏极连接作为所述第二连接端的M8漏极；M6的漏极通过电阻模块连接作为所述第三连接端的所述M7源极，所述M6的漏极和所述电阻模块形成的连接节点输出偏置电压-Vbias。

为了进一步优化上述技术方案，线性稳压环路包括双输入单输出放大器AMP和晶体管MP，晶体管MP为PMOS管；AMP的一个输入端连接至M6的漏极，另一个输入端连接至MP的源极，输出端连接至MP的栅极；MP的漏极连接-VEE。

为了进一步优化上述技术方案，电阻模块设置有若干个电阻R，线性稳压环路设置为叠层晶体管电路结构，包括若干个晶体管MP，晶体管MP为PMOS管，且电阻R的数量等于晶体管MP的数量；若干个电阻R串联连接在M7源极和M6的漏极之间；每个电阻R靠近M6的一端均输出一偏置电压-Vbiasx；每个偏置电压-Vbiasx均连接一个晶体管MP的栅极，若干个晶体管MP的源极和漏极相互串联连接，且连接M6漏极的晶体管MP的漏极连接至-VEE；串联连接的若干晶体管MP输出稳压电压-Vout。

为了进一步优化上述技术方案，M7和M8为PMOS管，M1、M2、M3、M4、M5和M6为NMOS管，M7、M8、R1、M1、M2、M4和M5共同作用产生基于GND的偏置电压，输出偏置电压-Vbias。

为了进一步优化上述技术方案，线性稳压环路的晶体管MP为PMOS管，可以提高-Vout相对-VEE的电源抑制比，降低-VEE对-Vout的影响，与自偏置电路配合实现负压线性稳压。

为了进一步优化上述技术方案，叠层晶体管电路结构中晶体管MP的数量越多，负压线性稳压器性能越好，但同时输出的稳压电压-Vout相对于-VEE会有更大的电压抬升，从而减少可用的负压范围，因此实际应用时，根据使用负压的电路对电压范围和性能的要求确定晶体管MP的数量。

为了进一步优化上述技术方案，GND接芯片地、芯片实际工作电源或任何稳压过的电压，当GND接芯片地时稳压性能做好，也最容易实现。

实施例1

自偏置电路包括NMOS晶体管M1、M2、M3、M4、M5和M6、PMOS晶体管M7和M8、以及电阻R1和R2，且设置有两个输入端分别连接接地端GND和负压电路输出-VEE，以及设置有一个输出端-Vbias输出稳压电压，M7、M8、R1和M1、M2、M4、M5工作在GND和-VEE之间，GND连接M7的源极和R1一端，GND流向M7的电流为I1，流向R1的电流为I2；M7的栅极M8的源极与R1的另一端相连，M7的漏极和M8的栅极相连，M7的漏极和M8的漏极形成两个输出端分别连接至M4的漏极与栅极和M5的漏极；

M1、M2、M3、M4、M5和M6构成电流镜，M1的源极连接-VEE，M1的栅极和漏极连接M4的源极，M4的栅极连接M5和M6的栅极，M1的栅极连接M2和M3的栅极，M2的漏极与M5的源极相连，M3的漏极与M6的源极相连，M2和M3的源极均回连至-VEE，M6的漏极与R2串联回连至GND，流过R2的电流为I3；M6与R2相连的中间节点设置为偏置电压输出端-Vbias。

线性稳压环路包括双输入单输出放大器AMP和PMOS晶体管MP，AMP的一个输入端连接-Vbias，输出端连接MP的栅极，MP的漏极回连至-VEE，AMP的另一个输入端连接MP的源极构成负压线性稳压器的输出端-Vout。

I2＝(V_G,M7-V_GND)/R1,其中V_G,M7为M7的栅极电压，由此可知电流I2与-VEE无关，M1、M2、M3、M4、M5和M6构成电流镜，与其产生关系的电流为I1、I2和I3，因为电流镜有非常好的对负压电路输出电压-VEE和温度变化的抑制能力，因此电流I1、I2和I3不受-VEE的变化的影响，电流I3与-VEE无关，即R2节点输出的偏置电压-Vbias＝-I3*R2与-VEE无关，-Vbias是基于GND产生的偏置电压，该偏置电压为负压线性稳压器的电流提供偏置，再通过放大器AMP和晶体管MP构成的线性稳压环路最终输出稳压电压-Vout。本实施例中线性稳压环路中的AMP和MP对-VEE起抑制作用，从而实现电压稳压，但是本实施例的线性稳压环路相当于增益增强放大器，需要额外的功耗来提高增益增强放大器的带宽，从而实现高性能缓冲。

实施例2

自偏置电路包括NMOS管M1、M2、M3、M4、M5和M6、PMOS管M7和M8以及电阻R1、R2、R3和R4，且设置有两个输入端分别连接接地端GND和负压电路输出端-VEE，以及设置有一个输出端-Vbias输出稳压电压，M7、M8、R1和M1、M2、M4、M5工作在GND和-VEE之间。GND连接M7的源极和R1一端，则GND流向M7的电流为I1，流向R1的电流为I2，M7的栅极M8的源极与R1的另一端相连，M7的漏极和M8的栅极相连，M7的漏极和M8的漏极形成两个输出端分别连接至M4的漏极与栅极和M5的漏极；

M1、M2、M3、M4、M5和M6构成电流镜，M1的源极连接-VEE，M1的栅极和漏极连接M4的源极，M4的栅极连接M5和M6的栅极，M1的栅极连接M2和M3的栅极，M2的漏极与M5的源极相连，M3的漏极与M6的源极相连，M2和M3的源极均回连至-VEE，M6的漏极依次通过R4、R3和R2的串联电路回连至GND，流过R2的电流为I3。

线性稳压环路包括晶体管MP1、MP2和MP3，且均为PMOS管，MP1、MP2和MP3通过漏极和源极依次串联，MP1、MP2和MP3的栅极依次连接至M6和R4之间的节点、R4和R3之间的节点以及R3和R2之间的节点，MP1的漏极回连至-VEE，MP3的源极为负压线性稳压器的输出端-Vout。

本实施例通过自偏置电路配合叠层晶体管电路结构实现线性稳压功能，基于同样的原理产生与-VEE无关的偏置电压-Vbias1、-Vbias2和-Vbias3分别为叠层晶体管MP1、MP2和MP3提供偏置电压实现高性能负压线性稳定。

图4、图5是本实施例的一个实际应用下的实验数值，为采用图2所示三个晶体管叠层设计的负压线性稳压器的时域和频率仿真结果。由图4的时域波形可知，原始负压输出抖动为1.39V，采用本实施例的负压线性稳压器后新的负压输出抖动为9.9mV。由图5的频域波形可知，原始负压输出在N*125MHz(N为整数)处最大的谐波分量为-14.2dB，采用本发明技术的新的负压输出最大的谐波分量为-67.6dB，改进幅度约为53.3dB。

本发明的线性稳压环路类型选择取决于应用负压电路的应用电路的要求，当负压电路的应用电路的工作频率远低于线性稳压环路的带宽时，选用实施例1作为应用电路的负压线性稳压器；当应用电路工作频率较高时，选用实施例2作为应用电路的负压线性稳压器。

本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。对于实施例公开的装置而言，由于其与实施例公开的方法相对应，所以描述的比较简单，相关之处参见方法部分说明即可。

对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本发明。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其它实施例中实现。因此，本发明将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。

Claims (6)

1.一种负压线性稳压器，其特征在于，包括：自偏置电路和线性稳压环路；所述自偏置电路包括偏置电压模块、电流镜模块和电阻模块；所述偏置电压模块包括第一连接端、第二连接端和第三连接端，所述第一连接端和所述第二连接端均连接至所述电流镜模块，所述第三连接端通过所述电阻模块连接所述电流镜模块；所述线性稳压环路连接至所述电流镜模块和所述电阻模块。

2.根据权利要求1所述的一种负压线性稳压器，其特征在于，所述偏置电压模块包括晶体管M7和M8以及电阻R1；所述M7源极通过所述R1连接所述M8的源极，并接入接地端GND；所述M7的栅极连接所述M8的源极；所述M7的漏极连接所述M8的栅极；所述M7的漏极作为所述第一连接端连接所述电流镜模块；所述M8的漏极作为所述第二连接端连接所述电流镜模块；所述M7的源极作为所述第三连接端通过所述电阻模块连接所述电流镜模块。

3.根据权利要求2所述的一种负压线性稳压器，其特征在于，所述电流镜模块包括晶体管M1、M2、M3、M4、M5和M6，所述M4、所述M5和所述M6栅极串联连接；所述M1、所述M2和所述M3的栅极串联连接，源极连接负压电路输出-VEE；所述M4、所述M5和所述M6的源极分别连接至所述M1、所述M2和所述M3的漏极，所述M4的源极还连接至所述M1的栅极和漏极；所述M4的漏极和栅极均连接作为所述第一连接端的所述M7漏极；所述M5的漏极连接作为所述第二连接端的所述M8漏极；所述M6的漏极通过所述电阻模块连接作为所述第三连接端的所述M7源极，所述M6的漏极和所述电阻模块形成的连接节点输出偏置电压-Vbias。

4.根据权利要求3所述的一种负压线性稳压器，其特征在于，所述线性稳压环路包括双输入单输出放大器AMP和晶体管MP，所述晶体管MP为PMOS管；所述AMP的一个输入端连接至所述M6的漏极，另一个输入端连接至所述MP的源极，输出端连接至所述MP的栅极；所述MP的漏极连接所述-VEE。

5.根据权利要求3所述的一种负压线性稳压器，其特征在于，所述电阻模块设置有若干个电阻R，所述线性稳压环路设置为叠层晶体管电路结构，包括若干个晶体管MP，所述晶体管MP为PMOS管，且所述电阻R的数量等于所述晶体管MP的数量；若干个所述电阻R串联连接在所述M7源极和所述M6的漏极之间；每个所述电阻R靠近所述M6的一端均输出一偏置电压-Vbiasx；每个所述偏置电压-Vbiasx均连接一个所述晶体管MP的栅极，若干个所述晶体管MP的源极和漏极相互串联连接，且连接所述M6漏极的所述晶体管MP的漏极连接至-VEE；串联连接的若干所述晶体管MP输出稳压电压-Vout。

6.根据权利要求3所述的一种负压线性稳压器，其特征在于，所述M7和所述M8为PMOS管，所述M1、所述M2、所述M3、所述M4、所述M5和所述M6为NMOS管。