CN109936368B - 低噪声电流模开环采样保持电路以及电路模块 - Google Patents

低噪声电流模开环采样保持电路以及电路模块 Download PDF

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Abstract

本发明提供了一种低噪声电流模开环采样保持电路以及电路模块。所述低噪声电流模开环采样保持电路的版图采取同心布局结构，其中将每个MOS晶体管拆成两个相互匹配MOS晶体管；并且交叉放置所述两个相互匹配MOS晶体管，使得所述两个相互匹配MOS晶体管在版图在行方向上间隔一个行，而且在列方向上间隔一个列。

Description

低噪声电流模开环采样保持电路以及电路模块
技术领域
本发明涉及电路设计领域，尤其涉及一种低噪声电流模开环采样保持电路以及包含该低噪声电流模开环采样保持电路的电路模块。
背景技术
目前，高质量的视频信号处理、高性能数字化通讯以及医学成像等方面的应用，需要采样率达到20MS/s、精度在10位以上的A/D(Analog to Digital)转换器。采样保持电路是流水线A/D转换器中的关键模块，它的使用可有效减少A/D转换器工作中的大多数动态误差，尤其是输入信号中的高频部分造成的误差。另一方面，由于整个转换器的动态范围由前端的采样/保持(Sample and Hold，S/H)电路所限定，因此，S/H电路的性能是至关重要的，其精度和电压转换率(Slew Rate)是影响A/D转换器性能的最主要因素。在许多应用场合中，如便携式视频设备(便携式摄像机)、个人通讯设备(无限局域网收发器)等，保持高采样率及低功耗是一个重要的设计要求。而S/H电路消耗了整个A/D转换器总功耗中相当大的一部分，因此，它的设计的好坏决定了整个系统设计的好坏。
在国际上对采样/保持电路的研究呈现两个趋势。其一是采用多种不同结构，如双采样结构、时间交织结构等，在维持一定的采样精度前提下提高采样频率，并利用多种技术补偿和抑制相应的边带效应。其二是在中频采样频率下，综合利用多种技术，削弱和消除电路的非线性因素，提高动态范围，以适于12-14bit采样精度。
在提高S/H的线性度方面的措施，具体包括：
(1)应用开关电容型S/H。显然针对高精度ADC应用，开环结构的S/H电路不能提供足够的线性度。闭环结构的S/H中，电荷重分布式结构的传递函数与电容的比值相关，因而受工艺匹配度影响较大；而电容翻转式结构中电容的比值取值于其自身，与其他电容无关，因而线性度较高。国外大部分文献中采用开关电容式结构的S/H。
(2)线性化采样开关。采样开关的非线性因素是影响S/H线性度的关键因素，因此目前有多种技术提高其性能，如栅压提高线性化开关，栅压自举线性化开关等。
(3)应用延迟锁相环电路(DelayLockLoop，DLL)产生低Jitter噪声的时钟信号，提高系统信噪比。精度达到12bit以上时，受时钟影响的孔径时间不确定性会引起采样点偏移，从而导致采样、保持电路信噪比降低，因此需要采用DLL技术产生更精确的片上时钟以减小孔径时间不确定性。
在提高S/H的速度方面，发展趋势可分为：
(1)采用更先进的工艺，减小MOS晶体管沟道尺寸，提高速度。
(2)充分利用时钟周期，应用CDS(Correlated Double Sampling，相关双采样)理论在时钟的上下边沿分别采样，在不增加过多电路结构前提下实现双倍采样频率。
(3)根据多通道并行工作原理，应用非均匀采样理论和时间交织结构，以较大的电路尺寸和复杂度来换取足够高的速度。国际上，各著名大学和实验室里都有大量的研究人员从事于各种模数转换器的结构与基础研发工作，其研究目标主要集中在新型转换器系统结构、单元电路和具体的技术难点的突破。采样保持电路作为刀转换器的关键单元，其线性度、噪声、增益、输入输出范围和对后端的驱动能力都直接影响到后面各个子模块的工作，其性能高低直接限定了整个A/D转换器的精度和速度。从他们的研究成果，可以了解到采样保持电路发展的动态。
现有的与基于CMOS工艺的高性能低噪声的电流模采样保持电路近似的专利有2012年授予的一项专利发明(采样保持电路，申请号/专利号：201210533640X，发明设计人：上海华虹宏力半导体制造有限公司)，其电路包括采样保持主体电路和采样保持开关电路，主体电路又包括采样电容和比较器；还有2014年授予的一项专利发明(采样保持电路，申请号/专利号：2014100191314，发明设计人：四川和芯微电子股份有限公司)，其电路包括补偿电压产生子电路，加法子电路及栅压自举子电路。
但是，现有产品的性能还远远达不到高端应用要求，高端A/D还处于高校和科研院所的研究阶段。采样保持电路依旧是本领域研究的热点。其技术难点的突破，是实现高速高精度的关键。因此，如何提高它的性能，促进高速高精度产品的研究与开发，是始终都要关注的问题。
发明内容
本发明所要解决的技术问题是针对现有技术中存在上述缺陷，提供一种高精度低噪声的电流模采样保持电路。
根据本发明，提供了一种低噪声电流模开环采样保持电路，其中所述低噪声电流模开环采样保持电路的版图采取同心布局结构，其中将每个MOS晶体管拆成两个相互匹配MOS晶体管；并且交叉放置所述两个相互匹配MOS晶体管，使得所述两个相互匹配MOS晶体管在版图在行方向上间隔一个行，而且在列方向上间隔一个列。
优选地，所述低噪声电流模开环采样保持电路包括：运算放大器、恒流源、第一独立电流源、第二独立电流源、虚拟开关、第一NMOS晶体管和第二NMOS晶体管；其中，运算放大器短接在第一NMOS晶体管的栅极与漏极之间，恒流源的输入端连接第一NMOS晶体管的栅极，恒流源的输出端接地，第一独立电流源的输入端和第二独立电流源的输入端均接电路电源电压，第一独立电流源的输出端连接至第一NMOS晶体管的漏极，第二独立电流源的输出端连接至第二NMOS晶体管的漏极，第一NMOS晶体管和第二NMOS晶体管的源极接地，虚拟开关连接在第一NMOS晶体管的栅极和第二NMOS晶体管的栅极之间。
优选地，所述虚拟开关是虚拟MOS开关，而且其中所述虚拟MOS开关包括第一开关电路MOS晶体管和第二开关电路MOS晶体管，其中第一开关电路MOS晶体管的源极以及第二开关电路MOS晶体管的源极和漏极均经由电容器接地，第一开关电路MOS晶体管的栅极第二开关电路MOS晶体管的栅极分别接收彼此反相的第一信号和第二信号。
优选地，低噪声电流模开环采样保持电路的输入端具有负反馈电路。
优选地，所述低噪声电流模开环采样保持电路包括：运算放大器、恒流源、第一独立电流源、第二独立电流源、虚拟开关、第一NMOS晶体管、第二NMOS晶体管、第三NMOS晶体管、第四NMOS晶体管和第五PMOS晶体管；其中，运算放大器短接在第一NMOS晶体管的栅极与漏极之间，恒流源的输入端连接第一NMOS晶体管的栅极，恒流源的输出端接地，第一独立电流源的输入端和第二独立电流源的输入端均接电路电源电压，第一独立电流源的输出端连接至第三NMOS晶体管的漏极，第三NMOS晶体管的源极连接至第一NMOS晶体管的漏极，第二独立电流源的输出端连接至第二NMOS晶体管的漏极，第一NMOS晶体管和第二NMOS晶体管的源极接地，虚拟开关连接在第一NMOS晶体管的栅极和第二NMOS晶体管的栅极之间，第三NMOS晶体管的栅极连接至第四NMOS晶体管的源极并接地，第四NMOS晶体管的栅极连接至第三NMOS晶体管的漏极，第四NMOS晶体管的漏极连接至第五PMOS晶体管的漏极，第五PMOS晶体管的源极连接至电路电源电压，第五PMOS晶体管的栅极连接参考电压。
优选地，所述独立电流源包括：第一电流源所属PMOS晶体管、第二电流源所属PMOS晶体管、第三电流源所属PMOS晶体管、第四电流源所属NMOS晶体管和第五电流源所属NMOS晶体管；其中，第一电流源所属PMOS晶体管的栅极、第二电流源所属PMOS晶体管的栅极、第三电流源所属PMOS晶体管的栅极均连接至第二电流源所属PMOS晶体管的漏极，第四电流源所属NMOS晶体管的栅极和第五电流源所属NMOS晶体管的栅极相连并连接参考电压，第一电流源所属PMOS晶体管的源极、第二电流源所属PMOS晶体管的源极和第三电流源所属PMOS晶体管的源极连接至电路电源电压，第一电流源所属PMOS晶体管的漏极连接至第四电流源所属NMOS晶体管的漏极，第四电流源所属NMOS晶体管的源极接地，第五电流源所属NMOS晶体管的源极经由电阻器接地。
优选地，低噪声电流模开环采样保持电路的输入端和输出端均具有负反馈电路。
优选地，所述低噪声电流模开环采样保持电路包括：运算放大器、恒流源、第一独立电流源、第二独立电流源、虚拟开关、第一NMOS晶体管、第二NMOS晶体管、第三NMOS晶体管、第四NMOS晶体管、第五PMOS晶体管、第六NMOS晶体管、第七NMOS晶体管和第八PMOS晶体管；其中，运算放大器短接在第一NMOS晶体管的栅极与漏极之间，恒流源的输入端连接第一NMOS晶体管的栅极，恒流源的输出端接地，第一独立电流源的输入端和第二独立电流源的输入端均接电路电源电压，第一独立电流源的输出端连接至第三NMOS晶体管的漏极，第三NMOS晶体管的源极连接至第一NMOS晶体管的漏极，第二独立电流源的输出端连接至第六NMOS晶体管的源极，第六NMOS晶体管的漏极连接至第二NMOS晶体管的漏极，第一NMOS晶体管和第二NMOS晶体管的源极接地，虚拟开关连接在第一NMOS晶体管的栅极和第二NMOS晶体管的栅极之间，第三NMOS晶体管的栅极连接至第四NMOS晶体管的源极并接地，第四NMOS晶体管的栅极连接至第三NMOS晶体管的漏极，第四NMOS晶体管的漏极连接至第五PMOS晶体管的漏极，第五PMOS晶体管的源极连接至电路电源电压，第五PMOS晶体管的栅极连接参考电压，第六NMOS晶体管的栅极连接至第七NMOS晶体管的源极并接地，第七NMOS晶体管的栅极连接至第六NMOS晶体管的源极，第七NMOS晶体管的漏极连接至第八PMOS晶体管的漏极，第八PMOS晶体管的源极连接至电路电源电压，第八PMOS晶体管的栅极连接参考电压。
优选地，所述独立电流源包括：第一电流源所属PMOS晶体管、第二电流源所属PMOS晶体管、第三电流源所属PMOS晶体管、第四电流源所属NMOS晶体管和第五电流源所属NMOS晶体管；其中，第一电流源所属PMOS晶体管的栅极、第二电流源所属PMOS晶体管的栅极、第三电流源所属PMOS晶体管的栅极均连接至第二电流源所属PMOS晶体管的漏极，第四电流源所属NMOS晶体管的栅极和第五电流源所属NMOS晶体管的栅极相连并连接参考电压，第一电流源所属PMOS晶体管的源极、第二电流源所属PMOS晶体管的源极和第三电流源所属PMOS晶体管的源极连接至电路电源电压，第一电流源所属PMOS晶体管的漏极连接至第四电流源所属NMOS晶体管的漏极，第四电流源所属NMOS晶体管的源极接地，第五电流源所属NMOS晶体管的源极经由电阻器接地。
根据本发明，提供了一种包括上述低噪声电流模开环采样保持电路的电路模块。
由此，本发明针对杂散电容和寄生电容会限制工作频率以及电流模式电路在使用A/D(模数转换器)时对精度的限制，设计了一种高精度的S/H电路。
附图说明
结合附图，并通过参考下面的详细描述，将会更容易地对本发明有更完整的理解并且更容易地理解其伴随的优点和特征，其中：
图1示意性地示出了根据本发明优选实施例的低噪声电流模开环采样保持电路采用的同心布局结构图。
图2示出了根据本发明第一优选实施例的低噪声电流模开环采样保持电路的电路图。
图3示出了根据本发明优选实施例的低噪声电流模开环采样保持电路采用的虚拟开关的电路图。
图4示出了根据本发明优选第二实施例的其中加入输入负反馈的低噪声电流模开环采样保持电路的电路图。
图5示出了根据本发明优选第三实施例的其中引入双负反馈的低噪声电流模开环采样保持电路的电路图。
图6示意性地示出了根据本发明优选实施例的低噪声电流模开环采样保持电路采用的独立电流源的电路图。
图7示出了根据本发明优选实施例的低噪声电流模开环采样保持电路的示例电路结构示例。
需要说明的是，附图用于说明本发明，而非限制本发明。注意，表示结构的附图可能并非按比例绘制。并且，附图中，相同或者类似的元件标有相同或者类似的标号。
具体实施方式
为了使本发明的内容更加清楚和易懂，下面结合具体实施例和附图对本发明的内容进行详细描述。
本发明针对寄生电压模式电路存在的一些问题，以及电流模式电路比电压模式电路更适合于低电压和高频电路这一实际情况，设计了一种高精度电流模采样保持(Sampleand Hold，S/H)电路。
<第一优选实施例>
图1示意性地示出了根据本发明优选实施例的低噪声电流模开环采样保持电路采用的同心布局结构图。具体地说，在本发明的优选实施例中，对于工艺上的失配，本发明的低噪声电流模开环采样保持电路的版图优选地采取同心布局结构，将每个MOS晶体管拆成两个相互匹配MOS晶体管，并且交叉放置这两个相互匹配MOS晶体管(即，这两个相互匹配MOS晶体管在版图在行方向上间隔一个行，而且在列方向上间隔一个列)，这两个MOS晶体管均承担了两个方向上的工艺误差。将横轴与竖轴方向的离子注入速度保持一致，如图1所示，其中对角上的MOS晶体管M01和MOS晶体管M02实际上作为一个MOS晶体管。由于电流的注入，MOS晶体管M01和MOS晶体管M02的栅漏电压同时变化，使得形成一个与信号相关的误差。MOS晶体管M01和MOS晶体管M02的漏级电压一直处在变换状态，从而引入了不小的注入误差，为了消除该误差，引入运放，使得漏级电压保持在一个稳定的状态，如图2所示。
图2示出了根据本发明第一优选实施例的低噪声电流模开环采样保持电路的电路图。
根据本发明第一优选实施例的低噪声电流模开环采样保持电路包括：运算放大器A1、恒流源Ib、第一独立电流源J1、第二独立电流源J2、虚拟开关S1、第一NMOS晶体管M1和第二NMOS晶体管M2。
其中，运算放大器A1短接在第一NMOS晶体管M1的栅极与漏极之间，恒流源Ib的输入端连接第一NMOS晶体管M1的栅极，恒流源Ib的输出端接地VSS，第一独立电流源J1的输入端和第二独立电流源J2的输入端均接电路电源电压Vdd，第一独立电流源J1的输出端连接至第一NMOS晶体管M1的漏极，第二独立电流源J2的输出端连接至第二NMOS晶体管M2的漏极，第一NMOS晶体管M1和第二NMOS晶体管M2的源极接地VSS，虚拟开关S1连接在第一NMOS晶体管M1的栅极和第二NMOS晶体管M2的栅极之间。
第一NMOS晶体管M1的漏极接收输入信号，第二NMOS晶体管M2的漏极发送输出信号。例如，虚拟开关S1由采样的时钟信号控制。
运算放大器A1短接在第一NMOS晶体管M1的栅极与漏极之间，构成了一个正反馈，这样不但减小了输入误差，并且能够加快电路的运行速度，从而使得电路能工作在更高的电压之下。当A1取值为100的时候，输入误差就减小到了1％，当然运算放大器A1不可能无限增大，首先为了节省功耗，其次为了让电路保持稳定，该参数都不能太大。
对于时钟馈通噪声与沟道注入效应问题，由于开关MOS的存在，虽然相较闭环采样来说，噪声影响更小，但实际上还是存在的，所以为了消除这些噪声，可以采取虚拟MOS开关解决该问题，其原理图如图3所示。具体地，虚拟MOS开关包括第一开关电路MOS晶体管M001和第二开关电路MOS晶体管M002，其中第一开关电路MOS晶体管M001的源极以及第二开关电路MOS晶体管M002的源极和漏极均经由电容器接地，第一开关电路MOS晶体管M001的栅极和第二开关电路MOS晶体管M002的栅极分别接收彼此反相的第一信号和第二信号(时钟信号和时钟信号的反相信号)。
<第二优选实施例>
因为引入正反馈会导致信号系统的不稳定，所以该电路计划引入负反馈，如图4所示。具体地，图4示出了根据本发明优选第二实施例的其中加入输入负反馈电路的低噪声电流模开环采样保持电路的电路图。
根据本发明优选第二实施例的其中加入输入负反馈的低噪声电流模开环采样保持电路包括：运算放大器A1、恒流源Ib、第一独立电流源J1、第二独立电流源J2、虚拟开关S1、第一NMOS晶体管M1、第二NMOS晶体管M2、第三NMOS晶体管M3、第四NMOS晶体管M4和第五PMOS晶体管M5。
其中，运算放大器A1的输入端和输出端分别连接第三NMOS晶体管M3的漏极和第一NMOS晶体管M1的栅极，恒流源Ib的输入端连接第一NMOS晶体管M1的栅极，恒流源Ib的输出端接地VSS，第一独立电流源J1的输入端和第二独立电流源J2的输入端均接电路电源电压Vdd，第一独立电流源J1的输出端连接至第三NMOS晶体管M3的漏极，第三NMOS晶体管M3的源极连接至第一NMOS晶体管M1的漏极，第二独立电流源J2的输出端连接至第二NMOS晶体管M2的漏极，第一NMOS晶体管M1和第二NMOS晶体管M2的源极接地VSS，虚拟开关S1连接在第一NMOS晶体管M1的栅极和第二NMOS晶体管M2的栅极之间，第三NMOS晶体管M3的栅极连接至第四NMOS晶体管M4的源极并接地VSS，第四NMOS晶体管M4的栅极连接至第三NMOS晶体管M3的漏极，第四NMOS晶体管M4的漏极连接至第五PMOS晶体管M5的漏极，第五PMOS晶体管M5的源极连接至电路电源电压Vdd，第五PMOS晶体管M5的栅极连接参考电压Vb。
第一NMOS晶体管M1的漏极接收输入信号Vin，第二NMOS晶体管M2的漏极发送输出信号Vout。
负反馈的加入还减小了输入阻抗，从而让电路更加能适应高速应用，但是这种处理方式使得电源驱动很小，所以阻抗的取值不宜过小。为了解决之前提到的输入阻抗有限问题，计划引入负反馈。
<第三优选实施例>
负反馈的引入能够使输出阻抗变大，输出阻抗的增加必然会使得失真减小。举个例子，当源漏之间的电压值变化时，如果输出阻抗足够大，那么电流变化率几乎可以不计。为了把噪声电压转化为共模噪声并加以消除，差分结构是必不可少的。差分结构适应于任何电流电压电流处理，它的优点在于能够更方便的进行信号的减法，所以在很多结构中都被加以应用。
图5示出了根据本发明优选第三实施例的其中引入双负反馈的低噪声电流模开环采样保持电路的电路图。
根据本发明优选第三实施例的其中引入双负反馈的低噪声电流模开环采样保持电路包括：运算放大器A1、恒流源Ib、第一独立电流源J1、第二独立电流源J2、虚拟开关S1、第一NMOS晶体管M1、第二NMOS晶体管M2、第三NMOS晶体管M3、第四NMOS晶体管M4、第五PMOS晶体管M5、第六NMOS晶体管M6、第七NMOS晶体管M7和第八PMOS晶体管M8。
其中，运算放大器A1的输入端和输出端分别连接第三NMOS晶体管M3的漏极和第一NMOS晶体管M1的栅极，恒流源Ib的输入端连接第一NMOS晶体管M1的栅极，恒流源Ib的输出端接地VSS，第一独立电流源J1的输入端和第二独立电流源J2的输入端均接电路电源电压Vdd，第一独立电流源J1的输出端连接至第三NMOS晶体管M3的漏极，第三NMOS晶体管M3的源极连接至第一NMOS晶体管M1的漏极，第二独立电流源J2的输出端连接至第六NMOS晶体管M6的源极，第六NMOS晶体管M6的漏极连接至第二NMOS晶体管M2的漏极，第一NMOS晶体管M1和第二NMOS晶体管M2的源极接地VSS，虚拟开关S1连接在第一NMOS晶体管M1的栅极和第二NMOS晶体管M2的栅极之间，第三NMOS晶体管M3的栅极连接至第四NMOS晶体管M4的源极并接地VSS，第四NMOS晶体管M4的栅极连接至第三NMOS晶体管M3的漏极，第四NMOS晶体管M4的漏极连接至第五PMOS晶体管M5的漏极，第五PMOS晶体管M5的源极连接至电路电源电压Vdd，第五PMOS晶体管M5的栅极连接参考电压Vb，第六NMOS晶体管M6的栅极连接至第七NMOS晶体管M7的源极并接地VSS，第七NMOS晶体管M7的栅极连接至第六NMOS晶体管M6的源极，第七NMOS晶体管M7的漏极连接至第八PMOS晶体管M8的漏极，第八PMOS晶体管M8的源极连接至电路电源电压Vdd，第八PMOS晶体管M8的栅极连接参考电压Vb。
第一NMOS晶体管M1的漏极接收输入信号Vin，第二NMOS晶体管M2的漏极发送输出信号Vout。
<独立电流源的优选实施例>
图6示意性地示出了根据本发明优选实施例的低噪声电流模开环采样保持电路采用的独立电流源的电路图。
S/H的核心需要一个偏压电流源，为了减小电源电压引起的偏移，提出了具有独立电源特性的电流源，如图6所示。M10、M20、M30分别构成两个电流镜，电阻R控制输出电流(即，J1)。该电路进一步提高了电路的抗噪声能力。
具体地，根据本发明优选实施例的低噪声电流模开环采样保持电路采用的独立电流源包括：第一电流源所属PMOS晶体管M10、第二电流源所属PMOS晶体管M20、第三电流源所属PMOS晶体管M30、第四电流源所属NMOS晶体管M40和第五电流源所属NMOS晶体管M50；其中，第一电流源所属PMOS晶体管M10的栅极、第二电流源所属PMOS晶体管M20的栅极、第三电流源所属PMOS晶体管M30的栅极均连接至第二电流源所属PMOS晶体管M20的漏极，第四电流源所属NMOS晶体管M40的栅极和第五电流源所属NMOS晶体管M50的栅极相连并连接参考电压Vb，第一电流源所属PMOS晶体管M10的源极、第二电流源所属PMOS晶体管M20的源极和第三电流源所属PMOS晶体管M30的源极连接至电路电源电压Vdd，第一电流源所属PMOS晶体管M10的漏极连接至第四电流源所属NMOS晶体管M40的漏极，第四电流源所属NMOS晶体管M40的源极接地VSS，第五电流源所属NMOS晶体管M50的源极经由电阻器R接地VSS。
第三电流源所属PMOS晶体管M30的漏极作为独立电流源的输入端。
综上所述，本发明提出了一种电流模式S/H(采样保持)电路。该电路采用单级放大器和负反馈结构相结合的结构，利用虚拟开关消除时钟馈通噪声，并采用差分结构，以减小信道电荷注入引起的失真。
图7示出了根据本发明优选实施例的低噪声电流模开环采样保持电路的示例电路结构示例。经过仿真试验测试显示，本发明提供的这种结构实现了76.8dB信噪比(信噪比加失真比)，采样率达到50MHz/S(兆赫/秒)，电路精度达到12.4位，时钟馈通误差小于0.1％。
此外，需要说明的是，除非特别指出，否则说明书中的术语“第一”、“第二”、“第三”等描述仅仅用于区分说明书中的各个组件、元素、步骤等，而不是用于表示各个组件、元素、步骤之间的逻辑关系或者顺序关系等。
可以理解的是，虽然本发明已以较佳实施例披露如上，然而上述实施例并非用以限定本发明。对于任何熟悉本领域的技术人员而言，在不脱离本发明技术方案范围情况下，都可利用上述揭示的技术内容对本发明技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。

Claims (10)

1.一种低噪声电流模开环采样保持电路，其特征在于，所述低噪声电流模开环采样保持电路的版图采取同心布局结构，其中将每个MOS晶体管拆成两个相互匹配MOS晶体管；并且交叉放置所述两个相互匹配MOS晶体管，使得所述两个相互匹配MOS晶体管在版图在行方向上间隔一个行，而且在列方向上间隔一个列。
2.根据权利要求1所述的低噪声电流模开环采样保持电路，其特征在于，包括：运算放大器、恒流源、第一独立电流源、第二独立电流源、虚拟开关、第一NMOS晶体管和第二NMOS晶体管；其中，运算放大器短接在第一NMOS晶体管的栅极与漏极之间，恒流源的输入端连接第一NMOS晶体管的栅极，恒流源的输出端接地，第一独立电流源的输入端和第二独立电流源的输入端均接电路电源电压，第一独立电流源的输出端连接至第一NMOS晶体管的漏极，第二独立电流源的输出端连接至第二NMOS晶体管的漏极，第一NMOS晶体管和第二NMOS晶体管的源极接地，虚拟开关连接在第一NMOS晶体管的栅极和第二NMOS晶体管的栅极之间。
3.根据权利要求2所述的低噪声电流模开环采样保持电路，其特征在于，所述虚拟开关是虚拟MOS开关，而且其中所述虚拟MOS开关包括第一开关电路MOS晶体管和第二开关电路MOS晶体管，其中第一开关电路MOS晶体管的源极以及第二开关电路MOS晶体管的源极和漏极均经由电容器接地，第一开关电路MOS晶体管的栅极第二开关电路MOS晶体管的栅极分别接收彼此反相的第一信号和第二信号。
4.根据权利要求2或3所述的低噪声电流模开环采样保持电路，其特征在于，低噪声电流模开环采样保持电路的输入端具有负反馈电路。
5.根据权利要求4所述的低噪声电流模开环采样保持电路，其特征在于，包括：运算放大器、恒流源、第一独立电流源、第二独立电流源、虚拟开关、第一NMOS晶体管、第二NMOS晶体管、第三NMOS晶体管、第四NMOS晶体管和第五PMOS晶体管；其中，运算放大器的输入端和输出端分别连接第三NMOS晶体管的漏极和第一NMOS晶体管的栅极，恒流源的输入端连接第一NMOS晶体管的栅极，恒流源的输出端接地，第一独立电流源的输入端和第二独立电流源的输入端均接电路电源电压，第一独立电流源的输出端连接至第三NMOS晶体管的漏极，第三NMOS晶体管的源极连接至第一NMOS晶体管的漏极，第二独立电流源的输出端连接至第二NMOS晶体管的漏极，第一NMOS晶体管和第二NMOS晶体管的源极接地，虚拟开关连接在第一NMOS晶体管的栅极和第二NMOS晶体管的栅极之间，第三NMOS晶体管的栅极连接至第四NMOS晶体管的源极并接地，第四NMOS晶体管的栅极连接至第三NMOS晶体管的漏极，第四NMOS晶体管的漏极连接至第五PMOS晶体管的漏极，第五PMOS晶体管的源极连接至电路电源电压，第五PMOS晶体管的栅极连接参考电压。
6.根据权利要求5所述的低噪声电流模开环采样保持电路，其特征在于，所述独立电流源包括：第一电流源所属PMOS晶体管、第二电流源所属PMOS晶体管、第三电流源所属PMOS晶体管、第四电流源所属NMOS晶体管和第五电流源所属NMOS晶体管；其中，第一电流源所属PMOS晶体管的栅极、第二电流源所属PMOS晶体管的栅极、第三电流源所属PMOS晶体管的栅极均连接至第二电流源所属PMOS晶体管的漏极，第四电流源所属NMOS晶体管的栅极和第五电流源所属NMOS晶体管的栅极相连并连接参考电压，第一电流源所属PMOS晶体管的源极、第二电流源所属PMOS晶体管的源极和第三电流源所属PMOS晶体管的源极连接至电路电源电压，第一电流源所属PMOS晶体管的漏极连接至第四电流源所属NMOS晶体管的漏极，第四电流源所属NMOS晶体管的源极接地，第五电流源所属NMOS晶体管的源极经由电阻器接地。
7.根据权利要求2或3所述的低噪声电流模开环采样保持电路，其特征在于，低噪声电流模开环采样保持电路的输入端和输出端均具有负反馈电路。
8.根据权利要求7所述的低噪声电流模开环采样保持电路，其特征在于包括：运算放大器、恒流源、第一独立电流源、第二独立电流源、虚拟开关、第一NMOS晶体管、第二NMOS晶体管、第三NMOS晶体管、第四NMOS晶体管、第五PMOS晶体管、第六NMOS晶体管、第七NMOS晶体管和第八PMOS晶体管；其中，运算放大器的输入端和输出端分别连接第三NMOS晶体管的漏极和第一NMOS晶体管的栅极，恒流源的输入端连接第一NMOS晶体管的栅极，恒流源的输出端接地，第一独立电流源的输入端和第二独立电流源的输入端均接电路电源电压，第一独立电流源的输出端连接至第三NMOS晶体管的漏极，第三NMOS晶体管的源极连接至第一NMOS晶体管的漏极，第二独立电流源的输出端连接至第六NMOS晶体管的源极，第六NMOS晶体管的漏极连接至第二NMOS晶体管的漏极，第一NMOS晶体管和第二NMOS晶体管的源极接地，虚拟开关连接在第一NMOS晶体管的栅极和第二NMOS晶体管的栅极之间，第三NMOS晶体管的栅极连接至第四NMOS晶体管的源极并接地，第四NMOS晶体管的栅极连接至第三NMOS晶体管的漏极，第四NMOS晶体管的漏极连接至第五PMOS晶体管的漏极，第五PMOS晶体管的源极连接至电路电源电压，第五PMOS晶体管的栅极连接参考电压，第六NMOS晶体管的栅极连接至第七NMOS晶体管的源极并接地，第七NMOS晶体管的栅极连接至第六NMOS晶体管的源极，第七NMOS晶体管的漏极连接至第八PMOS晶体管的漏极，第八PMOS晶体管的源极连接至电路电源电压，第八PMOS晶体管的栅极连接参考电压。
9.根据权利要求8所述的低噪声电流模开环采样保持电路，其特征在于，所述独立电流源包括：第一电流源所属PMOS晶体管、第二电流源所属PMOS晶体管、第三电流源所属PMOS晶体管、第四电流源所属NMOS晶体管和第五电流源所属NMOS晶体管；其中，第一电流源所属PMOS晶体管的栅极、第二电流源所属PMOS晶体管的栅极、第三电流源所属PMOS晶体管的栅极均连接至第二电流源所属PMOS晶体管的漏极，第四电流源所属NMOS晶体管的栅极和第五电流源所属NMOS晶体管的栅极相连并连接参考电压，第一电流源所属PMOS晶体管的源极、第二电流源所属PMOS晶体管的源极和第三电流源所属PMOS晶体管的源极连接至电路电源电压，第一电流源所属PMOS晶体管的漏极连接至第四电流源所属NMOS晶体管的漏极，第四电流源所属NMOS晶体管的源极接地，第五电流源所属NMOS晶体管的源极经由电阻器接地。
10.一种包括根据权利要求1至9之一所述的低噪声电流模开环采样保持电路的电路模块。
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