CN109901792A - 存储器系统及其操作方法 - Google Patents

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Abstract

本发明涉及一种存储器系统的操作方法，该存储器系统具有包括多个物理块的超级块，每个物理块与表示对应物理块被访问的次数的访问频率数相关联，该方法包括：将多个物理块的访问频率数之中的最大访问频率数更新为超级块被访问的次数，超级块被访问的次数称为超级块访问频率数；并且基于超级块访问频率数对超级块执行读取回收操作。

Description

存储器系统及其操作方法
相关申请的交叉引用
本申请要求于2017年12月8日提交的申请号为10-2017-0168343的韩国专利申请的优先权，其全部内容通过引用并入本文。
技术领域
本发明的实施例总体涉及一种存储器系统。特别地，实施例涉及一种能够通过使用存储器装置来处理数据的存储器系统及该存储器系统的操作方法。
背景技术
计算机环境范例已经转变为可在任何时间和任何地点使用的普适计算系统。因此，诸如移动电话、数码相机和膝上型计算机的便携式电子装置的使用已经迅速增加。这些便携式电子装置通常使用具有一个或多个存储器装置的存储器系统来存储数据。存储器系统可用作便携式电子装置的主存储器装置或辅助存储器装置。
与硬盘装置相比，由于存储器系统没有移动部件，所以它们可提供优良的稳定性、耐用性、高的信息存取速度以及低功耗。具有这种优点的存储器系统的示例包括通用串行总线(USB)存储器装置、具有各种接口的存储卡以及固态驱动器(SSD)。
发明内容
本发明的实施例涉及一种用于减少存储器系统中不必要的读取回收操作的存储器系统的操作方法以及存储器系统。
根据本发明的实施例，一种存储器系统的操作方法，该存储器系统具有包括多个物理块的超级块，每个物理块与表示对应物理块被访问的次数的访问频率数相关联，该方法包括：将多个物理块的访问频率数之中的最大访问频率数更新为超级块被访问的次数，其被称为超级块访问频率数；并且基于超级块访问频率数对超级块执行读取回收操作。
当完成访问超级块时，可执行更新最大访问频率数。
当物理块访问计数器的读取计数超过设定值时，可执行更新最大访问频率数。
当执行读取回收操作时，可执行更新最大访问频率数。
当检验点频率数超过阈值时，可执行更新最大访问频率数。
当被称为存储器系统访问频率数的存储器系统被访问的次数超过设定频率数时，可执行更新最大访问频率数。
在更新最大访问频率数中，最大访问频率数可被添加到超级块访问频率数。
根据本发明的实施例，一种存储器系统包括：适于存储数据的存储器装置，该存储器装置具有包括多个物理块的超级块，每个物理块与表示对应物理块被访问的次数的访问频率数相关联；以及控制器，其适于控制存储器装置，其中控制器将多个物理块的访问频率数之中的最大访问频率数更新为超级块被访问的次数，其被称为超级块访问频率数；并且基于超级块访问频率数对超级块执行读取回收操作。
当完成访问超级块时，控制器可执行更新最大访问频率数。
当物理块访问计数器的读取计数超过设定值时，控制器可执行更新最大访问频率数。
当执行读取回收操作时，控制器可执行更新最大访问频率数。
当检验点操作频率数超过阈值时，控制器可执行更新最大访问频率数。
当被称为存储器系统访问频率数的存储器系统被访问的次数超过设定频率数时，控制器可执行更新最大访问频率数。
在更新最大访问频率数中，控制器可将最大访问频率数添加到超级块访问频率数。
根据本发明的实施例，一种存储器系统包括：存储器装置，其包括至少一个超级块，每个超级块包括多个物理块，每个物理块与表示对应物理块被访问的次数的访问频率数相关联；以及控制器，其与存储器装置电联接，其中控制器被配置成确定超级块中的多个物理块的访问频率数中最大的一个，将最大的访问频率数指定为超级块访问频率数，并且根据超级块访问频率数对超级块执行读取回收操作。
附图说明
图1是示出根据本发明的实施例的数据处理系统的框图。
图2是示出图1的存储器系统中采用的存储器装置的示例性配置的示意图。
图3是示出图1的存储器装置中的存储块的存储器单元阵列的示例性配置的电路图。
图4是示出图2的存储器装置的示例性三维结构的示意图。
图5是描述根据本发明的实施例的根据读取命令的操作的流程图。
图6示出了图2所示的存储器装置中的超级块的示例性结构。
图7是描述根据本发明的实施例的当存储器装置根据超级块被管理时根据读取命令的操作的流程图。
图8示出了根据本发明的实施例的控制器。
图9示出了根据本发明的实施例的图8的存储器系统中的超级块访问计数器的操作和物理块访问计数器的操作。
图10A至图10D示出了根据本发明的实施例的超级块读取计数器的更新方法。
具体实施方式
以下将参照附图更详细地描述本发明的各个实施例。然而，本发明可以不同的形式实施，因此不限于本文阐述的实施例。相反地，提供这些实施例以使本公开彻底且充分，并且将本发明的范围全面地传达给本领域的技术人员。在整个本公开中，相同的附图标记在本发明的各个附图和实施例中表示相同的部件。而且，在整个本公开中，对“实施例”等的参考不一定仅针对一个实施例，并且对“实施例”等的不同参考不一定针对相同的实施例。
将理解的是，虽然可在本文中使用术语“第一”、“第二”、“第三”等来识别各个元件，但是这些元件不受这些术语的限制。这些术语用于将一个元件与另一个具有相同或相似名称的元件区分开。因此，在不脱离本发明的精神和范围的情况下，以下描述的第一元件也可被称为第二元件或第三元件。
附图不一定按比例绘制，并且在一些情况下，为了清楚地说明实施例的特征，比例可能已经被夸大。当一个元件被称为连接或联接到另一个元件时，应当理解的是，一个元件可以直接连接或联接到另一个元件，或者经由一个或多个中间元件而电连接或联接到后者。此外，还将理解的是，当元件被称为在两个元件“之间”时，其可以是这两个元件之间的唯一元件，或者也可存在一个或多个中间元件。
本文使用的术语是为了描述特定实施例的目的，并不旨在限制本发明。
如本文所使用的，除非上下文另有明确说明，否则单数形式也旨在包括复数形式，反之亦然。
将进一步理解的是，当在本说明书中使用术语“包括”、“包括有”、“包含”和“包含有”时，其说明所陈述元件的存在，但不排除一个或多个其它元件的存在或添加。如本文所使用的，术语“和/或”包括一个或多个相关所列项目的任何和全部组合。
除非另有定义，否则本文使用的包括技术术语和科学术语的所有术语具有与本发明所属领域的普通技术人员基于本公开所通常理解的含义相同的含义。将进一步理解的是，诸如在常用字典中定义的那些术语的术语应当被解释为具有与其在本公开和相关技术语境中的含义一致的含义，并且将不以理想化或过于正式的意义来解释，除非本文中明确地这样定义。
在下面的描述中，为了提供对本发明的全面理解，描述了大量具体细节。本发明可在没有一些或全部这些具体细节的情况下被实施。在其它情况下，没有详细地描述公知的进程结构和/或进程以避免不必要地模糊本发明。
还注意的是，在一些情况下，如对于相关领域的技术人员显而易见的是，除非另有明确说明，否则结合一个实施例所描述的特征或元件可单独使用或与另一个实施例的其它特征或元件组合使用。
图1是示出根据本发明的实施例的数据处理系统100的框图。
参照图1，数据处理系统100可包括被可操作地联接至存储器系统110的主机102。
作为示例而非限制，主机102可包括诸如移动电话、MP3播放器和膝上型计算机的便携式电子装置或诸如台式电脑、游戏机、TV和投影仪的非便携式电子装置。
主机102可包括至少一个操作系统(OS)。OS可管理和控制主机102的全部功能和操作。OS还可支持主机102和用户之间的操作，这可通过数据处理系统100或存储器系统110来实现或实施。OS可支持用户请求的功能和操作。例如，OS可根据其是否针对主机102的移动性而定制被划分成普通OS和移动OS。普通OS可根据用户的环境被分为个人OS和企业OS。例如，配置成支持向普通用户提供服务的功能的个人OS可包括Windows和Chrome，配置成保护和支持高性能的企业OS可包括Windows服务器、Linux和Unix。此外，被配置成支持向用户提供移动服务的功能和系统省电功能的移动OS可包括Android、iOS和Windows Mobile。此时，主机102可包括多个OS，并且执行OS以对存储器系统110执行对应于用户请求的操作。
存储器系统110可响应于主机102的请求操作以为主机102存储数据。存储器系统110的非限制性示例可包括固态驱动器(SSD)、多媒体卡(MMC)、安全数字(SD)卡、通用存储总线(USB)装置、通用闪存(UFS)装置、标准闪存(CF)卡、智能媒体卡(SMC)、个人计算机存储卡国际协会(PCMCIA)卡和记忆棒。MMC可包括嵌入式MMC(eMMC)、缩小尺寸的MMC(RS-MMC)和微型MMC等。SD卡可包括迷你-SD卡和微型-SD卡。
存储器系统110可通过各种类型的存储装置实施。包括在存储器系统110中的存储装置的非限制性示例可包括诸如DRAM动态随机存取存储器(DRAM)和静态RAM(SRAM)的易失性存储器装置和诸如以下的非易失性存储器装置：只读存储器(ROM)、掩模ROM(MROM)、可编程ROM(PROM)、可擦除可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、铁电RAM(FRAM)、相变RAM(PRAM)、磁阻RAM(MRAM)、电阻式RAM(RRAM)和闪速存储器。闪速存储器可具有三维(3D)堆叠结构。
存储器系统110可包括存储器装置150和控制器130。存储器装置150可为主机102存储数据，并且控制器130可控制将数据存储到存储器装置150中。
控制器130和存储器装置150可被集成到单个半导体装置中，单个半导体装置可被包括在如上所述的各种类型的存储器系统中。例如，控制器130和存储器装置150可集成为单个半导体装置以构成SSD。当存储器系统110用作SSD时，可提高连接到存储器系统110的主机102的操作速度。另外，控制器130和存储器装置150可被集成为单个半导体装置以构成诸如以下各种形式中的任何一种的存储卡：PCMCIA(个人计算机存储卡国际协会)卡，CF卡，SMC(智能媒体卡)，记忆棒，包括RS-MMC和微型-MMC的MMC，包括迷你-SD、微型-SD和SDHC的SD卡，UFS装置等。
存储器系统110可用于计算机、超移动PC(UMPC)、工作站、上网本、个人数字助理(PDA)、便携式计算机、网络平板、平板电脑、无线电话、移动电话、智能电话、电子书、便携式多媒体播放器(PMP)、便携式游戏机、导航系统、黑盒、数码相机、数字多媒体广播(DMB)播放器、三维电视、智能电视、数字音频记录器、数字音频播放器、数字图片记录器、数字图片播放器、数字视频记录器、数字视频播放器、构成数据中心的存储装置、能够在无线环境下传输/接收信息的装置、构成家庭网络的各种电子装置之一、构成计算机网络的各种电子装置之一、构成远程信息处理网络的各种电子装置之一、射频识别(RFID)装置或构成计算系统的各种部件之一。
存储器装置150可以是非易失性存储器装置，即使不供应电力，其也可保留其中存储的数据。存储器装置150可通过写入操作来存储从主机102提供的数据，同时通过读取操作将存储在其中的数据输出给主机102。存储器装置150可包括多个存储块152、154、156……(在下文中，称为“存储块152至156”)，存储块中的每一个可包括多个页面，并且每个页面可包括联接到字线的多个存储器单元。在实施例中，存储器装置150可以是闪速存储器。闪速存储器可具有三维(3D)堆叠结构。
控制器130可响应于来自主机102的请求控制存储器装置150。例如，控制器130可将从存储器装置150读取的数据提供给主机102，并将从主机102提供的数据存储至存储器装置150中。对于该操作，控制器130可控制存储器装置150的读取操作、写入操作、编程操作和擦除操作。
控制器130可包括主机接口(I/F)132、控制器处理器134、错误校正码(ECC)部件138、电源管理单元(PMU)140、诸如NAND闪存控制器(NFC)的存储器接口(I/F)142以及控制器存储器144，其经由内部总线可操作地彼此联接。
主机接口132可被配置成处理主机102的命令和数据。主机接口132可根据诸如以下的各种接口协议中的一种或多种与主机102通信：通用串行总线(USB)、多媒体卡(MMC)、高速外围组件互连(PCI-E)、小型计算机系统接口(SCSI)、串列SCSI(SAS)、串行高级技术附件(SATA)、并行高级技术附件(PATA)、增强型小型磁盘接口(ESDI)以及电子集成驱动器(IDE)。
ECC部件138可检测并校正包括在从存储器装置150读取的数据中的错误。换言之，ECC部件138可使用ECC代码对从存储器装置150读取的数据执行错误校正解码进程。ECC码可由结合在一起对特定覆盖数据进行编码和解码的串行数学多项式项形成。根据错误校正解码进程的结果，ECC部件138可输出信号，例如错误校正成功或失败信号。当错误位的数量大于可校正错误位的阈值时，ECC部件138不校正错误位，并且可改为输出错误校正失败信号。
ECC部件138可通过诸如以下的编码调制执行错误校正：低密度奇偶校验(LDPC)码、博斯-查德胡里-霍昆格姆(Bose-Chaudhri-Hocquenghem，BCH)码、turbo码、里德-所罗门(Reed-Solomon)码、卷积码、递归系统码(RSC)、网格编码调制(TCM)以及分组编码调制(BCM)。然而，ECC部件138不限于这些校正技术。这样，ECC部件138可包括用于错误校正的所有电路、模块、系统或装置。
PMU 140可管理在控制器130中使用和提供的电力。
存储器接口142可用作存储器/存储接口，其用于接口连接控制器130和存储器装置150使得控制器130响应于来自主机102的请求来控制存储器装置150。当存储器装置150是闪速存储器或具体是NAND闪速存储器时，存储器接口142可在控制器处理器134的控制下生成用于存储器装置150的控制信号并且处理传输给存储器装置150的数据。存储器接口142可用作处理控制器130和存储器装置150之间的命令和数据的接口(例如，NAND闪存接口)。具体地，存储器接口142可支持控制器130和存储器装置150之间的数据传输。
控制器存储器144可用作存储器系统110和控制器130的工作存储器。控制器存储器144可存储支持存储器系统110和控制器130的操作的数据。控制器130可响应于来自主机102的请求控制存储器装置150执行读取操作、写入操作、编程操作和擦除操作。控制器130可将从存储器装置150读取的数据输出给主机102并可将从主机102提供的数据存储到存储器装置150中。控制器存储器144可存储控制器130和存储器装置150执行这些操作所需的数据。
控制器存储器144可通过易失性存储器来实施。例如，控制器存储器144可通过静态随机存取存储器(SRAM)或动态随机存取存储器(DRAM)来实施。控制器存储器144可设置在控制器130内部或外部。图1示出了设置在控制器130内的控制器存储器144的实施例。在另一实施例中，控制器存储器144可通过具有在控制器存储器144和控制器130之间传输数据的存储器接口的外部易失性存储器来实施。
控制器处理器134可控制存储器系统110的全部操作。控制器处理器134可使用固件来控制存储器系统110的全部操作。固件可被称为闪存转换层(FTL)。而且，控制器处理器134可被实现为微处理器或中央处理单元(CPU)。
作为示例而非限制，控制器130可通过控制器处理器134在存储器装置150中执行主机102请求的操作。换言之，控制器130可执行与从主机102接收的命令相对应的命令操作。此处，控制器130可执行作为与从主机102接收的命令相对应的命令操作的前台操作。作为示例而非限制，控制器130可执行下列操作中的至少一个操作：对应于写入命令的编程操作、对应于读取命令的读取操作、对应于擦除命令的擦除操作以及对应于作为设置命令的设置参数命令或设置特征命令的参数设置操作。
而且，控制器130可通过控制器处理器134对存储器装置150执行后台操作。此处，对存储器装置150执行的后台操作可包括垃圾收集(GC)操作、损耗均衡(WL)操作、映射刷新操作、坏块管理操作等。垃圾收集是一种用于将存储在存储器装置150的存储块152至156之中的一些存储块中的数据复制到其它存储块并进行处理的操作。损耗均衡(WL)操作是一种用于在存储块152至156之间或在存储块152至156的数据之间执行交换的操作。映射刷新操作用于将存储在控制器130中的映射数据存储在存储块152至156中。坏块管理操作用于管理存储器装置150的坏块，例如检测和处理存储块152至156中的坏块。
控制器130的处理器134可包括用于执行存储器装置150的坏块管理操作的管理单元(未示出)。管理单元可执行坏块管理操作，其用于检查被包括在存储器装置150中的多个存储块152至156中在编程操作期间由于例如NAND闪速存储器的存储器装置的特性发生编程失败的坏块。管理单元可将坏块的编程失败数据写入到新的存储块。在具有3D堆叠结构的存储器装置150中，坏块管理操作可能降低存储器装置150的使用效率和存储器系统110的可靠性。因此，需要更可靠地执行坏块管理操作。在下文中，参照图2至图4详细描述根据本发明的实施例的存储器系统的存储器装置。
图2是示出存储器装置150的示意图。图3是示出存储器装置150中的存储块的存储器单元阵列的示例性配置的电路图。图4是示出存储器装置150的示例性3D结构的示意图。
参照图2，存储器装置150可包括多个存储块0至N-1，例如存储块0BLOCK0(210)、存储块1BLOCK1(220)、存储块2BLOCK2(230)和存储块N-1BLOCKN-1(240)。存储块0至N-1中的每一个可包括多个页面，例如2M个页面，页面的数量可根据电路设计而变化。例如，存储块中的每一个可包括M个页面而非2M个页面。页面中的每一个可包括联接到多个字线WL的多个存储器单元。
而且，多个存储块可包括存储1位数据的单层单元(SLC)存储块和/或存储2位数据的多层单元(MLC)存储块。此处，SLC存储块可包括由一个存储器单元中存储一位数据的存储器单元实现的多个页面。SLC存储块可具有快速数据操作性能和高耐久性。另一方面，MLC存储块可包括由一个存储器单元中存储多位数据，例如两位或更多位数据的存储器单元实现的多个页面。MLC存储块的数据存储空间可比SLC存储块的数据存储空间更大。换言之，MLC存储块可被高度集成。特别地，存储器装置150不仅可包括MLC存储块，而且还包括三层单元(TLC)存储块、四层单元(QLC)存储块和/或多层单元存储块等，其中MLC存储块中的每一个包括由能够在一个存储器单元中存储两位数据的存储器单元实现的多个页面，三层单元(TLC)存储块中的每一个包括由能够在一个存储器单元中存储三位数据的存储器单元实现的多个页面，四层单元(QLC)存储块中的每一个包括由能够在一个存储器单元中存储四位数据的存储器单元实现的多个页面，多层单元存储块中的每一个包括由能够在一个存储器单元中存储五位或更多位数据的存储器单元实现的多个页面。
虽然存储器装置150在本文中主要被描述为诸如闪速存储器，例如NAND闪速存储器的非易失性存储器，但存储器装置150也可被实现为下列中的一种存储器：相变随机存取存储器(PCRAM)、电阻式随机存取存储器(RRAM或ReRAM)、铁电随机存取存储器(FRAM)、自旋转移扭矩磁性随机存取存储器(STT-RAM或STT-MRAM)。
存储块0至N-1可通过编程操作而存储从主机102传输的数据，并且通过读取操作来将存储在其中的数据传输到主机102。
参照图3，可对应于存储器系统110的存储器装置150中的多个存储块152至156中的任何一个的存储块330可包括联接到多个相应位线BL0至BLm-1的多个单元串340。每列单元串340可包括一个或多个漏极选择晶体管DST和一个或多个接地选择晶体管GST。多个存储器单元MC0至MCn-1可串联地被联接在漏极选择晶体管DST和接地选择晶体管GST之间。在实施例中，存储器单元晶体管MC0至MCn-1中的每一个可通过能够存储多位数据信息的MLC来实施。单元串340中的每一个可被电联接到多个位线BL0至BLm-1中的对应位线。例如，如图3所示，第一单元串被联接到第一位线BL0，最后的单元串被联接到最后的位线BLm-1。
虽然图3示出了NAND闪速存储器单元，但是本发明不限于此。应注意的是，存储器单元可包括NOR闪速存储器单元，或包括组合在其中的两种或更多种存储器单元的混合闪速存储器单元。还应注意的是，存储器装置150可包括包含作为电荷存储层的导电浮栅的闪速存储器装置，或者包括作为电荷存储层的绝缘层的电荷撷取闪速(CTF)存储器装置。
存储器装置150可进一步包括提供字线电压的电压供应部310，字线电压包括根据操作模式供应至字线的编程电压、读取电压和通过电压。电压供应部310的电压生成操作可通过控制电路(未示出)来控制。在控制电路的控制下，如果可能需要，电压供应部310可选择存储器单元阵列的存储块(或扇区)中的至少一个、选择被选择的存储块的字线中的至少一个以及将字线电压提供给被选择的字线和未选择的字线。
存储器装置150可包括由控制电路控制的读取/写入电路320。在验证或正常读取操作期间，读取/写入电路320可用作读出放大器，其用于从存储器单元阵列读取数据。在编程操作期间，读取/写入电路320可用作写入驱动器，用于根据待被存储在存储器单元阵列中的数据，将供给电压或电流提供给位线。在编程操作期间，读取/写入电路320可从缓冲器(未示出)接收待被存储到存储器单元阵列中的数据，并根据接收的数据驱动位线。读取/写入电路320可包括分别对应于列(或位线)或列对(或位线对)的多个页面缓冲器322至326，并且页面缓冲器322至326中的每一个可包括多个锁存器(未示出)。
存储器装置150可通过2D或3D存储器装置来实施。特别地，如图4所示，存储器装置150可通过具有3D堆叠结构的非易失性存储器装置来实施。具有3D结构，存储器装置150可包括多个存储块BLK0至BLKN-1。此处，图4是示出图1所示的存储器装置150的存储块152至156的框图。存储块152至156中的每一个可以3D结构(或垂直结构)来实现。例如，存储块152至156可包括具有在例如x轴方向、y轴方向和z轴方向的第一至第三正交方向上延伸的尺寸的结构。
存储器装置150中的每个存储块330可包括在第二方向上延伸的多个NAND串NS以及在第一方向和第三方向上延伸的多个NAND串NS。NAND串NS中的每一个可联接到位线BL、至少一个源极选择线SSL(未示出)、至少一个接地选择线GSL、多个字线WL、至少一个虚拟字线DWL以及共源线CSL。NAND串NS中的每一个可包括多个晶体管结构TS。
简而言之，存储器装置150的存储块152至156之中的每个存储块330可联接到多个位线BL、多个串选择线SSL、多个接地选择线GSL、多个字线WL、多个虚拟字线DWL以及多个共源线CSL。每个存储块330可包括多个NAND串NS。而且，在每个存储块330中，单个位线BL可联接到多个NAND串NS，每个NAND串包括多个晶体管。而且，每个NAND串NS的串选择晶体管SST可联接到对应的位线BL，而每个NAND串NS的接地选择晶体管GST可联接到共源线CSL。此处，存储器单元MC可被布置在每个NAND串NS的串选择晶体管SST和接地选择晶体管GST之间。换言之，多个存储器单元可被包括在存储器装置150的每个存储块330中。
参照图5至图10D描述根据本发明的实施例的存储器系统110的操作。
因为通过电压被施加到在读取操作期间未被选择的字线，所以在其阈值电压会受到通过电压的影响的相邻存储器单元中可能发生干扰现象。简而言之，在编程操作结束后，随着时间的推移，编程单元的阈值电压会变化，从而可能导致后续读取操作出错。当错误位的数量增加时，即使执行了错误校正解码，错误也不会被校正，并且可能发生读取失败。
在即使通过错误校正解码操作也不可能校正错误之前，将存储块的数据写入到新存储块以防止由于重复读取操作而发生读取失败的操作可被称为读取回收操作。
例如，当对预定存储块执行超过预定次数的读取操作时，可认为可能发生读取失败并且可对预定存储块执行读取回收操作。
图5是描述根据本发明的实施例的根据读取命令的操作的流程图。
在步骤S502中，当控制器130从主机102接收到读取命令时，可对存储块330执行读取操作。在步骤S504中，控制器130可将存储块330的块访问计数器增加“1”。在步骤S506中，控制器130可确定块访问计数器是否超过预定或设置的阈值。在步骤S508中，当块访问计数器超过预定的阈值(在步骤S506中为“Y”)时，控制器130可执行读取回收操作。当块访问计数器未超过预定的阈值(在步骤S506中为“N”)时，控制器130可不执行读取回收操作，而是结束根据读取命令的操作。
图6示出了图2所示的存储器装置中的超级块的示例性结构。
超级块可以是由定位在不同平面上的物理块形成的逻辑块。因为超级块的物理块中的每一个存在于不同的平面上，所以具有可同时访问物理块的优点。
参照图6，超级块1至N可以是由存在于四个平面上的物理块形成的逻辑块。例如，超级块1可包括作为物理块的块11、块12、块13和块14。
当存储器系统110将存储块330作为超级块进行管理时，可基于超级块来执行读取回收操作。
图7是描述根据本发明的实施例的当基于超级块来管理存储器装置150时根据读取命令的操作的流程图。
在步骤S702中，控制器130可响应于读取命令来执行超级块读取操作。在步骤S704中，控制器130可将超级块访问计数器增加“1”。在步骤S706中，控制器130可确定超级块访问计数器是否超过预定或设置的阈值。当超级块访问计数器超过预定的阈值(在步骤S706中为“Y”)时，控制器130可对超级块执行读取回收操作。当超级块访问计数器未超过预定的阈值(在步骤S708中为“N”)时，控制器130可不执行读取回收操作，而是结束根据读取命令的操作。
当基于对特定超级块执行读取操作的次数的计数来执行读取回收操作时，可能会不必要地频繁执行这种读取回收操作。这是因为超级块访问计数器不能准确地反映单个超级块中的多个物理块中的每一个被访问的次数。
例如，当对超级块1执行读取操作的次数约为100时，块11、块12、块13和块14中的每一个中的读取计数可以是25。在这种情况下，虽然物理块中的每一个的读取计数不足以执行读取回收操作(25可能小于阈值)，但是如果确定超级块的读取计数较高(100可能超过阈值)，则会不必要地执行读取回收操作，从而降低了存储器系统110的性能。
本发明的实施例可提供一种用于通过将对一个超级块中的物理块中的每一个执行读取操作的次数反映在超级块访问计数器中并因此减少不必要读取回收操作来增加存储器系统110的性能的方法。
图8示出了根据本发明的实施例的控制器130。
控制器130可进一步包括超级块访问计数器610和物理块访问计数器630。超级块访问计数器610和物理块访问计数器630可在处理器134的控制下操作。超级块访问计数器610可管理对超级块执行读取操作的次数以开始读取回收操作。物理块访问计数器630可将对物理块中的每一个执行读取操作的实际次数反映在超级块访问计数器610中。
超级块访问计数器610和物理块访问计数器630可被包括在图1的控制器130的存储器144中。在另一示例中，超级块访问计数器610和物理块访问计数器630可与其它组成元件分开。
图9示出了根据本发明的实施例的图8的存储器系统中的超级块访问计数器610的操作和物理块访问计数器630的操作。
物理块访问计数器630可管理最近访问的超级块中的物理块中的每一个的读取计数。例如，如果超级块由物理块形成，其中物理块中的每一个位于四个平面中的一个上，则物理块访问计数器630可包括阵列结构的高速缓冲器910，其中该阵列结构具有每个超级块的地址作为索引。而且，物理块访问计数器630可包括阵列结构的高速缓冲器930，该阵列结构具有包括在最近访问的超级块中的物理块中的每一个的地址作为索引。物理块访问计数器630可在访问超级块时对超级块中的物理块中的每一个执行读取操作的次数进行计数。当发生预定事件时，超级块访问计数器610可将超级块访问计数器高速缓冲器910更新为针对各个物理块的物理块读取频率数之中的执行读取操作的最大次数，称为最大物理块读取频率数，作为对超级块执行读取操作的次数，称为超级块读取频率数。更新可表示将最大物理块读取频率数添加到存储在超级块访问计数器高速缓冲器910中的超级块读取频率数。
图10A至图10D示出了根据本发明的实施例的超级块读取计数器的更新方法。
参照图10A，在单独访问超级块的同时，物理块访问计数器630可在物理块访问计数器高速缓冲器930中对块11、12、13和14中的每一个执行读取操作的次数进行计数。
图10B示出了控制器130在完成对超级块1的访问之后访问超级块3的情况。物理块访问计数器高速缓冲器930可被初始化以对超级块3的块31、32、33和34中的每一个执行读取操作的次数进行计数。超级块访问计数器610可利用在物理块访问计数器高速缓冲器930中计数的各个块11、12、13和14的物理块读取频率数之中的最大物理块读取频率数(即“40”)更新超级块访问计数器高速缓冲器910，作为对超级块1执行读取操作的次数，称为超级块1的超级块读取频率数。
图10C示出了控制器130在完成对超级块3的访问之后再次访问超级块1的情况。在访问超级块1的同时，物理块访问计数器高速缓冲器930可再次被初始化，然后物理块访问计数器630可在物理块访问计数器高速缓冲器930中对块11、块12、块13和块14中的每一个执行读取操作的次数进行计数。
图10D示出了控制器130在完成对超级块1的访问之后访问超级块2的情况。当访问超级块2时，控制器130可利用对各个物理块执行读取操作的次数之中并在物理块访问计数器高速缓冲器930计数的最大物理块读取频率数(其为“35”)来更新超级块访问计数器高速缓冲器910，作为超级块1的超级块读取频率数。例如，图10D中存储在超级块访问计数器高速缓冲器910中的对超级块1执行读取操作的次数为“75”。
在图10A至图10D的情况下，对块11、块12、块13和块14执行读取操作的总次数分别为45、45、50和60。根据现有技术，超级块1的超级块访问计数为200。
然而，根据本发明的实施例，超级块1的超级块访问计数为75。因此，根据本发明的实施例，因为没有不必要地频繁地执行读取回收操作，所以可提高存储器系统110的性能。
根据本发明的实施例，当存储在物理块访问计数器高速缓冲器930中的物理块的物理块读取频率数中的一个超过预定或设置的阈值时，超级块访问计数器610可利用这些数之中的最大物理块读取频率数来更新超级块访问计数器高速缓冲器910，作为针对特定超级块的超级块读取频率数。预定的阈值可以是物理块访问计数器高速缓冲器930中分配给物理块的值中的最大值。例如，如果分配给物理块中的每一个的位数是N(即，N位)，则当对物理块执行读取操作的次数被计数到2N-1时，超级块访问计数器610可执行更新操作。预定的阈值可以是小于最大值的值。当超级块访问计数器610执行更新操作时，物理块访问计数器630可初始化物理块访问计数器高速缓冲器930。
因为读取回收操作是在前台操作的后台执行，因此可在对超级块执行读取回收操作的同时对超级块执行前台操作。如果在执行读取回收操作的同时继续对超级块执行读取操作，则会加速干扰现象。因此，可能必须快速执行读取回收操作。
根据本发明的实施例，当对特定超级块执行读取回收操作时，超级块访问计数器610可利用存储在物理块访问计数器中的对特定超级块中的各个物理块的物理块读取频率数之中的最大物理块读取频率数来更新超级块访问计数器高速缓冲器910，作为对特定超级块的超级块读取频率数。物理块访问计数器630可初始化物理块访问计数器高速缓冲器930。
存储器系统110可执行将控制器130的操作状态存储在存储器装置150中的检验点操作。当存储器系统110中发生失败时，存储器系统110不会从起点而是从最近记录的检验点恢复操作。
根据本发明的实施例，当执行检验点操作的次数超过预定或设置的阈值时，超级块访问计数器610可利用存储在物理块访问计数器缓存930中的这些数之中的最大物理块读取频率数来更新超级块访问计数器高速缓冲器910，作为对特定超级块的超级块读取频率数。此处，物理块访问计数器630可初始化物理块访问计数器高速缓冲器930。
根据本发明的实施例，每当在存储器系统110中执行读取操作达到预定次数时，超级块访问计数器610可利用存储在物理块访问计数器缓存930中的这些数字之中的最大物理块读取频率数来更新超级块访问计数器高速缓冲器910，作为超级块读取频率数。物理块访问计数器630可初始化物理块访问计数器高速缓冲器930。
如上参照图10A至图10D所述，如果使用物理块访问计数器630对超级块中的物理块执行读取操作的次数进行计数，并且根据本发明的实施例发生预定事件，使用超级块访问计数器610对这些数之中的最大物理块读取频率数进行计数，则可以防止不必要地频繁地执行读取回收操作，从而提高存储器系统110的性能。
根据本发明的实施例，提供了一种减少存储器系统中不必要的读取回收的存储器系统的操作方法以及存储器系统。
虽然已经针对具体实施例描述了本发明，但是对于本领域技术人员根据本公开显而易见的是，在不脱离如所附权利要求所限定的本发明的精神和范围的情况下，可进行各种改变和修改。

Claims (15)

1.一种存储器系统的操作方法，所述存储器系统具有超级块，所述超级块包括多个物理块，每个物理块与表示对应物理块被访问的次数的访问频率数相关联，所述方法包括：
将所述多个物理块的访问频率数之中的最大访问频率数更新为所述超级块被访问的次数，所述超级块被访问的次数被称为超级块访问频率数；以及
基于所述超级块访问频率数对所述超级块执行读取回收操作。
2.根据权利要求1所述的方法，其中当完成访问所述超级块时，执行更新所述最大访问频率数。
3.根据权利要求1所述的方法，其中当物理块访问计数器的读取计数超过设定值时，执行更新所述最大访问频率数。
4.根据权利要求1所述的方法，其中当执行所述读取回收操作时，执行更新所述最大访问频率数。
5.根据权利要求1所述的方法，其中当检验点频率数超过阈值时，执行更新所述最大访问频率数。
6.根据权利要求1所述的方法，其中当被称为存储器系统访问频率数的所述存储器系统被访问的次数超过设定频率数时，执行更新所述最大访问频率数。
7.根据权利要求1所述的方法，其中在更新所述最大访问频率数时，
将所述最大访问频率数添加到所述超级块访问频率数。
8.一种存储器系统，其包括：
存储器装置，其适于存储数据，所述存储器装置具有超级块，所述超级块包括多个物理块，每个物理块与表示对应物理块被访问的次数的访问频率数相关联；以及
控制器，其适于控制所述存储器装置，
其中所述控制器将所述多个物理块的访问频率数之中的最大访问频率数更新为所述超级块被访问的次数，所述超级块被访问的次数被称为超级块访问频率数；并且基于所述超级块访问频率数对所述超级块执行读取回收操作。
9.根据权利要求8所述的存储器系统，其中当完成访问所述超级块时，所述控制器执行更新所述最大访问频率数。
10.根据权利要求8所述的存储器系统，其中当物理块访问计数器的读取计数超过设定值时，所述控制器执行更新所述最大访问频率数。
11.根据权利要求8所述的存储器系统，其中当执行所述读取回收操作时，所述控制器执行更新所述最大访问频率数。
12.根据权利要求8所述的存储器系统，其中当检验点频率数超过阈值时，所述控制器执行更新所述最大访问频率数。
13.根据权利要求8所述的存储器系统，其中当被称为存储器系统访问频率数的存储器系统被访问的次数超过设定频率数时，所述控制器执行更新所述最大访问频率数。
14.根据权利要求8所述的存储器系统，其中在更新所述最大访问频率数时，
所述控制器将所述最大访问频率数添加到所述超级块访问频率数。
15.一种存储器系统，其包括：
存储器装置，其包括至少一个超级块，每个超级块包括多个物理块，每个物理块与表示对应物理块被访问的次数的访问频率数相关联；以及
控制器，其与所述存储器装置电联接，
其中所述控制器被配置成确定所述超级块中的多个物理块的访问频率数中最大的一个，将最大的访问频率数指定为超级块访问频率数，并且根据所述超级块访问频率数对所述超级块执行读取回收操作。
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