CN109891355A - 用于总线上的动态时钟频率控制的方法、设备和系统 - Google Patents

用于总线上的动态时钟频率控制的方法、设备和系统 Download PDF

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Abstract

在一个实施例中，一种设备包括生成用于在互连上传输的时钟信号的时钟控制电路。所述时钟控制电路可以被配置为接收多个装置中的要被访问的下一装置的指示，以及至少部分地基于与所述下一装置的通信的指示动态地更新控制信号，从而使所传输的时钟信号能够在固定时钟频率和扩频时钟频率之间动态切换。还描述了其他实施例并要求对其予以保护。

Description

用于总线上的动态时钟频率控制的方法、设备和系统
技术领域
实施例涉及针对总线结构的干扰缓解的优化。
背景技术
很多不同类型的已知总线和其他接口用于使用很宽范围的各种互连拓扑结构连接不同的部件。例如，片上总线用于耦接诸如处理器或者片上系统等的给定集成电路(IC)的不同片上部件。外部总线可以用于通过诸如主板的电路板上的互连迹线、导线等耦接给定计算系统的不同部件。
一种最近的接口技术是根据I3C技术规范的I3C总线，预计可由移动工业处理器接口(MIPI)联盟TM(www.mipi.org)使其变得可用。这种接口预计用于将诸如内部或者外部传感器等的装置经由主机控制器或者输入/输出控制器串行连接至主机处理器、应用处理器或者独立装置。
由于这一总线上的时钟信号传送和其他通信的原因可能出现的一个问题在于电磁干扰以及与系统的部件的干扰。更具体而言，电磁干扰(EMI)是由作为信号传输的结果发射的能量导致的。继而，可能由按照给定时钟频率以及这一频率的多个谐波发射能量的周期性信号(例如，时钟信号)的能量引起射频干扰(RFI)，其可能导致与一个或多个RF电路(例如，平台的一个或多个无线电)的干扰。对EMI的一种解决方案是使用扩频时钟(SSC)，从而使时钟信号在中心频率周围的小范围内的变化频率上生成。尽管这改善了EMI，但是其可能引起不希望出现的RFI的提高，这将导致对无线电性能的潜在损害。在很多平台中，系统设计者面临着过多的权衡，因而不能优化EMI或RFI，至少在不通过添加高成本电缆/屏蔽手段而提高系统成本和部件数量的情况下如此。
附图说明
图1是根据本发明的实施例的系统的方框图。
图2是根据本发明的实施例的方法的流程图。
图3是根据本发明的另一实施例的方法的流程图。
图4示出了互连一组部件的点到点链路所构成的组织(fabric)的实施例。
图5描绘了根据实施例的SoC设计的实施例。
图6是根据本发明的实施例的系统的方框图。
图7是根据本发明的实施例的IoT网络的方框图。
具体实施方式
在各种实施例中，提供了缓解电磁干扰(EMI)和射频干扰(RFI)两者的影响的技术，所述两种干扰是由沿总线结构(例如，多点分支总线)的时钟信号传送引起的。示例性总线可以包括多点分支总线，例如，根据即将到来的I3C技术规范的总线，但是本发明的范围不受此方面的限制。
为了实现本文的优化技术，诸如主机控制器、总线主控器和/或主要主控器的主控器(master)可以提供一个或多个时钟信号的扩频时钟(SSC)和固定频率时钟之间的动态控制。更具体而言，该主机控制器可以包括或者可以设有有关耦接至总线的不同装置的时钟策略信息，使得贯穿操作的动态时钟控制可以至少部分地基于主机控制器当前正与之通信的给定装置的时钟策略而发生。应当理解，在很多情况下，这种动态控制可以是基于每一装置且在与该装置发生通信之时实施的，而在其他情况下可以基于多个装置的时钟策略来实现动态时钟控制，以实现对EMI和/或RFI的适当缓解。实施例适用于内部总线和外部总线，例如，外部连接器。
SSC是一种调制技术，在所述技术中通过(例如)根据预定的一组不同周期值改变时钟信号的输出周期而以略微变化的频率输出时钟信号。这一时钟控制降低了信号的最大能量，但是其代价是提高了更宽带宽范围内的能量的量。换言之，SSC操作可以改善EMI噪声(通过降低信号幅度)，从而将所述能量扩展到更大的带宽范围内，但是这样做可能对RFI造成负面影响。实施例可以用于动态并且灵活地控制时钟操作，使之遵循固定时钟控制和SSC控制的任一者以及/或者两者的结合。通过这种方式，可以通过如本文所述动态地控制时钟操作而避免“不全则无”的配置。
注意，本文描述的EMI/RFI缓解技术可以是至少部分地基于在包括本文描述的总线的平台的设计活动期间确定的时钟策略信息实现的。更具体而言，所述平台的设计可以包括假定在考虑了装置类型的情况下考虑装置在总线上的放置(两者均涉及给定装置与主机控制器之间的距离)以及适当选择要相互靠近放置的装置。例如，可能希望某些可以得益于SSC时钟的装置在设计期间被定位到相对于RF电路(例如，无线电等)的安全距离上，使得这样装置的SSC时钟的影响使进入RF电路的RFI最小化。
还是在设计活动期间，可以针对每一装置确立给定时钟策略，并将其存储为将在操作期间由所述平台使用的配置信息的部分。作为不同的示例，这种配置信息可以被实施到平台固件内、主机控制器固件内或者可在平台操作期间访问的另一非易失性存储器当中的存储器内。
在实施例中，多点分支总线上的主机控制器(例如，总线主控器)可以被配置为在操作期间按照动态方式，例如，响应于接收到给定装置准备好与主机控制器通信的指示而访问这一时钟配置信息。这一主机控制器可以至少部分地基于其访问这样的配置信息，并且使所述主机控制器的时钟控制电路根据给定装置的时钟策略生成时钟信号。在本文描述的实施例中，这样的控制可以是选择固定时钟频率或者扩频时钟频率。
此外，如本文所述，额外的平台元件可以与主机控制器通信，从而使主机控制器如本文所述动态地切换时钟控制操作。例如，一种示例性平台是物联网(IoT)网络，在所述网络中，多个装置可以经由总线以及无线地通信。作为一个示例，考虑IoT电器网络，例如，电冰箱或者其他包括多个传感器从而与传感器集线器或其他控制器通信的电器。这些传感器可以通过一条或多条多点分支总线耦接至传感器控制器。此外，所述传感器中的至少一些可以是无线发射和/或接收信息的无线传感器。此外，所述IoT电器网络可以进一步包括一个或多个其他无线电装置，从而以无线方式实现(例如)状态信息、故障信息等的无线电传输。出于这一目的，这样的IoT网络的主机处理器可以在确定给定无线电装置将要传输时将这件事指示给主机控制器，从而使主机控制器能够动态地以固定时钟频率控制时钟，从而降低RFI。注意，即使在传感器或者经由所述总线通信的其他装置总是处于连接状态，并且无线电装置可能只是偶尔连接的情况下，这样的操作可能发生在这种类型的系统当中。当然，在其他情况下，主机处理器可以向主机控制器发送控制信息，从而避免在这样的有限持续时长无线电通信期间在总线上进行任何通信。
然而，更典型地，实施例可以用到这样的系统当中，即，耦接至总线的两装置以及一个或多个无线电装置(可以耦接至总线，也可以不耦接至总线)可以大致连续地工作，使得本文的控制技术可以贯穿系统的全部操作使用，从而根据本文描述的时钟控制策略实现动态时钟控制。
现在参考图1，其示出了根据本发明的实施例的系统的方框图。如图1所示，系统100的部分包括经由多点分支总线130耦接至多个装置140A-140C的主机控制器110。各装置140(本文又称为“从装置”)可以具有不同的操作特性，而且可以具有不同的被添加到总线130上以及从总线130上去除的能力。所连接的/激活的装置140的不同组合可能影响对EMI和/或RFI的敏感度。如本文将描述的，至少在某些操作阶段内，主机控制器110可以被配置成总线主控器。注意，总线130被实施为双线总线，其中，单条串行线形成数据互连，另一单条串行线形成时钟互连。因此，可以按照(例如)双向方式发生数据和时钟通信。
主机控制器110可以被配置为控制数据和时钟信号完整性，以及在所有装置都关闭时使用(例如)内部电流源保持总线。在一些情况下，主机控制器110可以是用于低复杂性总线或者其他多点分支总线(例如，根据I2C或I3C技术规范的)的相对简单的主机控制器。在特定实施例中，也可以存在其他多点分支接口，例如，串行外围接口和/或Microwire。
在高层次上，主机控制器110被配置为基于连接至总线130的装置140以及总线的环境动态控制时钟策略。主机控制器140被配置为使用SSC策略，并且根据取决于哪一装置正被写入(或者读取)的时钟策略采用SSC控制或者不采用SSC控制对总线130上的时钟进行动态驱动。由于SSC的宽带性质的原因，敏感的无线电装置(其可以按照窄带频率工作)可能被SSC带来的宽带噪声所影响，这可能导致此类装置当中的信噪比(SNR)的下降，并因而限制灵敏度。因此，实施例可以动态地控制时钟操作，从而在各种情况下禁用SSC。例如，在固定时钟频率控制没有引起不希望出现的EMI影响时，时钟策略可以禁用SSC，例如，在与作为RF电路或者紧密靠近RF电路的装置通信之前。
可以在引导期间定义系统策略，并由主机控制器110对系统策略加以控制。在与装置140进行任何通信之前，主机控制器可以确保无短时脉冲波干扰(glitch-free)时钟信号可用。在实施例中，可以通过一个或多个时钟源和复用器实现SSC时钟，以确保无短时脉冲波干扰操作，使得此处不会对与装置140的通信产生定时影响，尤其是当主机控制器110意识到何时开始与给定装置的通信之时。在其他情况下，可以通过数字实施方式实现时钟控制切换。在实施例中，可以按照低于或者等于给定通信协议的最大频率的频率来执行SSC时钟操作，因而不存在系统定时影响。
注意，主机控制器110生成时钟信号，并且装置140可以利用来自主机控制器110的时钟调制，使得从装置140发送的数据也可以根据SSC。在实施例中，SSC控制的参数可以包括：调制频率(例如，32千赫(KHz))；调制轮廓(例如，三角形)和扩展百分比(例如，-0.5％)，当然其他参数也是可能的。
在图1所示的高层次上，假设存在不同类型的装置140。装置140A-C具有不同物理参数、电性能以及有可能利用SSC的不同原因。具体地，装置140A可以总是被通电，并且呈现为耦接至总线130。作为示例，装置140A可以是给定类型的传感器，例如，加速度计或者可以结合到给定系统(例如，智能电话或者其他移动平台)当中的其他传感器。出于本文的讨论的目的，假设装置140A作为主机控制器110的从装置工作。就时钟考虑而言，注意装置140A相对靠近主机控制器110，因而具有短迹线。此外，假设装置140A以相对较低的摆率(例如，缓慢的边沿速率)工作。在实施例中，用于考虑装置是否具有缓慢边沿速率的阈值水平可以是大约1伏每纳秒(V/ns)。继而可以采用大约2V/ns的阈值确定快的边沿速率装置。假定装置140A相对靠近并且具有相对较慢的边沿速率，那么在实施例中，用于这一装置的时钟策略可以提供固定时钟频率。
第二装置140B可以在将激活时通电。作为示例，假设装置140B是另一种类型的传感器，例如，相机装置。在这样的示例中，可以仅当系统的相机功能被激活时装置140B通电。就时钟考虑而言，注意装置140B离主机控制器110较远。此外，假设装置140B以相对较高的摆率(例如，快边沿速率)工作。进一步就装置140B而言，假设该装置所处位置相对地密切靠近敏感的RF电路部件，例如，RF天线。在实施例中，鉴于有可能对这一部件造成RFI，因而也可以将装置140B的时钟策略设定为固定时钟频率，尽管该装置具有相对较快的边沿速率。
接下来，装置140C可以在被耦接至总线130时通电。在一种情况下，装置140C可以是能够经由热插或者热拔操作而物理添加/去除的从装置。作为示例，装置140C可以是电缆、卡或者通过(例如)电缆、外部连接等耦接至总线130的外部外围装置。在其他情况下，装置140C可以经由箱内电缆耦接。这里，可能是所述长距离使得该装置有可能在箱内拾取了时钟噪声以及发生辐射(引起了更高的EMI)。此外，就第三装置140C而言，假设没有敏感的RF电路(例如，天线或者以其他方式与装置140C密切关联)或其至总线130的路由。因此，装置140C的时钟策略可以为该装置提供扩频时钟频率。
在图1的具体实施方式当中，还要注意一个或多个无线电装置和/或天线150(统称为“无线电装置”)的存在。可以看出，在假定此类无线电装置150相对于总线130的时钟线的位置或接近度以及相对于装置140A-140C的相应距离的情况下，可以在确定各装置的时钟策略时考虑这些装置/总线与无线电装置之间的耦合强度的给定指示。可以看出，总线130和第三装置140C符合与无线电装置的弱耦合或长距离(因而在图1中被示为弱“W”耦合)，因而能够以扩频时钟策略控制第三装置140C。接下来，鉴于装置140A、140B的接近性，装置140A、140B可以强耦合至无线电装置150(因而在图1中被示为强“S”耦合)，因而采用固定频率时钟策略控制装置140A、140B。
如图1所示，主机控制器110包括处理电路112。应当理解，可以提供很多不同类型的主机控制器。作为示例，主机控制器110可以是多核处理器或其他片上系统(SoC)的接口电路、应用处理器等。在其他情况下，主机控制器110可以是用于总线130的单独主机控制器。当然，其他实施方式也是可能的。在不同实施方式中，处理电路112可以表示特定装置的一个或多个核或其他硬件处理逻辑，或者处理电路112可以简单地是充当用于主机控制器110的发射器和接收器的接口电路的部分。接下来，处理电路112耦接至向总线130上驱动数据的驱动器113以及经由总线130的数据线接收输入数据的接收器114。
出于该目的，为了实现数据的驱动和接收，第一电流源I1在主机控制器110的迹线处耦接至总线130。电流源I1可以耦接至给定源电压以作为开漏连接。在实施例中，电流源I1可以被实施为可控制电阻(例如，并联的一组电阻器)，所述可控电阻是可按照受控方式加以选择的，例如，经由诸如金属氧化物半导体场效应晶体管(MOSFET)的开关。因而，给定可编程电阻可以耦接于电压轨和(例如)驱动器113之间。在一个实施例中，驱动器113可以被实施为包括MOSFET，所述MOSFET的栅极由主机控制器110内的内部逻辑驱动，以控制输出电压，其漏极耦接至总线130，源极耦接至地(在图1中为了便于举例说明未示出这一连接的细节)。
主机控制器110进一步包括时钟控制电路115，以经由对应的驱动器116和接收器117向总线130的时钟线提供时钟信号(和/或在某些总线的实施方式当中接收时钟信号)。接下来，另一电流源I2可以被类似地配置为实现对总线130的时钟线的可编程参数控制。在各种实施例中，时钟控制电路115可以被配置为如本文所述执行动态时钟控制。例如，时钟控制电路115可以访问时钟配置表格120，所述时钟配置表格在实施例中是用以存储将耦接至总线130的多个装置的时钟策略的非易失性存储器，如本文所述。时钟控制电路115可以接收有关要访问的下一装置的信息(例如，从处理单元112)并至少部分地基于这一信息确定时钟控制参数。在实施例中，基于所接收到的下一装置信息的确定，时钟控制电路115可以访问时钟配置表格120中的一个或多个时钟控制策略条目，以识别出适当的时钟设置。在其他情况下，时钟控制电路115可以执行一种或多种算法，从而动态地计算优选时钟设置。在其他情况下，处理电路112可以基于对于其而言可用的信息(例如，其他系统条件或环境条件等)指示时钟控制电路115将时钟操作动态地控制成固定时钟频率和SSC频率中的给定的一个。应当理解，尽管是以图1的实施例中的这种高层次示出的，但是很多变化和替代都是可能的。
现在参考图2，其示出了根据本发明的实施例的方法的流程图。更具体而言，图2所示的方法200是根据实施例的用于对在多点分支总线上传输的时钟信号执行动态时钟控制的方法。在各种实施例中，方法200可以由硬件电路、软件和/或固件(或其组合)(例如，系统设计电路)执行。方法200可以在平台设计活动期间执行，从而实现对扩频时钟(SSC)策略的创建，以便将其用于在实际平台操作期间执行动态SSC控制。更具体而言，在实施例中，方法200可以在平台设计活动期间执行，以生成SSC策略，该策略可以被实施成表格，以存储有关耦接至总线或其他互连的一个或多个从装置的信息以及此类装置的用以使EFI和RFI缓解之间权衡效果最大化的最佳时钟控制参数。
如图所示，方法200开始于生成将耦接至总线或其他互连的从装置的优选EMI/RFI配置信息(块210)。更具体而言，这一优选EMI/RFI配置信息可以至少部分地基于与装置及其操作特性相关联的信息。例如，在实施例中，可以考虑位置信息，其中，这一位置信息可以指示从装置相对于主机控制器的相对位置(例如，这两个装置之间的总线距离)。此外，还可以考虑与装置的边沿速率有关的边沿速度信息以及电压摆幅信息。
注意，这一信息中的至少一些可以基于从数据手册获得的信息或者有关装置的其他技术规范信息，或者可以至少部分地基于装置的测试。而且，所述位置信息可以基于平台设计规划以及给定从装置相对于主机控制器的放置位置的确定。在实施例中，系统设计者识别将耦接至多点分支总线以及可能的加置卡/Walk-up端口的所有装置的EMI和RFI敏感度。所述策略可以是通过分析总线流量或者通过分析系统内的实际无线电性能而定义的。可以由全部的该信息确立每一装置的优选EMI/RFI配置信息。作为示例，在装置对RFI不太敏感的情况下，优选配置可以是SSC。相反，在RFI考虑压倒EMI考虑的情况下，可以选择固定时钟信号控制。
仍然参考图2，控制接下来进行至块220，在该块中可以识别出最佳扩频时钟策略，以实施基于这一优选配置信息对每一从装置的访问。在实施例中，给定装置的所述最佳SSC策略可以被设置为“SSC ON”策略，以指示在这一装置受到访问时时钟控制将具有变化SSC频率，或者该策略可以被设置为“SSC OFF”策略，以指示在这一装置受到访问时时钟控制将具有固定频率时钟。注意，在一些实施例中，可以为每一装置提供单一最佳SSC策略，该策略将与装置的读出操作和写入操作两者结合使用。在其他情况下，有可能相对于给定装置为读和写提供不同的SSC策略。可以将这一对不同装置的最佳SSC策略的识别存储到表格当中，从而能够将其提供为(例如)平台的固件(和/或主机控制器的固件)的部分。在其他情况下，可以将这些最佳SSC策略存储到其他适当位置上，例如，存储到与主机控制器相关联的存储器等当中。注意，就此而言，当这一最佳SSC策略被存储到给定平台存储器内时，配置活动结束，并且平台准备好进行常规操作，在所述操作当中可以执行对总线或其他互连的动态时钟控制，从而动态地控制EFI/RFI缓解。
在又一些情况下，这一存储器可以位于系统内的额外装置/控制器内，其具有这一处于更大系统内的特定板的更多知识，即，可能存在多个板，每一板具有一起作用的不同SSC策略。根据一个装置/板如何工作，可能使用不同的板(或者装置级)SSC策略。作为一个示例，汽车或者服务器机架可以包括具有错综复杂的发射的多个板。
在实施例中，假设汽车系统包括三个不同电路板，每一电路板具有被配置为执行如本文所述的动态时钟控制的总线。这些板之一可以包括主系统控制器，该控制器又可以向其他板(例如，不同媒体处理板)传输某一时钟控制策略，所述其他板因而相对于这一主机装置或主控装置充当从装置。在这样的情况下，所述从装置可以被配置为在这样的主机时钟控制策略与本地时钟控制策略发生冲突时默认采取主机提供的时钟控制策略。当然，可以设想其他安排，以调解可能接收自不同源的多个时钟控制策略。
现在参考图3，其示出了根据本发明的另一实施例的方法的流程图。更具体而言，图3所示的方法300是用于动态地控制时钟发生器的时钟控制策略的方法，所述时钟发生器为多点分支总线或其他互连生成时钟信号。在本文的实施例中，方法300可以由硬件电路、软件和/或固件的适当组合执行。在特定实施例中，方法300可以由主机控制器的时钟生成电路执行。
如图所示，方法300开始于采用具有初始时钟频率的时钟信号对主机控制器初始化(块310)。更具体而言，这一初始时钟频率可以是由所述SSC策略设定的。在一些情况下，这一初始SSC策略可以是用于预计最为活跃的从装置的给定SSC策略。在其他情况下，所述初始SSC策略可以是预定的默认策略(其在实施例中可以是SSC ON策略)，以确保EMI发射保持在可接受(例如，容限和/或合法)限度内。
此时应当理解，主机控制器和总线是激活的，并且可以发生正常系统操作。在这样操作期间，控制进行至菱形框320，其中，判断接下来要访问的从装置的SSC策略是否不同于当前SSC策略。如果是，那么控制进行至块330，其中，能够根据这一接下来要访问的装置的SSC策略使时钟信号在SSC ON和SSC OFF控制状态中的给定的一种和另一种之间动态切换。
之后，控制返回菱形块320，其中，方法300可以贯穿系统操作继续进行，即，做出有关下一装置与和当前激活SSC策略相同还是不同的SSC策略相关联的迭代判断。应当理解，尽管是以图3的实施例中的这种高层次示出的，但是很多变化和替代都是可能的。例如，在一些情况下，应当理解，可以在除了主机控制器与一个装置的通信和与另一装置的通信之间的过渡周期之外的不同时间处执行所述切换。例如，应当理解，在一些情况下，控制可以在与单个装置的通信期间动态切换，从而就该单个装置而言实现SSC ON操作和SSC OFF操作的混合。
因此，实施例提供了由主机控制器动态地基于实际的处于通信中的装置动态地优化总线的时钟配置的技术。因而，实施例为系统设计者提供了关于多点分支总线的灵活性，从而按照对EMI和RFI两者都予以动态缓解的方式优化时钟。此外，通过提供这种控制，可以降低设计约束。例如，可以降低有可能存在干扰的装置之间的间隔。此外，能够避免或者减少对昂贵的屏蔽件等的需求。此外，能够实现更少的设计约束，例如，通过禁用区域的最小化。实施例尤其可以适用于低功率计算装置，例如，智能手机或其他小型移动装置，从而在当更多从装置经由多点分支总线动态通信时降低EMI和/或RFI的同时实现降低的尺寸和降低的屏蔽成本。实施例还可以被实施到点到点总线内，从而根据系统其余部分的状态在SSC时钟控制和非SSC时钟控制之间动态改变。例如，对于某些通信而言，系统可以将敏感无线电设置为OFF，从而允许甚至针对单个从装置进行时钟切换。
实施例可以被实施到很宽范围的各种互连结构当中。参考图4，其示出了互连一组部件的点到点链路所构成的组织的实施例。系统400包括耦接至控制器集线器415的处理器405和系统存储器410。处理器405包括任何处理元件，例如，微处理器、主机处理器、嵌入式处理器、协处理器或其他处理器。处理器405通过前端总线(FSB)406耦接至控制器集线器415。在一个实施例中，FSB 406是串行点到点互连。在另一个实施例中，链路406包括符合不同互连标准的并行、串行、差分互连架构，并且其可以与一个或多个主机控制器耦接，以执行如本文所述的动态时钟控制。
系统存储器410包括任何存储装置，例如，随机存取存储器(RAM)、非易失性(NV)存储器或者可被系统400内的装置访问的其他存储器。系统存储器410通过存储器接口416耦接至控制器集线器415。存储器接口的示例包括双倍数据速率(DDR)存储器接口、双信道DDR存储器接口和动态RAM(DRAM)存储器接口。
在一个实施例中，控制器集线器415是PCIe互连体系中的根集线器、根复合体(root complex)或者根控制器。控制器集线器415的示例包括芯片组、存储控制器集线器(MCH)、北桥、互连控制器集线器(ICH)、南桥和根控制器/集线器。芯片组一词往往是指两个物理上的单独控制器集线器，即，耦接至互连控制器集线器(ICH)的存储控制器集线器(MCH)。注意，当前系统往往包括与处理器405集成的MCH，同时控制器415将按照下文描述的类似的方式与I/O装置通信。在一些实施例中，任选通过根复合体415支持对等路由。
这里，控制器集线器415通过串行链路419耦接至开关/桥420。输入/输出模块417和421(又可以被称为接口/端口417和421)包括/实施分层协议栈，以提供控制器集线器415和开关420之间的通信。在一个实施例中，多个装置能够耦接至开关420。
开关/桥420将分组/消息从装置425朝上游(即，朝根复合体向体系上端)路由至控制器集线器415，以及从处理器405或系统存储器410朝下游(即，离开根控制器朝体系下端)路由至装置425。在一个实施例中，开关420是指由多个虚拟的PCI至PCI桥装置构成的逻辑组件。装置425包括将耦接至电子系统的任何内部或外部装置或部件，例如，I/O装置、网络接口控制器(NIC)、插入卡、音频处理器、网络处理器、硬盘驱动器、存储装置、CD/DVD ROM、监视器、打印机、鼠标、键盘、路由器、便携式存储装置、火线装置、通用串行总线(USB)装置、扫描仪和其他输入/输出装置，并且所述装置可以(例如)经由I3C总线耦接。在PCIe专业词汇中，这样的装置往往被称为端点。尽管未具体示出，但是装置425可以包括PCIe到PCI/PCI-X桥，以支持旧式或者其他版本的PCI装置。PCIe中的端点装置往往被分类为旧式、PCIe或根复合体集成端点。
图形加速器430也通过串行链路432耦接至控制器集线器415。在一个实施例中，图形加速器430耦接至MCH，MCH耦接至ICH。之后，开关420耦接至ICH，相应地I/O装置425也耦接至ICH。I/O模块431和418也将实施分层协议栈，从而在图形加速器430和控制器集线器415之间通信。图形控制器或图形加速器430自身可以被集成到处理器405中。
接下来转至图5，其示出了根据实施例的SoC设计的实施例。作为具体的说明性示例，SoC 500可以被配置为插入到处于从便携式装置到服务器系统的范围内的任何类型的计算装置内。这里，SoC 500包括2个核，506和507。核506和507可以遵从指令集架构(例如，基于Architecture CoreTM的处理器、Advanced Micro Devices公司(AMD)处理器、基于MIPS的处理器、基于ARM的处理器设计)或其客户以及它们的执照持有者或采纳者。核506和507耦接至与总线接口单元509和L2高速缓存510相关联的高速缓存控制508，从而经由互连512与系统500的其他部分通信。
互连512提供与其他部件的通信信道，例如，所述其他部件为用户身份模块(SIM)530，从而与SIM卡对接；引导ROM 535，以保存由核506和507执行从而对SoC 500进行初始化和引导的引导代码；SDRAM控制器540，从而与外部存储器(例如，DRAM 560)对接；闪存控制器545，从而与非易失性存储器(例如，闪存565)对接；外围控制器550(例如，eSPI接口)，从而与外围设备对接；视频编解码器520和视频接口525，以显示和接收输入(例如，触摸启用的输入)；GPU 515，以执行图形相关计算；等等。这些互连/接口中的任何互连/接口可以结合本文描述的各个方面，包括动态时钟控制，以降低EMI和/或RFI，如本文所述。此外，所述系统还示出了用于通信的外围设备，例如，蓝牙模块570、3G调制解调器575、GPS 580以及Wi-Fi 585。所述系统当中还包括电源控制器555。
现在参考图6，其示出了根据本发明的实施例的系统的方框图。如图6所示，微处理器系统600包括经由点到点互连650耦接的第一处理器670和第二处理器680。如图6所示，处理器670和680中的每者可以是多核处理器，其包括代表性的第一和第二处理器核(即，处理器核674a和674b以及处理器核684a和684b)。
仍然参考图6，第一处理器670进一步包括存储控制器集线器(MCH)672以及点到点(P-P)接口676和678。类似地，第二处理器680包括MCH682以及P-P接口686和688。如图6所示，MCH 672和682将处理器耦接至相应的存储器，即存储器632和存储器634，所述存储器可以是本地附接至相应处理器的系统存储器(例如，DRAM)的部分。第一处理器670和第二处理器680可以分别经由P-P互连662和664耦接至芯片组690。如图6所示，芯片组690包括P-P接口694和698。
此外，芯片组690包括接口692，从而通过P-P互连639使芯片组690与高性能图形引擎638耦接。如图6所示，各种输入/输出(I/O)装置614连同总线桥618可以耦接至第一总线616，所述总线桥618将第一总线616耦接至第二总线620。在一个实施例中，可以有各种装置耦接至第二总线620，例如，包括键盘/鼠标622、通信装置626以及数据存储单元628，例如，硬盘驱动器或者其他可以包括代码630的大容量存储装置。此外，音频I/O 624可以耦接至第二总线620。图6所示的装置中的任何装置可以被配置为针对所述互连结构中的一者或多者执行动态时钟控制，如本文所述。
现在参考图7，其示出了根据本发明的实施例的IoT网络的方框图。如图7所示，IoT网络700可以处于智能电器(大体上示为705)的背景下。作为示例，智能电器705可以是家用电器，例如，电冰箱、洗衣机、烘干机、安全系统、家庭自动化系统连同很多其他此类示例。在图7所示的高层次上，智能电器705包括主机处理器730，其可以是主控主机处理器，例如，主机中央处理单元(CPU)，所述主控主机处理器又耦接至传感器控制器710，例如，传感器集线器。在一些实施例中，传感器控制器710可以与主机处理器730一起被实施到单个集成电路中。
在任何情况下，可以包括本文描述的主机控制器的传感器控制器710被配置为经由总线730与各传感器740A-740C通信。假设总线730为I3C或其他多点分支总线。使用本文描述的实施例，传感器控制器710可以至少部分地基于与激活的传感器740相关联的时钟控制策略动态并且灵活地控制总线730上的时钟信号传送。此外，传感器控制器710可以接收来自主机处理器730的有关无线通信(例如，由所包括的无线装置720A和720B实施的)的控制或状态信息。基于这样的信息，当RF装置720A、720B正在活跃地通信时，传感器控制器710可以动态地控制时钟(例如，根据固定时钟频率)，以降低RFI。
进一步如图7所示，智能电器705可以经由诸如Internet的网络750与一个或多个端点通信。例如，在家用电器或企业电器的背景下，状态和命令信息的传达可以经由服务器760、个人计算机770(例如，膝上型电脑)和/或智能电话780发生。在家庭背景下，膝上型电脑770和智能电话780可以是某一所有者的装置，所述装置可以用于向该所有者提供监测信息以及/或者经由网络750向智能电器705传输命令。继续这一示例，服务器760可以被配置为接收所监测到的警示，其中，服务器760可以与智能电器705内的设备的制造商或服务商相关联。应当理解，尽管是以图7的实施例中的这种高层次示出的，但是很多变化和替代都是可能的。
下面的示例涉及其他实施例。
在一个示例中，一种设备包括：耦接至互连的主机控制器，可以有多个装置耦接至所述互连。所述主机控制器可以包括：将第一信息驱动到所述互连上的第一驱动器；经由所述互连接收来自所述多个装置中的至少一个的第二信息的第一接收器；以及生成用于在所述互连上传输的时钟信号的时钟控制电路。接下来，所述时钟控制电路可以被配置为接收所述多个装置中的将要被访问的下一装置的指示，以及至少部分地基于所述下一装置的指示动态地更新控制信号，从而使所传输的时钟信号能够在固定时钟频率和扩频时钟频率之间动态切换。
在示例中，所述主机控制器至少部分地基于与所述下一装置相关联的时钟策略根据具有所述固定时钟频率的时钟信号与所述下一装置进行通信。
在示例中，所述时钟控制电路访问与所述下一装置相关联的时钟策略，并且基于所述时钟策略更新所述控制信号。
在示例中，所述时钟策略指示在所述主机控制器和所述下一装置之间的通信期间所述主机控制器将传输具有所述固定时钟频率的时钟信号还是传输具有扩频时钟频率的时钟信号。
在示例中，当所述主机控制器控制所述互连时，所述时钟控制电路使得所传输的时钟信号被动态切换。
在示例中，所述设备进一步包括用于存储时钟配置表格的存储器，所述时钟配置表格具有多个条目，每一条目与具有时钟策略的所述多个装置中的装置相关联。
在示例中，所述主机控制器包括处理电路，其用于响应于所述下一装置有信息要发送给所述主机控制器这一指示而向所述时钟控制电路提供所述下一装置的指示。
在示例中，所述时钟控制电路接收来自所述处理电路的时钟控制命令，并且基于所述时钟控制命令动态更新所述控制信号，从而实现具有固定时钟频率和扩频时钟频率中的选定的一者的时钟信号的传输。
在示例中，当所述主机控制器与所述多个装置中的第一装置进行通信且所述第一装置具有低于阈值速率的边沿速率时，所述时钟控制电路将传输具有所述固定时钟频率的时钟信号。
在示例中，当所述主机控制器与所述多个装置中的第二装置进行通信且所述第二装置与无线电装置的距离小于阈值距离时，所述时钟控制电路将传输具有所述固定时钟频率的时钟信号。
在示例中，当所述主机控制器与所述多个装置中的第三装置进行通信且所述第三装置经由电缆耦接至所述互连时，所述时钟控制电路将传输具有扩频时钟频率的时钟信号。
在示例中，所述时钟控制电路包括：输出具有所述固定时钟频率的时钟信号的第一时钟源；输出具有扩频时钟频率的时钟信号的第二时钟源；以及耦接至所述第一时钟源和第二时钟源并且输出具有固定时钟频率的时钟信号和具有扩频时钟频率的时钟信号中的选定的一者的复用器。
在示例中，所述时钟控制电路控制所述复用器，从而将所述输出从具有所述固定时钟频率的时钟信号动态切换至具有所述扩频时钟频率的时钟信号，且没有短时脉冲波干扰。
在示例中，所述第一驱动器将所述时钟信号嵌入到所述第一信息内。
在另一示例中，一种方法包括：经由主机控制器访问第一时钟控制策略，以确定用于生成将在总线上传输的时钟信号的初始时钟控制策略；根据所述初始时钟控制策略生成时钟信号，并根据所述初始时钟策略在所述总线上输出所述时钟信号；识别耦接至所述总线的多个装置中的所述主机控制器将要访问的下一装置；经由所述主机控制器访问所述下一装置的时钟控制策略；以及根据所述下一装置的时钟控制策略生成时钟信号，并根据所述下一装置的时钟控制策略在所述总线上输出所述时钟信号，从而使所述主机控制器能够与所述下一装置进行通信，其中，所述初始时钟控制策略和所述下一装置的时钟控制策略的至少其中之一包括扩频时钟策略。
在示例中，所述方法进一步包括访问具有配置表格的存储器，以获得所述初始时钟控制策略和所述下一装置的时钟控制策略。
在示例中，所述方法进一步包括在所述主机控制器具有对所述总线的主控时将所输出的时钟信号切换为根据所述下一装置的时钟控制策略。
在另一示例中，包括指令的计算机可读介质将执行根据上述示例中的任何示例所述的方法。
在另一示例中，一种包括数据的计算机可读介质将被至少一个机器用来制作至少一个用于执行根据上述示例中的任何示例所述的方法的集成电路。
在另一示例中，一种设备包括用于执行根据上述示例中的任何一个示例所述的方法的模块。
在另一示例中，一种系统包括：经由总线耦接至主机控制器的第一装置，其中，所述第一装置与所述主机控制器相距第一距离，并且与第一时钟控制策略相关联；经由所述总线耦接至所述主机控制器并且与第二时钟控制策略相关联的第二装置，其中，所述第二装置与所述主机控制器相距第二距离，所述第二距离大于所述第一距离；以及具有时钟控制电路的所述主机控制器，所述时钟控制电路用于识别所述第二装置有信息要经由所述总线发送至所述主机控制器，并且响应于所述第二装置的识别基于所述第二时钟控制策略动态地控制时钟信号。
在示例中，所述系统进一步包括用于存储时钟策略表格的非易失性存储器，所述时钟策略表格具有与所述第一装置相关联的存储所述第一时钟控制策略的第一条目以及与所述第二装置相关联的存储所述第二时钟控制策略的第二条目。
在示例中，所述时钟控制电路响应于所述第二装置的识别访问所述第二条目，以获得所述第二时钟控制策略，并且对耦接至提供具有固定时钟频率的时钟信号的第一时钟源并且耦接至提供具有扩频时钟频率的时钟信号的第二时钟源的选择电路加以控制，以输出具有所述固定时钟频率的时钟信号和具有所述扩频时钟频率的时钟信号中的选定的一者。
在示例中，所述系统包括含有至少一个无线电装置的IoT网络，其中，响应于所述无线电装置的无线电通信的指示，所述主机控制器将根据固定频率时钟控制策略控制所述时钟信号。
在示例中，所述系统包括第一电路板，所述第一装置和所述第二装置的至少其中之一以及所述主机控制器被适配到所述第一电路板上，所述系统进一步包括第二电路板，并且所述第二电路板包括主控制器，其用于向所述主机控制器发送主时钟控制策略，其中，所述主机控制器将在至少第一持续时长内基于所述主时钟控制策略动态地控制所述时钟信号。
在另一示例中，一种设备包括：用于耦接至互连的主机控制器模块，可以有多个装置耦接至所述互连。所述主机控制器模块可以包括：用于将第一信息驱动到所述互连上的第一驱动器模块；用于经由所述互连接收来自所述多个装置中的至少一个装置的第二信息的第一接收器模块；以及用于生成在所述互连上传输的时钟信号的时钟控制模块，所述时钟控制模块用于接收所述多个装置中的将被访问的下一装置的指示，以及至少部分地基于所述下一装置的指示动态地更新控制信号，从而使所传输的时钟信号能够在固定时钟频率和扩频时钟频率之间动态切换。
在示例中，所述主机控制器模块将至少部分地基于与所述下一装置相关联的时钟策略根据具有固定时钟频率的时钟信号与所述下一装置进行通信，以及访问与所述下一装置相关联的时钟策略，并且基于所述时钟策略更新所述控制信号。
在示例中，所述时钟策略将指示所述主机控制器模块在所述主机控制器和所述下一装置之间的通信期间将传输具有所述固定时钟频率的时钟信号还是具有所述扩频时钟频率的时钟信号。
应当理解，上述示例的各种组合都是可能的。
注意，本文中术语“电路”和“电路系统”可互换使用。如本文所使用的，这些词语和术语“逻辑”用于指单独的或者任意组合的模拟电路、数字电路、硬布线电路、可编程电路、处理器电路、微控制器电路、硬件逻辑电路、状态机电路以及/或者任何其他类型的物理硬件部件。实施例可以用到很多不同类型的系统当中。例如，在一个实施例中，通信装置可以被布置为执行本文描述的各种方法和技术。当然，本发明的范围不限于通信装置，相反其他实施例可能涉及其他类型的用于处理指令的设备或者一种或多种包括指令的机器可读介质，其中，所述指令响应于在计算装置上的执行使得所述装置实施本文描述的方法和技术中的一者或多者。
实施例可以被实施到代码当中并且可以被存储到具有存储于其上的指令的非暂态存储介质上，所述指令可以用于将系统编程为执行所述指令。实施例还可以被实施到数据当中，并且可以被存储到非暂态存储介质上，其如果被至少一个机器使用将使得所述至少一个机器制作至少一个集成电路，以执行一项或多项操作。又一些实施例可以被实施到包括信息的计算机可读存储介质内，所述信息在被制造到SoC或其他处理器当中时将所述SoC或其他处理器配置为执行一项或多项操作。所述存储介质可以包括但不限于：任何类型的盘，包括软盘、光盘、固态驱动器(SSD)、紧致盘只读存储器(CD-ROM)、可重写紧致盘(CD-RW)和磁光盘；半导体装置，例如，只读存储器(ROM)、随机存取存储器(RAM)(例如，动态随机存取存储器(DRAM)和静态随机存取存储器(SRAM))、可擦可编程只读存储器(EPROM)、闪存、电可擦可编程只读存储器(EEPROM)、磁或光卡；或者任何类型的适于存储电子指令的介质。
尽管已经相对于有限数量的实施例描述了本发明，但是本领域技术人员将由其认识到很多修改和变化。意在使所附权利要求涵盖落在本发明的实质和范围内的所有此类修改和变化。

Claims (25)

1.一种设备，包括：
用于耦接至互连的主机控制器，多个装置能够耦接至所述互连，所述主机控制器包括：
第一驱动器，所述第一驱动器用于将第一信息驱动到所述互连上；
第一接收器，所述第一接收器用于经由所述互连接收来自所述多个装置中的至少一个装置的第二信息；以及
时钟控制电路，所述时钟控制电路生成用于在所述互连上传输的时钟信号，所述时钟控制电路用于接收所述多个装置中的要被访问的下一装置的指示，并且至少部分地基于所述下一装置的所述指示动态地更新控制信号，从而使所传输的所述时钟信号在固定时钟频率和扩频时钟频率之间动态切换。
2.根据权利要求1所述的设备，其中，所述主机控制器至少部分地基于与所述下一装置相关联的时钟策略根据具有所述固定时钟频率的所述时钟信号与所述下一装置进行通信。
3.根据权利要求2所述的设备，其中，所述时钟控制电路访问与所述下一装置相关联的所述时钟策略，并且基于所述时钟策略更新所述控制信号。
4.根据权利要求3所述的设备，其中，所述时钟策略指示在所述主机控制器和所述下一装置之间的通信期间所述主机控制器将传输具有所述固定时钟频率的所述时钟信号还是传输具有所述扩频时钟频率的所述时钟信号。
5.根据权利要求1所述的设备，其中，当所述主机控制器控制所述互连时，所述时钟控制电路使得所传输的所述时钟信号被动态切换。
6.根据权利要求1所述的设备，进一步包括用于存储时钟配置表格的存储器，所述时钟配置表格具有多个条目，每一条目与具有时钟策略的所述多个装置中的装置相关联。
7.根据权利要求1所述的设备，其中，所述主机控制器包括处理电路，所述处理电路响应于所述下一装置有信息要发送给所述主机控制器这一指示而向所述时钟控制电路提供所述下一装置的指示。
8.根据权利要求7所述的设备，其中，所述时钟控制电路用于接收来自所述处理电路的时钟控制命令，并且基于所述时钟控制命令动态更新所述控制信号，从而实现具有所述固定时钟频率和所述扩频时钟频率中的选定的一者的所述时钟信号的传输。
9.根据权利要求1所述的设备，其中，当所述主机控制器与所述多个装置中的第一装置进行通信并且所述第一装置具有低于阈值速率的边沿速率时，所述时钟控制电路将传输具有所述固定时钟频率的所述时钟信号。
10.根据权利要求1所述的设备，其中，当所述主机控制器与所述多个装置中的第二装置进行通信并且所述第二装置与无线电装置的距离小于阈值距离时，所述时钟控制电路将传输具有所述固定时钟频率的所述时钟信号。
11.根据权利要求1所述的设备，其中，当所述主机控制器与所述多个装置中的第三装置进行通信并且所述第三装置经由电缆耦接至所述互连时，所述时钟控制电路将传输具有所述扩频时钟频率的所述时钟信号。
12.根据权利要求1所述的设备，其中，所述时钟控制电路包括：
第一时钟源，所述第一时钟源用于输出具有所述固定时钟频率的所述时钟信号；
第二时钟源，所述第二时钟源用于输出具有所述扩频时钟频率的所述时钟信号；以及
复用器，所述复用器用于耦接至所述第一时钟源和所述第二时钟源，并且输出具有所述固定时钟频率的所述时钟信号和具有所述扩频时钟频率的所述时钟信号中的选定的一者。
13.根据权利要求12所述的设备，其中，所述时钟控制电路用于控制所述复用器，从而将所述输出从具有所述固定时钟频率的所述时钟信号动态切换至具有所述扩频时钟频率的所述时钟信号，且没有短时脉冲波干扰。
14.根据权利要求1所述的设备，其中，所述第一驱动器用于将所述时钟信号嵌入到所述第一信息内。
15.一种方法，包括：
经由主机控制器访问第一时钟控制策略，以确定用于生成将在总线上传输的时钟信号的初始时钟控制策略；
根据所述初始时钟控制策略生成所述时钟信号，并且根据所述初始时钟策略在所述总线上输出所述时钟信号；
识别耦接至所述总线的多个装置中的所述主机控制器将要访问的下一装置；
经由所述主机控制器访问用于所述下一装置的时钟控制策略；以及
根据所述下一装置的时钟控制策略生成所述时钟信号，并且根据所述下一装置的时钟控制策略在所述总线上输出所述时钟信号，从而使所述主机控制器能够与所述下一装置进行通信，其中，所述初始时钟控制策略和所述下一装置的时钟控制策略的至少其中之一包括扩频时钟策略。
16.根据权利要求15所述的方法，进一步包括访问具有配置表格的存储器，以获得所述初始时钟控制策略和所述下一装置的时钟控制策略。
17.根据权利要求15所述的方法，进一步包括在所述主机控制器具有对所述总线的主控时将所输出的时钟信号切换为根据所述下一装置的时钟控制策略。
18.一种包括计算机可读指令的计算机可读存储介质，所述指令在被执行时实施根据权利要求15到17中的任一项所述的方法。
19.一种包括用于执行根据权利要求15到17中的任一项所述的方法的模块的设备。
20.一种系统，包括：
经由总线耦接至主机控制器的第一装置，其中，所述第一装置与所述主机控制器相距第一距离并且与第一时钟控制策略相关联；
第二装置，所述第二装置经由所述总线耦接至所述主机控制器并且与第二时钟控制策略相关联，其中，所述第二装置与所述主机控制器相距第二距离，所述第二距离大于所述第一距离；以及
具有时钟控制电路的所述主机控制器，所述时钟控制电路用于识别所述第二装置有信息要经由所述总线发送至所述主机控制器，并且响应于对所述第二装置的识别基于所述第二时钟控制策略动态地控制时钟信号。
21.根据权利要求20所述的系统，进一步包括用于存储时钟策略表格的非易失性存储器，所述时钟策略表格具有与所述第一装置相关联的用于存储所述第一时钟控制策略的第一条目以及与所述第二装置相关联的用于存储所述第二时钟控制策略的第二条目。
22.根据权利要求20所述的系统，其中，所述系统包括含有至少一个无线电装置的物联网(IoT)网络，其中，响应于所述无线电装置的无线电通信的指示，所述主机控制器将根据固定频率时钟控制策略控制所述时钟信号。
23.根据权利要求20所述的系统，其中，所述系统包括第一电路板，所述第一装置和所述第二装置的至少其中之一以及所述主机控制器被适配到所述第一电路板上，并且所述系统进一步包括第二电路板，所述第二电路板包括用于向所述主机控制器发送主时钟控制策略的主控制器，其中，所述主机控制器将在至少第一持续时长内基于所述主时钟控制策略动态地控制所述时钟信号。
24.一种设备，包括：
用于耦接至互连的主机控制器模块，多个装置能够耦接至所述互连，所述主机控制器模块包括：
用于将第一信息驱动到所述互连上的第一驱动器模块；
用于经由所述互连接收来自所述多个装置中的至少一个装置的第二信息的第一接收器模块；以及
用于生成在所述互连上传输的时钟信号的时钟控制模块，所述时钟控制模块用于接收所述多个装置中的将被访问的下一装置的指示，并且至少部分地基于所述下一装置的指示动态地更新控制信号，从而使所传输的时钟信号能够在固定时钟频率和扩频时钟频率之间动态切换。
25.根据权利要求24所述的设备，其中，所述主机控制器模块将至少部分地基于与所述下一装置相关联的时钟策略根据具有所述固定时钟频率的所述时钟信号与所述下一装置进行通信，并且访问与所述下一装置相关联的所述时钟策略，并且基于所述时钟策略更新所述控制信号。
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