CN109885122B - 一种用于低电压低压差ldo的限流电路 - Google Patents

Abstract

本发明公开一种用于低电压低压差LDO的限流电路，通过NMOS管NM5、PMOS管PM6、PMOS管PM7、PMOS管PM8、PMOS管PM9、NMOS管NM11、NMOS管NM12和电阻R3、电阻R4、电阻R5构成的局部多重反馈环路，能够有效改善低电压低压差工作LDO的限流电路启动瞬态限流能力差的问题。

Description

一种用于低电压低压差LDO的限流电路

〖技术领域〗

本发明属于半导体集成电路领域，特别涉及一种用于低电压低压差LDO的限流电路。

〖背景技术〗

深亚微米大规模电路中，为了提升供电电源的效率，降低芯片内部散热效率，一般使用外部DC-DC将输入电源(如锂电池4.2V)降低到略高于电源，芯片内部再将这个电源电压通过低压差LDO降低到逻辑供电电压。譬如LDO输入电压1.3V，输出逻辑供电电压1.1V，低压差LDO中，上电瞬态LDO输出限流电路是一个关键模块，它用以保护芯片不会因为上电瞬态产生瞬态大电流而损坏。

如图1所示，给出了一种典型的低电压、低压差LDO主体电路原理示意图。

如图2所示，现有技术方案一，在VREF端采样RC滤波方式，使得VREF缓慢上升，但是由于VOUT跟随VREF上升，所以输出电流被限制在了SR*Cout。

但是在低电压低压降应用中，由于VIN非常小，所以VREF使用NMOS做输入对管，所以在VREF＜Vthn即NMOS的阈值电压时，由于输入对管失效，所以VOUT 跟随VREF的特性是不能满足的，由此有一段时间(VREF，VOUT＜Vthn)时会产生不可控的瞬态过流。由于正常工作时VIN-VOUT非常小(譬如0.2V)，所以 Power MOS管PMO的尺寸非常大以保障正常工作最大电流条件下LDO依然可以正常工作。而在VOUT非常小的时候，VIN-VOUT又有可能会非常大(譬如1V)，所以启动瞬态过流可能是正常工作最大电流的5倍以上，是一个非常明显的过流过程。

如图3所示，现有技术方案二，通过PM01镜像PMO的电流，假设PMO和PM01 的尺寸比例为N∶1；当PMO中的电流大于Vref/(N*RO)时，VOC大于Vref，使得 M0中产生电流，从而抬升PMO栅极电压，降低输出电流。

方案二在低电压低压差LDO中应用的缺点如下：

由于VIN-VOUT非常低，一般为了节约设计面积，PMO在大电流状态下处于线性区，此时PM0和PM01的镜像关系就下降的非常厉害，导致VIN在正常工作电压附近，VOUT爬坡瞬态PM0与PM01中电流比例变化非常剧烈，从而导致限流值变化非常剧烈，并不适用。

在VIN上电爬坡的启动瞬态，由于VOC反馈电压必须大于VREF才可以起到主导作用，所以在VOUT上升到VREF之前，VOC也会远小于VREF，导致这一段时间VOC的反馈限流作用消失，同样会产生一个严重过流的情况。

〖发明内容〗

本发明提出一种用于低电压低压差LDO的限流电路，能够有效改善低电压低压差工作LDO的限流电路启动瞬态限流能力差的问题。其具体技术方案如下。

一种用于低电压低压差LDO的限流电路，包括PMOS管PM1、PMOS管PM2、 PMOS管PM3、PMOS管PM4、PMOS管PM5、PMOS管PM6、PMOS管PM7、PMOS管PM8、 PMOS管PM9、NMOS管NM1、NMOS管NM2、NMOS管NM3、NMOS管NM4、NMOS管NM5、 NMOS管NM6、NMOS管NM7、NMOS管NM8、NMOS管NM9、NMOS管NM10、NMOS管 NM11、电阻R1、电阻R2、电阻R3、电阻R4、电阻R5和电容C1；

NMOS管NM1的栅极接输入电压VINA，源极接NMOS管NM2的漏极；NMOS管 NM2的栅极接基准电压VREF；

NMOS管NM3的栅极接输入电压VINB，源极接NMOS管NM4的漏极；NMOS管 NM4的源极与NMOS管NM2的源极连接；

NMOS管NM5的源极、NMOS管NM6的漏极连接NMOS管NM2源极与NMOS管NM4 源极的连接点；NMOS管NM5的漏极接NMOS管NM3的漏极；NMOS管NM6的源极接地；

NMOS管NM7的源极接地，栅极接NMOS管NM8的栅极；NMOS管NM8的源极接地；

NMOS管NM9的源极接NMOS管NM7的漏极，栅极接NMOS管NM10的栅极；NMOS 管NM10的源极接NMOS管NM8的漏极；

PMOS管PM1的栅极接PMOS管PM2的栅极，漏极与NMOS管NM9的漏极连接且该连接点接输入电压VINC；PMOS管PM2的漏极接NMOS管NM10的漏极；

PMOS管PM3的栅极接PMOS管PM4的栅极，源极接输入电压VINC，漏极接PMOS管PM1的源极；PMOS管PM3漏极与PMOS管PM1源极的连接点接NMOS管NM5 漏极与NMOS管NM3漏极的连接点；PMOS管PM4的源极接输入电压VINC，漏极接PMOS管PM2的源极和NMOS管NM1的漏极；

PMOS管PM5的源极接输入电压VINC，栅极接PMOS管PM2漏极与NMOS管NM10 漏极的连接点；

电阻R1的一端与电阻R2的一端连接且该连接点连接NMOS管NM4的栅极，另一端接PMOS管PM5的漏极；电阻R2的另一端接地；

电容C1的一端连接电阻R1另一端与PMOS管PM5漏极的连接点，另一端接地；

PMOS管PM6的源极接输入电压VINC；PMOS管PM7的源极接输入电压VINC；

PMOS管PM8的栅极接地，源极接PMOS管PM6的漏极；PMOS管PM9的源极接PMOS管PM7的漏极，栅极接输出电压VOUT1；

电阻R3的一端接PMOS管PM8的漏极；

电阻R4的一端接电阻R3的另一端；电阻R5的一端接PMOS管PM9的漏极；电阻R4一端与电阻R3另一端的连接点连接电阻R5一端与PMOS管PM9漏极的连接点；NMOS管NM5的栅极接电阻R5一端与PMOS管PM9漏极的连接点；

NMOS管NM11的漏极接电阻R4的另一端，源极接地，栅极接输出电压VOUT2；

NMOS管NM12的漏极接五电阻R5的另一端，源极接地；

NMOS管NM12的栅极、PMOS管PM7的栅极、PMOS管PM6的栅极与PMOS管 PM5的栅极连接。

本发明的有益效果：本发明通过NMOS管NM5、PMOS管PM6、PMOS管PM7、 PMOS管PM8、PMOS管PM9、NMOS管NM11、NMOS管NM12和电阻R3、电阻R4、电阻R5构成的局部多重反馈环路，有效改善低电压低压差LDO的限流电路启动瞬态限流能力差的问题。

〖附图说明〗

图1为典型的低电压、低压差LDO主体电路原理示意图；

图2为现有技术方案一的电路结构示意图；

图3为现有技术方案二的电路结构示意图；

图4为本发明实施例的用于低电压低压差LDO的限流电路结构示意图。

〖具体实施方式〗

下面结合附图对本发明的具体实施方式作进一步说明：

在本发明实施例中，本发明提供的方案由以下电路构成：本发明包括PMOS 管PM1、PMOS管PM2、PMOS管PM3、PMOS管PM4、PMOS管PM5、PMOS管PM6、PMOS 管PM7、PMOS管PM8、PMOS管PM9、NMOS管NM1、NMOS管NM2、NMOS管NM3、NMOS 管NM4、NMOS管NM5、NMOS管NM6、NMOS管NM7、NMOS管NM8、NMOS管NM9、NMOS 管NM10、NMOS管NM11、电阻R1、电阻R2、电阻R3、电阻R4、电阻R5和电容 C1；

NMOS管NM1的栅极接输入电压VINA，源极接NMOS管NM2的漏极；NMOS管 NM2的栅极接基准电压VREF；

NMOS管NM3的栅极接输入电压VINB，源极接NMOS管NM4的漏极；NMOS管 NM4的源极与NMOS管NM2的源极连接；

NMOS管NM5的源极、NMOS管NM6的漏极连接NMOS管NM2源极与NMOS管NM4 源极的连接点；NMOS管NM5的漏极接NMOS管NM3的漏极；NMOS管NM6的源极接地；

NMOS管NM7的源极接地，栅极接NMOS管NM8的栅极；NMOS管NM8的源极接地；

NMOS管NM9的源极接NMOS管NM7的漏极，栅极接NMOS管NM10的栅极；NMOS 管NM10的源极接NMOS管NM8的漏极；

PMOS管PM1的栅极接PMOS管PM2的栅极，漏极与NMOS管NM9的漏极连接且该连接点接输入电压VINC；PMOS管PM2的漏极接NMOS管NM10的漏极；

PMOS管PM3的栅极接PMOS管PM4的栅极，源极接输入电压VINC，漏极接 PMOS管PM1的源极；PMOS管PM3漏极与PMOS管PM1源极的连接点接NMOS管NM5 漏极与NMOS管NM3漏极的连接点；PMOS管PM4的源极接输入电压VINC，漏极接PMOS管PM2的源极和NMOS管NM1的漏极；

PMOS管PM5的源极接输入电压VINC，栅极接PMOS管PM2漏极与NMOS管NM10 漏极的连接点；

电阻R1的一端与电阻R2的一端连接且该连接点连接NMOS管NM4的栅极，另一端接PMOS管PM5的漏极；电阻R2的另一端接地；

电容C1的一端连接电阻R1另一端与PMOS管PM5漏极的连接点，另一端接地；

PMOS管PM6的源极接输入电压VINC；PMOS管PM7的源极接输入电压VINC；

PMOS管PM8的栅极接地，源极接PMOS管PM6的漏极；PMOS管PM9的源极接PMOS管PM7的漏极，栅极接输出电压VOUT1；

电阻R3的一端接PMOS管PM8的漏极；

电阻R4的一端接电阻R3的另一端；电阻R5的一端接PMOS管PM9的漏极；电阻R4一端与电阻R3另一端的连接点连接电阻R5一端与PMOS管PM9漏极的连接点；NMOS管NM5的栅极接电阻R5一端与PMOS管PM9漏极的连接点；

NMOS管NM11的漏极接电阻R4的另一端，源极接地，栅极接输出电压VOUT2；

NMOS管NM12的漏极接五电阻R5的另一端，源极接地；

NMOS管NM12的栅极、PMOS管PM7的栅极、PMOS管PM6的栅极与PMOS管 PM5的栅极连接。

本发明实施例的工作原理，在启动瞬态，VIN爬坡过程中：

Vthn：NMOS管阀值电压；Vthp：PMOS管阀值电压；VFB：电压反馈；VREF：基准电压；VIN为输入电压，包括VINA、VINB和VINC；VOUT为输出电压，包括 VOUT1和VOUT2；VOD：差模输出电压；Vdsat：饱和漏源电压或夹断时漏源电压； gds：漏源电导。

1、当VIN＜＝Vthn时，由于VPG0＝VIN-Vthp-VOD，PM5～＝0，且启动瞬态 VOUT～＝0，所以NM11、NM12处于关闭态，VFB～＝VIN。此时NM1和NM3亦处于关闭的状态，由NM5控制PM5处于关闭的状态，不会出现过流问题。

2、当VIN＜Vthp+Vthn时，此时NM1、NM3导通，但由于PM5和NM12不能满足同时导通条件，所以此时依然VFB～＝VIN，设计值一般VREF＜＜Vthp+Vthn，所以VREF＜VFB，PM5依然处于关闭的状态，不会出现过流问题。

3、当VIN＞Vthp+Vthn时，PM5和NM12同时导通，由于此前PM5一直处于关闭状态，所以此时VOUT从0开始逐渐上升，当VOUT＜Vthn时，NM11处于关闭态， PM9处于导通态；由于MOS管处于饱和区时漏源电导gds会非常大，所以此时 VFB＝VREF，且此时PM5和NM12都处于饱和导通状态，由NM12的饱和导通电流不大于(VREF-NM12_Vdsat)/R5，PN7和PM7等比例机理限流。

4、当VIN继续上升时，若VOUT＜Vthn，则NM12进入线性区，由PM7电流等于VREF/R5，PM7和PM5等比例机理限流；若VOUT＞Vthn，则逐渐切换到NM11支路进行限流，其中R3/R4的比例与R1/R2的比例控制PM6与PM5的电流镜像关系设置到相等。

综合以上，本发明通过NMOS管NM5、PMOS管PM6、PMOS管PM7、PMOS管PM8、 PMOS管PM9、NMOS管NM11、NMOS管NM12和电阻R3、电阻R4、电阻R5构成的局部多重反馈环路，能够有效改善低电压低压差工作LDO的限流电路启动瞬态限流能力差的问题。

以上实施例仅为充分公开而非限制本发明，凡基于本发明的创作主旨、未经创造性劳动的等效技术特征的替换，应当视为本申请揭露的范围。

Claims (1)

1.一种用于低电压低压差LDO的限流电路，其特征在于，包括PMOS管PM1、PMOS管PM2、PMOS管PM3、PMOS管PM4、PMOS管PM5、PMOS管PM6、PMOS管PM7、PMOS管PM8、PMOS管PM9、NMOS管NM1、NMOS管NM2、NMOS管NM3、NMOS管NM4、NMOS管NM5、NMOS管NM6、NMOS管NM7、NMOS管NM8、NMOS管NM9、NMOS管NM10、NMOS管NM11、电阻R1、电阻R2、电阻R3、电阻R4、电阻R5和电容C1；

NMOS管NM1的栅极接输入电压VINA，源极接NMOS管NM2的漏极；NMOS管NM2的栅极接基准电压VREF；

NMOS管NM3的栅极接输入电压VINB，源极接NMOS管NM4的漏极；NMOS管NM4的源极与NMOS管NM2的源极连接；

NMOS管NM5的源极、NMOS管NM6的漏极连接NMOS管NM2源极与NMOS管NM4源极的连接点；NMOS管NM5的漏极接NMOS管NM3的漏极；NMOS管NM6的源极接地；

NMOS管NM7的源极接地，栅极接NMOS管NM8的栅极；NMOS管NM8的源极接地；

NMOS管NM9的源极接NMOS管NM7的漏极，栅极接NMOS管NM10的栅极；NMOS管NM10的源极接NMOS管NM8的漏极；

PMOS管PM1的栅极接PMOS管PM2的栅极，漏极与NMOS管NM9的漏极连接且该连接点接输入电压VINC；PMOS管PM2的漏极接NMOS管NM10的漏极；

PMOS管PM3的栅极接PMOS管PM4的栅极，源极接输入电压VINC，漏极接PMOS管PM1的源极；PMOS管PM3漏极与PMOS管PM1源极的连接点接NMOS管NM5漏极与NMOS管NM3漏极的连接点；PMOS管PM4的源极接输入电压VINC，漏极接PMOS管PM2的源极和NMOS管NM1的漏极；

PMOS管PM5的源极接输入电压VINC，栅极接PMOS管PM2漏极与NMOS管NM10漏极的连接点；

电阻R1的一端与电阻R2的一端连接且该连接点连接NMOS管NM4的栅极，另一端接PMOS管PM5的漏极；电阻R2的另一端接地；

电容C1的一端连接电阻R1另一端与PMOS管PM5漏极的连接点，另一端接地；

PMOS管PM6的源极接输入电压VINC；PMOS管PM7的源极接输入电压VINC；

PMOS管PM8的栅极接地，源极接PMOS管PM6的漏极；PMOS管PM9的源极接PMOS管PM7的漏极，栅极接输出电压VOUT1；

电阻R3的一端接PMOS管PM8的漏极；

电阻R4的一端接电阻R3的另一端；电阻R5的一端接PMOS管PM9的漏极；电阻R4一端与电阻R3另一端的连接点连接电阻R5一端与PMOS管PM9漏极的连接点；NMOS管NM5的栅极接电阻R5一端与PMOS管PM9漏极的连接点；

NMOS管NM11的漏极接电阻R4的另一端，源极接地，栅极接输出电压VOUT2；

NMOS管NM12的漏极接五电阻R5的另一端，源极接地；

NMOS管NM12的栅极、PMOS管PM7的栅极、PMOS管PM6的栅极与PMOS管PM5的栅极连接。