CN109841727A - 制造磁阻随机存取存储器器件的方法 - Google Patents

制造磁阻随机存取存储器器件的方法 Download PDF

Info

Publication number
CN109841727A
CN109841727A CN201811285410.XA CN201811285410A CN109841727A CN 109841727 A CN109841727 A CN 109841727A CN 201811285410 A CN201811285410 A CN 201811285410A CN 109841727 A CN109841727 A CN 109841727A
Authority
CN
China
Prior art keywords
layer
metal layer
tunnel barrier
metal
temperature
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201811285410.XA
Other languages
English (en)
Other versions
CN109841727B (zh
Inventor
金晥均
姜德现
金禹珍
林佑昶
郑峻昊
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of CN109841727A publication Critical patent/CN109841727A/zh
Application granted granted Critical
Publication of CN109841727B publication Critical patent/CN109841727B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/01—Manufacture or treatment
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/161—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect details concerning the memory cell structure, e.g. the layers of the ferromagnetic memory cell
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01F—MAGNETS; INDUCTANCES; TRANSFORMERS; SELECTION OF MATERIALS FOR THEIR MAGNETIC PROPERTIES
    • H01F10/00—Thin magnetic films, e.g. of one-domain structure
    • H01F10/32—Spin-exchange-coupled multilayers, e.g. nanostructured superlattices
    • H01F10/324—Exchange coupling of magnetic film pairs via a very thin non-magnetic spacer, e.g. by exchange with conduction electrons of the spacer
    • H01F10/3254—Exchange coupling of magnetic film pairs via a very thin non-magnetic spacer, e.g. by exchange with conduction electrons of the spacer the spacer being semiconducting or insulating, e.g. for spin tunnel junction [STJ]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01F—MAGNETS; INDUCTANCES; TRANSFORMERS; SELECTION OF MATERIALS FOR THEIR MAGNETIC PROPERTIES
    • H01F41/00—Apparatus or processes specially adapted for manufacturing or assembling magnets, inductances or transformers; Apparatus or processes specially adapted for manufacturing materials characterised by their magnetic properties
    • H01F41/14—Apparatus or processes specially adapted for manufacturing or assembling magnets, inductances or transformers; Apparatus or processes specially adapted for manufacturing materials characterised by their magnetic properties for applying magnetic films to substrates
    • H01F41/30—Apparatus or processes specially adapted for manufacturing or assembling magnets, inductances or transformers; Apparatus or processes specially adapted for manufacturing materials characterised by their magnetic properties for applying magnetic films to substrates for applying nanostructures, e.g. by molecular beam epitaxy [MBE]
    • H01F41/302—Apparatus or processes specially adapted for manufacturing or assembling magnets, inductances or transformers; Apparatus or processes specially adapted for manufacturing materials characterised by their magnetic properties for applying magnetic films to substrates for applying nanostructures, e.g. by molecular beam epitaxy [MBE] for applying spin-exchange-coupled multilayers, e.g. nanostructured superlattices
    • H01F41/305—Apparatus or processes specially adapted for manufacturing or assembling magnets, inductances or transformers; Apparatus or processes specially adapted for manufacturing materials characterised by their magnetic properties for applying magnetic films to substrates for applying nanostructures, e.g. by molecular beam epitaxy [MBE] for applying spin-exchange-coupled multilayers, e.g. nanostructured superlattices applying the spacer or adjusting its interface, e.g. in order to enable particular effect different from exchange coupling
    • H01F41/307—Apparatus or processes specially adapted for manufacturing or assembling magnets, inductances or transformers; Apparatus or processes specially adapted for manufacturing materials characterised by their magnetic properties for applying magnetic films to substrates for applying nanostructures, e.g. by molecular beam epitaxy [MBE] for applying spin-exchange-coupled multilayers, e.g. nanostructured superlattices applying the spacer or adjusting its interface, e.g. in order to enable particular effect different from exchange coupling insulating or semiconductive spacer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01F—MAGNETS; INDUCTANCES; TRANSFORMERS; SELECTION OF MATERIALS FOR THEIR MAGNETIC PROPERTIES
    • H01F41/00—Apparatus or processes specially adapted for manufacturing or assembling magnets, inductances or transformers; Apparatus or processes specially adapted for manufacturing materials characterised by their magnetic properties
    • H01F41/32—Apparatus or processes specially adapted for manufacturing or assembling magnets, inductances or transformers; Apparatus or processes specially adapted for manufacturing materials characterised by their magnetic properties for applying conductive, insulating or magnetic material on a magnetic film, specially adapted for a thin magnetic film
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B61/00—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices
    • H10B61/20—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors
    • H10B61/22—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors of the field-effect transistor [FET] type
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/10—Magnetoresistive devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/80—Constructional details
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/80—Constructional details
    • H10N50/85—Magnetic active materials

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Nanotechnology (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Spectroscopy & Molecular Physics (AREA)
  • Hall/Mr Elements (AREA)
  • Mram Or Spin Memory Techniques (AREA)

Abstract

一种制造磁阻随机存取存储器(MRAM)器件的方法，所述方法包括：在衬底上形成第一磁性层；在所述第一磁性层上形成第一隧道势垒层，使得所述第一隧道势垒层包括第一金属氧化物，所述第一金属氧化物通过在第一温度下氧化第一金属层而形成；在所述第一隧道势垒层上形成第二隧道势垒层，使得所述第二隧道势垒层包括第二金属氧化物，所述第二金属氧化物通过在高于所述第一温度的第二温度下氧化第二金属层而形成；以及在所述第二隧道势垒层上形成第二磁性层。

Description

制造磁阻随机存取存储器器件的方法
相关申请的交叉引用
本申请要求2017年11月24日在韩国知识产权局提交的名为“制造磁阻随机存取存储器器件的方法”的韩国专利申请No.10-2017-0158859的优先权，其全文通过引用的方式合并于本申请中。
技术领域
实施例涉及制造磁阻随机存取存储器(MRAM)器件的方法。
背景技术
MRAM器件可以包括磁隧道结(MTJ)结构，其中隧道势垒层插入在磁性层之间，并且可以根据磁性层的自旋利用MTJ结构的电阻差将数据存储在MRAM器件中。
发明内容
实施例可以通过提供一种制造MRAM器件的方法来实现，该方法包括：在衬底上形成第一磁性层；在所述第一磁性层上形成第一隧道势垒层，使得所述第一隧道势垒层包含第一金属氧化物，所述第一金属氧化物通过在第一温度下氧化第一金属层而形成；在所述第一隧道势垒层上形成第二隧道势垒层，使得所述第二隧道势垒层包含第二金属氧化物，所述第二金属氧化物通过在高于所述第一温度的第二温度下氧化第二金属层而形成；以及在所述第二隧道势垒层上形成第二磁性层。
实施例可以通过提供一种制造MRAM器件的方法来实现，该方法包括：在衬底上形成第一磁性层；通过执行DC溅射工艺在所述第一磁性层上形成第一金属层；通过用包含惰性气体和氧气的混合气体在第一温度下氧化所述第一金属层，形成包含第一金属氧化物的第一隧道势垒层；通过执行DC溅射工艺在所述第一隧道势垒层上形成第二金属层；通过在高于所述第一温度的第二温度下用所述混合气体氧化所述第二金属层，形成包含第二金属氧化物的第二隧道势垒层；以及在所述第二隧道势垒层上形成第二磁性层。
实施例可以通过提供一种制造MRAM器件的方法来实现，该方法包括：在衬底上形成第一磁性层；在所述第一磁性层上形成第一隧道势垒层，使得所述第一隧道势垒层包含第一金属氧化物，所述第一金属氧化物通过氧化第一金属层而形成；在所述第一隧道势垒层上形成第二隧道势垒层，使得所述第二隧道势垒层包含第二金属氧化物，所述第二金属氧化物通过氧化包括与所述第一金属层的金属相同的金属的第二金属层而形成，使得所述第二隧道势垒层的金属含量小于所述第一隧道势垒层的金属含量；以及在所述第二隧道势垒层上形成第二磁性层。
附图说明
通过参考附图详细描述示例性实施例，这些特征将对本领域技术人员是明显的，其中：
图1图示了根据示例性实施例的MRAM器件的截面图，而图2图示了根据其他示例性实施例的MRAM器件的截面图；
图3A、图3B、图3C、图3D、图4A、图4B、图4C、图4D、图5A及图5B图示了根据示例性实施例的在制造MRAM器件的方法中各阶段制造的MRAM器件的截面图；以及
图6至图14图示了根据示例性实施例的制造MARM器件的方法中各阶段制造的MRAM器件的截面图。
具体实施方式
图1图示了根据示例实施例的MRAM器件的截面图，而图2图示了根据其他示例性实施例的MRAM器件的截面图。
参照图1，MRAM器件可以包括顺序地堆叠在衬底1上的下电极层10、MTJ结构层50和上电极层28。MTJ结构层50可以包括依次堆叠的晶种层11、第一钉扎层(PL1)(pinnedlayer)12、第一间隔层14、第二钉扎层(PL2)16、隧道势垒结构30、自由层(FL)24和上氧化物层26。
衬底1可以包含半导体材料，例如硅、锗、硅锗或III-V半导体化合物，例如GaP、GaAs、GaSb等。在实施中，衬底1可以是绝缘体上硅(SOI)衬底或绝缘体上锗(GOI)衬底。
在实施中，可在衬底1上形成诸如字线、晶体管、二极管、源极/漏极层、接触插塞、通孔、布线等各种类型的元件，以及覆盖这些元件的绝缘中间层。
下电极层10和上电极层28可以包含金属，例如钨、钛、钽等，或包含金属氮化物，例如氮化钨、氮化钛、氮化钽等。
晶种层11可以用作籽晶，使得MTJ结构层50的第一钉扎层(PL1)12可以按期望的晶体取向生长。晶种层11可以包含金属，例如钌、铼、铱、铑、铪等。在实施中，晶种层11可以包含钌。
第一钉扎层(PL1)12和第二钉扎层(PL2)16可以包含铁磁材料，例如钴、铂、铁、镍等。在实施中，第一钉扎层(PL1)12和第二钉扎层(PL2)16可以包含钴铂合金(CoPt)或包括交替堆叠的钴层和铂层的多层结构。
第一间隔层14可以包含例如合成反铁磁(SAF)材料。例如，第一间隔层14可以用作反铁磁耦合间隔物。第一间隔层14可以包含例如钌、铱、铑等。
在实施中，第二钉扎层(PL2)16可以包含钴铁(CoFe)基材料。在实施中，第二钉扎层(PL2)16可以包含例如CoFe、NiFe、FeCr、CoFeNi、PtCr、CoCrPt、CoFeB、NiFeSiB、CoFeSiB等。
包括晶种层11、第一钉扎层(PL1)12、第一间隔层14和第二钉扎层(PL2)16的堆叠结构可充当固定层结构18。在一个实施中，固定层结构18可以不包括第一钉扎层(PL1)12和第二钉扎层(PL2)16，而是可以仅包括一个钉扎层。
自由层24可以包含铁磁材料，例如钴、铂、铁、镍等。自由层24还可以包含硼或硅。这些可以单独使用或组合使用。在一个实施中，自由层24可以包含例如CoFe、NiFe、FeCr、CoFeNi、PtCr、CoCrPt、CoFeB、NiFeSiB、CoFeSiB等。
在实施中，MTJ结构层50可以具有合适的结构。图1示出了自由层24设置在固定层结构18上方。在实施中，参考图2，自由层24可以设置在固定层结构18下方。在这种情况下，MTJ结构层50可以包括依次堆叠的晶种层11、自由层24、隧道势垒结构30、第一钉扎层(PL1)12、第一间隔层14、第二钉扎层(PL2)16和上氧化物层26。
隧道势垒结构30可以包含绝缘金属氧化物。例如，隧道势垒结构30可以包含氧化镁或氧化铝。
隧道势垒结构30可包括可在不同条件下形成的第一隧道势垒层30a和第二隧道势垒层30b。在实施中，隧道势垒结构30可以具有薄的厚度，例如约(埃)至约(埃)。
隧道势垒结构30可以形成绝缘隧道势垒，其中在自由层24与第二钉扎层(PL2)16之间可以发生量子力学隧穿或自旋极化。例如，隧道势垒结构30的特性在MRAM器件的电特性中可能是重要的。在实施中，隧道势垒结构30可以具有均匀的特性，例如均匀的电阻。
在实施中，隧道势垒结构30可以通过直流(DC)溅射工艺形成。隧道势垒结构30可以通过利用DC溅射工艺沉积金属层，然后执行金属层的氧化工艺来形成。
在实施中，第一隧道势垒层30a和第二隧道势垒层30b可以包含例如氧化镁。第一隧道势垒层30a的镁含量可以高于第二隧道势垒层30b的镁含量。例如，第一隧道势垒层30a可以包含富镁氧化物，第二隧道势垒层30b可以包含氧化镁。
上氧化物层26可以包含绝缘金属氧化物。在实施中，上氧化物层26可以包含例如氧化钽、氧化锆、氧化钛、氧化钒、氧化钇、氧化钪、氧化钼、氧化镁、氧化钴等。
当上氧化物层26包含例如氧化镁时，上氧化物层26的镁含量可以高于第二隧道势垒层30b的镁含量。例如，上氧化物层26可以包含富镁氧化物。
图3A、图3B、图3C、图3D、图4A、图4B、图4C、图4D、图5A及图5B示出了根据示例性实施例的在制造MRAM器件的方法中各阶段制造的MRAM器件的截面图。
例如，图3A、图3B、图3C和图3D示出了形成第一隧道势垒层的方法中各阶段制造的MRAM器件的截面图，图4A、图4B、图4C和图4D示出了形成第二隧道势垒层的方法中各阶段制造的MRAM器件的截面图，以及图5A和图5B示出了形成上绝缘层的方法中各阶段制造的MRAM器件的截面图。
如图1所示，下电极层10、晶种层11、第一钉扎层(PL1)12、第一间隔层14和第二钉扎层(PL2)16可以顺序地形成在衬底1上。在实施中，如图2所示，下电极层10、晶种层11和自由层24可以顺序地形成在衬底1上。在下文中，将说明具有图1的结构的MRAM器件。
参照图3A，可以执行DC溅射以在第二钉扎层(PL2)16上形成第一镁层32。
例如，可以将形成有第二钉扎层(PL2)16的衬底1装载到沉积室上进行DC溅射工艺。沉积室可以具有包含镁的靶46。
在实施中，沉积室可以包括一个或两个靶46。当沉积室包括两个靶46时，靶46可以设置成使得靶46的下表面不平行，而是相对于衬底1的上表面偏斜或倾斜。当沉积室包括一个靶46时，靶46可以设置成使得靶46的下表面平行于衬底1的上表面。
靶46可以与衬底1的上表面间隔第一距离d1。在实施中，第一距离d1可以在大约100mm至大约300mm的范围内。电离的原子会与靶46碰撞以形成第一镁层32。在实施中，第一镁层32可以具有约至约的厚度。
参照图3B，可以在第一镁层32上提供混合气体(包含例如惰性气体和氧气)，使得第一镁层32可以被氧化以形成第一氧化镁层34。可以在沉积室中执行氧化工艺。
镁可以被非常快速地氧化，使得不仅第一镁层32，而且下面的第二钉扎层(PL2)16也可以被氧化。因此，可以控制工艺条件，使得只有第一镁层32可以被氧化而不会氧化第二钉扎层(PL2)16。例如，可以降低氧化的反应速率。
例如，惰性气体可以包括氩、氦、氖、氙等。在实施中，惰性气体可以包括氩气。可以提供惰性气体，从而可以降低氧化工艺的反应速率，并且可以容易地控制氧化。
可以降低氧气的流入速率，从而可以降低氧化的反应速率。如果氧气的流入速率太小，则氧化可能不会在第一镁层32的整个表面上均匀进行，从而第一氧化镁层34可能不会具有均匀的特性。然而，包含惰性气体和氧气的混合气体可以被提供到沉积室中，使得提供到沉积室中的气体的总量可以增加。因此，可以通过使用混合气体来精确地控制氧化速率。
在混合气体中，惰性气体的量可以大于氧气的量。在实施中，混合气体可包含例如约80％至约95％的惰性气体。在实施中，混合气体可以按例如约10sccm(标准毫升/分钟)至约30sccm的流速提供到第一镁层32上。
惰性气体和氧气可以彼此混合后再提供到第一镁层32上，因此第一镁层32可以被均匀地氧化。如果惰性气体和氧气从不同的气体供应源独立地提供，则第一镁层32可能不能被均匀地氧化。
第一镁层32的沉积工艺和第一镁层32的氧化工艺可以在例如约10℃至约50℃的温度下进行。随着工艺温度降低，氧化反应速率可能降低。在实施中，当沉积工艺和氧化工艺在室温或环境温度下进行时，第一氧化镁层34可以包含富镁氧化物。
当形成第一氧化镁层34时，可以在距第一镁层32第二距离d2(小于第一距离d1)的距离处将混合气体提供到第一镁层32上。在实施中，第二距离d2可以是第一距离d1的大约1/3到大约1/30。例如，第二距离d2可以在大约10mm至大约30mm的范围内。
将第二距离d2保持在大约30mm或更小有助于确保当提供混合气体时第一镁层32在上述温度下被氧化，从而确保可以形成第一氧化镁层34。将第二距离d2保持在约10mm或更大有助于确保第一镁层32不会被混合气体过度氧化。因此，可以在上述距离范围内将混合气体提供到第一镁层32上。
用于提供对第一镁层32进行氧化的混合气体的供应构件或气体供应器48可以在沉积室中移动。例如，当执行氧化工艺时，气体供应器48可以被移动以面向衬底1。
参照图3C，可以在第一氧化镁层34上形成另一第一镁层32。
另一第一镁层32可以通过参考图3A所示的相同工艺形成。
参照图3D，另一第一镁层32可以被氧化以形成另一第一氧化镁层34。
另一第一氧化镁层34可以通过参考图3B所示的相同工艺形成。
例如，可以重复执行第一镁层32的沉积工艺和第一镁层32的氧化工艺，以形成具有期望厚度的第一隧道势垒层30a(例如，使得第一隧道势垒层30a由单独形成的第一氧化镁层34的多层结构形成)。在实施中，单独形成的第一氧化镁层34的多层结构可以具有单片结构，使得多层结构与单个连续层不可区分。在实施中，第一隧道势垒层30a可以具有隧道势垒结构30的约30％至约70％的厚度。在实施中，隧道势垒结构30可以具有薄的厚度，例如约至约
如上所述，第一隧道势垒层30a可以形成为使得下面的磁性材料(例如第二钉扎层16)不被氧化。氧化反应可以在第一镁层32上均匀地进行，使得第一隧道势垒层30a可以具有均匀的特性。
第二隧道势垒层30b可以形成在第一隧道势垒层30a上。第二隧道势垒层30b可以在与第一隧道势垒层30a相同的沉积室中被形成。
例如，参照图4A，第二镁层36可以形成在第一隧道势垒层30a上。
第二镁层36可以在高于第一温度的第二温度下形成(第一镁层32可以在第一温度下形成)。在实施中，第二镁层36可以在例如约50℃至约250℃的温度下形成。除了温度之外，第二镁层36的沉积工艺可以与参考图3A所示的第一镁层32的沉积工艺基本相同。在实施中，第二镁层36可以具有例如约至约的厚度。
参照图4B，混合气体(包含惰性气体和氧气)可以被提供到第二镁层36上，使得第二镁层36可以被氧化以形成第二氧化镁层38。氧化工艺可以在沉积室中进行。在实施中，用于氧化第二镁(例如，金属)层的混合气体可以是与用于氧化第一镁(例如，金属)层的混合气体相同的混合气体，或者可以是不同的混合气体。
第二镁层36的氧化工艺可以在第二温度下进行，在该第二温度下第二镁层36可以被氧化。在实施中，第二镁层36的氧化工艺可以在例如约50℃至约250℃的温度下进行。
除了温度之外，第二镁层36的氧化工艺可以与参考图3B所示的第一镁层32的氧化工艺基本相同。因此，第二镁层36可以具有均匀的特性。
第二氧化工艺的温度可以高于第一温度，因此第二镁层36可以比第一镁层32更积极地被氧化。因此，第二氧化镁层38的镁含量可以小于第一氧化镁层34的镁含量。
参照图4C，可以在第二氧化镁层38上形成另一第二镁层36。
另一第二镁层36可以通过参考图4A所示的相同工艺形成。
参照图4D，另一第二镁层36可以被氧化以形成另一第二氧化镁层38。
另一第二氧化镁层38可以通过参考图4B所示的相同工艺形成。
例如，可以重复执行第二镁层36的沉积工艺和第二镁层36的氧化工艺，以形成具有期望厚度的第二隧道势垒层30b(例如，使得第二隧道势垒层30b由单独形成的第二氧化镁层38的多层结构形成)。在实施中，单独形成的第二氧化镁层38的多层结构可以具有单片结构，使得多层结构与单个连续层不可区分。在实施中，第二隧道势垒层30b可以具有隧道势垒结构30的约30％至约70％的厚度。
如上所述，第二隧道势垒层30b可以包括充分氧化的第二氧化镁层38。
隧道势垒结构30可以通过上述工艺形成为在第二钉扎层16上包括氧化镁。隧道势垒结构30可以具有均匀的特性。
如上所述，在实施中，隧道势垒结构30可以包含例如氧化镁。在实施中，隧道势垒结构30可以包含其他金属氧化物。
参照图5A和图5B，自由层24可以形成在隧道势垒结构上(参见例如图1中的30)。上氧化物层26可以形成在自由层24上(参见图1中的26)。在实施中，上氧化物层26可以包含例如氧化钛、氧化钽、氧化锆、氧化钴、氧化镁等。
除了执行沉积工艺和氧化工艺的温度之外，上氧化物层26可以通过与第一隧道势垒层30a的工艺基本相同或相似的工艺形成。
如图5A所示，金属层40可以形成在自由层24上。在实施中，金属层40可以包含例如钽、锆、钛、钒、钇、钪、钼、镁、钴等。金属层40可以通过DC溅射工艺形成。在实施中，金属层40可以具有例如约至约的厚度。
如图5B所示，可以在金属层40上提供混合气体(包含惰性气体和氧气)以形成金属氧化物层42。
金属层40的沉积工艺和金属层40的氧化工艺可以基本上与参考图3A和图3B所示的相同。然而，靶46可以根据金属层40的种类而包含其他金属。另外，沉积工艺和氧化工艺可以在低于第二温度的第三温度下进行。在实施中，沉积工艺和氧化工艺可以在例如约10℃至约50℃的温度下进行。在实施中，沉积工艺和氧化工艺可以在约50k至约200K的温度下(即，在约-73.15℃至约-223.15℃的温度下)进行。在实施中，第三温度可以等于或小于第一温度。
当沉积工艺和氧化工艺在环境温度或极低温度下进行时，氧化反应速率可能降低。因此，金属层40下方的自由层24可以不被氧化，但是金属层40可以被氧化。
另一金属层40可以形成在金属氧化物层42上。另一金属层40可被氧化以形成或成为金属氧化物层42的一部分。
可以重复执行金属层40的沉积工艺和金属层40的氧化工艺，以形成具有期望厚度的上氧化物层26(参见图1)。上氧化物层26可以帮助保护下面的磁性层。
如图1所示，上电极层28可以形成在上氧化物层26上，由此可以制造出MRAM器件。
图6至图14图示了根据示例性实施例的制造MARM器件的方法中各阶段制造的MARM器件的截面图。
参照图6，隔离层202可以形成在衬底200上，使得衬底200可以被分成有源区和场区。隔离层可以通过浅沟槽隔离(STI)工艺形成。在实施中，可以形成岛状的多个有源区。
晶体管216可以形成在衬底200上。
在实施中，蚀刻掩模可以形成在衬底200上，可以使用蚀刻掩模来蚀刻衬底200以形成沿第一方向延伸的沟槽204。在实施中，可以在一个有源区上形成两个沟槽204。包括依次堆叠的栅极绝缘图案208、栅电极206和硬掩模210的栅极结构可以形成在沟槽204中。可以将杂质注入衬底200的有源区的邻近栅极结构的上部，以形成源极区212和漏极区214。源极区212可以充当两个相邻晶体管216的公共源极。
参照图7，可以在衬底200上形成第一下绝缘中间层230a。第一下绝缘中间层230a的一部分可以被蚀刻以形成分别暴露源极区212的上表面的第一孔。第一导电层可以被形成在第一孔中并被平坦化以形成分别接触源极区212的源极线232。
可以在第一下绝缘中间层230a和源极线232上形成第二下绝缘中间层230b。因此，可以形成包括第一下绝缘中间层230a和第二下绝缘中间层230b的下绝缘中间层结构230。
可以穿过下绝缘中间层结构230形成第二孔，以分别暴露漏极区214。第二导电层可以被形成在第二孔中并被平坦化以形成分别接触漏极区214的接触插塞234。
参照图8，可以在下绝缘中间层结构230上形成第一绝缘中间层238，并且可以穿过第一绝缘中间层238形成第一布线结构236以接触接触插塞234。第一布线结构236可以包括第一阻挡图案236a和第一导电图案236b。
在实施中，第一布线结构108的第一导电图案236b可以包含例如铜。在实施中，第一布线结构236的第一导电图案236b可以包含例如钨、铝等。
参照图9，蚀刻停止层110、第二绝缘中间层112和下电极接触插塞114可以形成在第一绝缘中间层238和第一布线结构236上。
蚀刻停止层110可以通过例如化学气相沉积(CVD)工艺或原子层沉积(ALD)工艺形成，并且可以包含例如氮化硅。第二绝缘中间层112可以通过例如CVD工艺、ALD工艺或旋涂工艺形成。
第二绝缘中间层112和蚀刻停止层110可以被部分蚀刻以形成暴露第一布线结构108的上表面的第一开口113。第二阻挡层和第二导电层可以形成在第一开口113中。第二导电层和第二阻挡层可以被平坦化，直到第二绝缘中间层112的上表面可以被暴露，以分别形成第二导电图案114b和第二阻挡图案114a。第二导电图案114b和第二阻挡图案114a可以形成下电极接触插塞114。
参照图10，下电极层10可以形成在第二绝缘中间层112和下电极接触插塞114上。下电极层10可以包含金属或金属氮化物。
下电极层10可以包含金属，例如钨、钛、钽等，或包含金属氮化物，例如氮化钨、氮化钛、氮化钽等。
参照图11，可以在下电极层10上形成MTJ结构层50。MTJ结构层50可以具有与图1或图2的结构基本相同的结构。
在实施中，晶种层11、第一钉扎层12、第一间隔层14和第二钉扎层16可以顺序地形成在下电极层10上。隧道势垒结构30可以形成在第二钉扎层16上。自由层24和上氧化物层26可以形成在隧道势垒结构30上。
隧道势垒结构30可包括可在不同工艺条件下形成的第一隧道势垒层30a和第二隧道势垒层30b。
在实施中，隧道势垒结构30可以通过与参考图3A至图3D和图4A至图4D所示的工艺基本相同或相似的工艺形成。因此，可以形成隧道势垒结构30而不氧化下面的磁性层(例如第二钉扎层16)。隧道势垒结构30可以具有均匀的特性，而与衬底200上的位置无关。因此，MRAM器件可以具有均匀的电特性，而与其位置无关。
上氧化物层26可以通过与参考图5A和图5B所示的工艺基本相同或相似的工艺形成。因此，可以形成上氧化物层26而不氧化下面的磁性层(例如自由层24)。
参照图12，上电极层28可以形成在MTJ结构层50上。上电极层28可以包含金属或金属氮化物。
上电极层28可以包含金属，例如钨、钛、钽等，或包含金属氮化物，例如氮化钨、氮化钛、氮化钽等。
参照图13，上电极层28可以被图案化以形成上电极28a。上电极28a可以与下电极接触插塞114的上表面重叠。
可以使用上电极28a作为蚀刻掩模来蚀刻MTJ结构层50和下电极层10。蚀刻工艺可以包括物理蚀刻工艺。因此，可以形成包括依次堆叠的下电极10a、MTJ结构50a和上电极28a的可变电阻结构120。
参照图14，第三绝缘中间层122可以形成在第二绝缘中间层112上以覆盖可变电阻结构120。
可以穿过第三绝缘中间层122形成位线124以接触可变电阻结构120的上表面。位线124可以在基本垂直于第一方向的第二方向上延伸，以接触多个上电极28a的上表面。在实施中，多条位线124可以形成为彼此平行。
位线124可以具有包括第三阻挡图案124a和第三导电图案124b的结构。第三阻挡图案124a可以包含例如钛、氮化钛、钽、氮化钽等。第三导电图案124b可以包含例如铜、钨、铝等。
在实施中，上绝缘中间层可以进一步形成在第三绝缘中间层122和位线124上。
通过上述工艺，可以形成包括晶体管、下电极接触插塞114和可变电阻结构120的MRAM器件。如上所述，MRAM器件的隧道势垒结构30可以具有均匀的电阻分布。另外，当形成隧道势垒结构30和形成上氧化物层26时，下面的磁性层不会被氧化。因此，MRAM器件可以具有均匀的电特性。
如同本领域的传统一样，在附图中根据功能块、单元和/或模块描述和图示了实施例。本领域技术人员将理解，这些块、单元和/或模块由电子(或光学)电路(例如逻辑电路、分立元件、微处理器、硬连线电路、存储元件、布线连接等)物理实现，这些电路可以使用基于半导体的制造技术或其他制造技术形成。在块、单元和/或模块由微处理器等实现的情况下，可以使用软件(例如微码)对它们进行编程，以执行这里讨论的各种功能，并且可以可选地由固件和/或软件驱动。或者，每个块、单元和/或模块可以由专用硬件实现，或者作为执行某些功能的专用硬件和执行其他功能的处理器(例如，一个或多个编程的微处理器和相关电路)的组合来实现。此外，在不脱离这里的范围的情况下，实施例的每个块、单元和/或模块可以物理地分离成两个或更多个相互作用和分立的块、单元和/或模块。此外，在不脱离本文范围的情况下，实施例的块、单元和/或模块可以物理地组合成更复杂的块、单元和/或模块。
MRAM器件可以用作移动设备、存储卡、计算机等的存储器件。
通过总结和回顾，可能希望隧道势垒层具有均匀的特性。
实施例可以提供一种制造具有良好特性的MRAM器件的方法。
根据示例实施例的MRAM器件中的隧道势垒结构可以具有均匀的特性。因此，MRAM器件可具有改善的电特性。
这里已经公开了示例性实施例，尽管使用了特定的术语，但是它们被使用并且仅在一般和描述性的意义上被解释，而不是为了限制的目的。在一些情况下，对于本领域普通技术人员来说，在提交本申请时显而易见的是，结合特定实施方式描述的特征、特性和/或元件可以单独使用，或者与结合其他实施例描述的特征、特性和/或元件组合使用，除非另有具体说明。因此，本领域的技术人员将理解，在不脱离如所附权利要求中阐述的本发明的精神和范围的情况下，可以在形式和细节上进行各种改变。

Claims (24)

1.一种制造磁阻随机存取存储器器件的方法，所述方法包括：
在衬底上形成第一磁性层；
在所述第一磁性层上形成第一隧道势垒层，使得所述第一隧道势垒层包含第一金属氧化物，所述第一金属氧化物通过在第一温度下氧化第一金属层而形成；
在所述第一隧道势垒层上形成第二隧道势垒层，使得所述第二隧道势垒层包含第二金属氧化物，所述第二金属氧化物通过在高于所述第一温度的第二温度下氧化第二金属层而形成；以及
在所述第二隧道势垒层上形成第二磁性层。
2.根据权利要求1所述的方法，其中，
氧化所述第一金属层包括：在所述第一金属层上提供混合气体，所述混合气体包含惰性气体和氧气，以及
氧化所述第二金属层包括：在所述第二金属层上提供所述混合气体。
3.根据权利要求2所述的方法，其中，所述混合气体包含80％至95％的惰性气体。
4.根据权利要求2所述的方法，其中，所述混合气体以10sccm至30sccm的流速提供。
5.根据权利要求2所述的方法，其中，在距所述第一金属层或所述第二金属层的表面10mm至30mm的距离处提供所述混合气体。
6.根据权利要求1所述的方法，其中，
所述第一温度在10℃至50℃的范围内，并且
所述第二温度在50℃至250℃的范围内。
7.根据权利要求1所述的方法，其中，
所述第一金属层通过DC溅射工艺形成，并且
所述第二金属层通过DC溅射工艺形成。
8.根据权利要求1所述的方法，其中，
所述第一金属层包含镁，并且
所述第二金属层包含镁。
9.根据权利要求1所述的方法，其中，形成所述第一隧道势垒层包括：重复形成所述第一金属层并氧化所述第一金属层。
10.根据权利要求1所述的方法，其中，形成所述第二隧道势垒层包括：重复形成所述第二金属层并氧化所述第二金属层。
11.根据权利要求1所述的方法，所述方法还包括：在所述第二磁性层上形成上氧化物层，使得所述上氧化物层包含第三金属氧化物，所述第三金属氧化物通过在低于所述第二温度的第三温度下氧化第三金属层而形成。
12.根据权利要求11所述的方法，其中，所述第三温度等于或低于所述第一温度。
13.根据权利要求11所述的方法，其中，氧化所述第三金属层包括：在所述第三金属层上提供混合气体，所述混合气体包含惰性气体和氧气。
14.一种制造磁阻随机存取存储器器件的方法，所述方法包括：
在衬底上形成第一磁性层；
通过执行DC溅射工艺在所述第一磁性层上形成第一金属层；
通过用包含惰性气体和氧气的混合气体在第一温度下氧化所述第一金属层，形成包含第一金属氧化物的第一隧道势垒层；
通过执行DC溅射工艺在所述第一隧道势垒层上形成第二金属层；
通过在高于所述第一温度的第二温度下用所述混合气体氧化所述第二金属层，形成包含第二金属氧化物的第二隧道势垒层；以及
在所述第二隧道势垒层上形成第二磁性层。
15.根据权利要求14所述的方法，其中，所述混合气体包含80％至95％的惰性气体。
16.根据权利要求14所述的方法，其中，在距所述第一金属层或所述第二金属层的表面10mm至30mm的距离处提供所述混合气体。
17.根据权利要求14所述的方法，其中，
所述第一温度在10℃至50℃的范围内，以及
所述第二温度在50℃至250℃的范围内。
18.根据权利要求14所述的方法，所述方法还包括：
通过执行DC溅射工艺在所述第二磁性层上形成第三金属层；以及
形成包含第三金属氧化物的上氧化物层，所述第三金属氧化物通过在低于所述第一温度的第三温度下氧化所述第三金属层而形成。
19.一种制造磁阻随机存取存储器器件的方法，所述方法包括：
在衬底上形成第一磁性层；
在所述第一磁性层上形成第一隧道势垒层，使得所述第一隧道势垒层包含第一金属氧化物，所述第一金属氧化物通过氧化第一金属层形成；
在所述第一隧道势垒层上形成第二隧道势垒层，使得所述第二隧道势垒层包含第二金属氧化物，所述第二金属氧化物通过氧化包含与所述第一金属层的金属相同的金属的第二金属层而形成，使得所述第二隧道势垒层的金属含量小于所述第一隧道势垒层的金属含量；以及
在所述第二隧道势垒层上形成第二磁性层。
20.根据权利要求19所述的方法，其中，
氧化所述第一金属层包括：在所述第一金属层上提供混合气体，所述混合气体包含惰性气体和氧气，以及
氧化所述第二金属层包括：在所述第二金属层上提供所述混合气体。
21.根据权利要求20所述的方法，其中，在距所述第一金属层或所述第二金属层的表面10mm至30mm的距离处提供所述混合气体。
22.根据权利要求19所述的方法，其中，
所述第一金属层通过DC溅射工艺形成，并且
所述第二金属层通过DC溅射工艺形成。
23.根据权利要求19所述的方法，其中，
形成所述第一隧道势垒层是在第一温度下执行的，并且
形成所述第二隧道势垒层是在高于所述第一温度的第二温度下执行的。
24.根据权利要求19所述的方法，所述方法还包括：在所述第二磁性层上形成上氧化物层，使得所述上氧化物层包含第三金属氧化物，所述第三金属氧化物通过氧化第三金属层而形成。
CN201811285410.XA 2017-11-24 2018-10-31 制造磁阻随机存取存储器器件的方法 Active CN109841727B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020170158859A KR102470367B1 (ko) 2017-11-24 2017-11-24 자기 저항 메모리 소자의 제조 방법
KR10-2017-0158859 2017-11-24

Publications (2)

Publication Number Publication Date
CN109841727A true CN109841727A (zh) 2019-06-04
CN109841727B CN109841727B (zh) 2024-01-02

Family

ID=66633594

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201811285410.XA Active CN109841727B (zh) 2017-11-24 2018-10-31 制造磁阻随机存取存储器器件的方法

Country Status (3)

Country Link
US (3) US10784442B2 (zh)
KR (1) KR102470367B1 (zh)
CN (1) CN109841727B (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113013323A (zh) * 2019-12-19 2021-06-22 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法、半导体器件
CN113130735A (zh) * 2019-12-31 2021-07-16 浙江驰拓科技有限公司 磁隧道结中势垒层的制备方法、磁隧道结及其制备方法

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102406277B1 (ko) * 2017-10-25 2022-06-08 삼성전자주식회사 자기 저항 메모리 소자 및 이의 제조 방법
KR102383108B1 (ko) 2018-05-18 2022-04-04 삼성전자주식회사 웨이퍼 처리 장치 및 메모리 소자의 제조 방법
CN114068613A (zh) * 2020-08-05 2022-02-18 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101232073A (zh) * 2007-01-26 2008-07-30 株式会社东芝 磁电阻元件和磁性存储器
CN102203971A (zh) * 2008-09-03 2011-09-28 佳能安内华股份有限公司 用于无定形或微晶MgO隧道势垒的铁磁性优先晶粒生长促进籽晶层
CN102687297A (zh) * 2009-12-28 2012-09-19 佳能安内华股份有限公司 磁阻元件的制造方法
CN103000805A (zh) * 2011-09-09 2013-03-27 克罗科斯科技公司 具有改进的隧穿势垒的磁隧道结
US20160020386A1 (en) * 2014-07-21 2016-01-21 Samsung Electronics Co., Ltd. Method of manufacturing magnetic device
US20160319419A1 (en) * 2015-04-29 2016-11-03 Seagate Technology Llc Methods of forming mgo barrier layer
CN107017337A (zh) * 2015-12-10 2017-08-04 三星电子株式会社 磁存储器件及其制造方法
US20170317273A1 (en) * 2015-01-20 2017-11-02 Tokyo Electron Limited Method for Forming Perpendicular Magnetization Type Magnetic Tunnel Junction Element and Apparatus for Producing Perpendicular Magnetization Type Magnetic Tunnel Junction Element

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6347049B1 (en) * 2001-07-25 2002-02-12 International Business Machines Corporation Low resistance magnetic tunnel junction device with bilayer or multilayer tunnel barrier
US7576956B2 (en) * 2004-07-26 2009-08-18 Grandis Inc. Magnetic tunnel junction having diffusion stop layer
US8373948B2 (en) * 2008-04-28 2013-02-12 Hitachi Global Storage Technologies Netherlands B.V. Tunnel magnetoresistance (TMR) structures with MGO barrier and methods of making same
US8120126B2 (en) * 2009-03-02 2012-02-21 Qualcomm Incorporated Magnetic tunnel junction device and fabrication
JP5995419B2 (ja) 2011-09-01 2016-09-21 株式会社東芝 スパッタリングターゲット及びそれを用いた磁気メモリの製造方法
KR102017623B1 (ko) 2012-08-30 2019-09-03 삼성전자주식회사 자기 메모리 소자
US9136464B1 (en) 2012-09-25 2015-09-15 Everspin Technologies, Inc. Apparatus and process for manufacturing ST-MRAM having a metal oxide tunnel barrier
KR102397904B1 (ko) 2015-09-17 2022-05-13 삼성전자주식회사 낮은 보론 농도를 갖는 영역 및 높은 보론 농도를 갖는 영역을 포함하는 자유 층, 자기 저항 셀, 및 자기 저항 메모리 소자, 및 그 제조 방법
US9825216B2 (en) 2015-10-16 2017-11-21 Samsung Electronics Co., Ltd. Semiconductor memory device
KR102611463B1 (ko) 2016-08-02 2023-12-08 삼성전자주식회사 자기 기억 소자 및 그 제조방법

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101232073A (zh) * 2007-01-26 2008-07-30 株式会社东芝 磁电阻元件和磁性存储器
CN102203971A (zh) * 2008-09-03 2011-09-28 佳能安内华股份有限公司 用于无定形或微晶MgO隧道势垒的铁磁性优先晶粒生长促进籽晶层
CN102687297A (zh) * 2009-12-28 2012-09-19 佳能安内华股份有限公司 磁阻元件的制造方法
CN103000805A (zh) * 2011-09-09 2013-03-27 克罗科斯科技公司 具有改进的隧穿势垒的磁隧道结
US20160020386A1 (en) * 2014-07-21 2016-01-21 Samsung Electronics Co., Ltd. Method of manufacturing magnetic device
US20170317273A1 (en) * 2015-01-20 2017-11-02 Tokyo Electron Limited Method for Forming Perpendicular Magnetization Type Magnetic Tunnel Junction Element and Apparatus for Producing Perpendicular Magnetization Type Magnetic Tunnel Junction Element
US20160319419A1 (en) * 2015-04-29 2016-11-03 Seagate Technology Llc Methods of forming mgo barrier layer
CN107017337A (zh) * 2015-12-10 2017-08-04 三星电子株式会社 磁存储器件及其制造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113013323A (zh) * 2019-12-19 2021-06-22 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法、半导体器件
CN113130735A (zh) * 2019-12-31 2021-07-16 浙江驰拓科技有限公司 磁隧道结中势垒层的制备方法、磁隧道结及其制备方法

Also Published As

Publication number Publication date
KR20190060545A (ko) 2019-06-03
US20210296577A1 (en) 2021-09-23
KR102470367B1 (ko) 2022-11-24
US20200403153A1 (en) 2020-12-24
US20190165262A1 (en) 2019-05-30
CN109841727B (zh) 2024-01-02
US11031549B2 (en) 2021-06-08
US11665970B2 (en) 2023-05-30
US10784442B2 (en) 2020-09-22

Similar Documents

Publication Publication Date Title
CN109841727A (zh) 制造磁阻随机存取存储器器件的方法
EP2862173B1 (en) Memory cells, semiconductor device structures, memory systems, and methods of fabrication
CN109713122A (zh) 磁阻随机存取存储器件及其制造方法
US20140021426A1 (en) Magnetic device and method of manufacturing the same
KR102615694B1 (ko) 정보 저장 소자 및 그 제조방법
CN107017337A (zh) 磁存储器件及其制造方法
WO2015038378A1 (en) Memory cells, methods of fabrication, semiconductor devices, memory systems, and electronic systems
CN107611256A (zh) 磁器件
CN109037433A (zh) 磁存储器件及其制造方法
CN108780780B (zh) 非易失性存储器装置和制造非易失性存储器装置的方法
CN109802032A (zh) 半导体结构与制造方法
US20160020386A1 (en) Method of manufacturing magnetic device
TW200301964A (en) Resistive memory elements with reduced roughness
US11749328B2 (en) Magnetoresistive memory device and manufacturing method thereof
KR102638610B1 (ko) 자기 메모리 장치
US20080265243A1 (en) Magnetic floating gate flash memory structures
US20190140165A1 (en) Boron segregation in magnetic tunnel junctions
CN106654000B (zh) 形成层的方法、制造磁性存储器件和形成磁隧道结的方法
US12010925B2 (en) Magnetic memory device and method for manufacturing the same
KR102678768B1 (ko) 막 형성 방법 및 이를 이용한 자기 기억 소자의 제조방법

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant