CN109841515A - 制作半导体元件的方法 - Google Patents

Abstract

制作半导体元件的方法包含以下操作：提供一基材；形成图案化遮罩层于基材上，图案化遮罩层具有第一开口，第一开口暴露出基材的一部分；移除暴露的基材部分，以在基材中形成凹槽，凹槽具有底部和侧壁；经由第一开口在凹槽的底部和侧壁掺杂第一n型掺杂剂，以形成空穴阻隔层包围凹槽的底部和侧壁；以及形成p型磊晶层于凹槽中。本揭露提供的半导体元件的制作方法，可以简化制程，提高生产效率以及合格率。

Description

制作半导体元件的方法

技术领域

本发明是关于一种半导体元件的制作方法，更详细是关于功率半导体元件的制作方法。

背景技术

由于绝缘栅双极晶体管(insulated gate bipolar transistor,IGBT)具有高频率、大电流等优良特性，因此被广泛地应用于交通工具、家电、电力工程、航空、军事等领域。近年来绝缘栅双极晶体管各种新制程、新技术不断的出现，使绝缘栅双极晶体管的性能更加完善和优良。

但是，由于目前的制程方法皆是使用掺杂制程，需要计算n型掺杂剂及p型掺杂剂在不同温度环境下的扩散速率，才能制作出预期的n型掺杂厚度及p型掺杂厚度。因为需要精准控制n型掺杂剂及p型掺杂剂的扩散厚度，制程的难度提高。因此，亟需改进并简化制程，以提高生产效率与合格率。

发明内容

本揭露的一态样，是提供一种制作半导体元件的方法，其包含提供基材；形成图案化遮罩层于基材上，图案化遮罩层具有第一开口，此第一开口暴露出基材的一部分；移除暴露的基材部分，以在基材中形成凹槽，此凹槽具有底部和侧壁；经由第一开口在凹槽的底部和侧壁掺杂第一n型掺杂剂，以形成空穴阻隔层，此空穴阻隔层包围凹槽的底部和侧壁；以及形成p型磊晶层于凹槽中。

根据本揭露一或多个实施方式，基材包含p型掺杂层、n型缓冲层及n型漂移层，其中n型缓冲层位于p型掺杂层与n型漂移层之间。

根据本揭露一或多个实施方式，其中空穴阻隔层的掺杂浓度为约1×10¹⁵至约5×10¹⁹cm^-3。

根据本揭露一或多个实施方式，经由第一开口在凹槽的底部和侧壁掺杂第一n型掺杂剂包含使用离子植入或电浆离子浸润。

根据本揭露一或多个实施方式，在形成p型磊晶层于凹槽中之后，空穴阻隔层的厚度小于或等于3μm。

根据本揭露一或多个实施方式，其中凹槽具有深度为约1μm至约10μm。

根据本揭露一或多个实施方式，在形成p型磊晶层于凹槽中之后，还包含平坦化p型磊晶层，其中平坦化p型磊晶层包含移除p型磊晶层的一部分以及图案化遮罩层，而露出基材的表面、空穴阻隔层的表面及p型磊晶层的表面；形成栅极氧化层，此栅极氧化层覆盖基材的表面、空穴阻隔层的表面及p型磊晶层的表面；形成图案化栅极层于栅极氧化层上，其中图案化栅极层具有第二开口，此第二开口位于p型磊晶层上；经由第二开口在p型磊晶层中掺杂第二n型掺杂剂，而形成多个n型源极区；形成层间介电层覆盖图案化栅极层；在形成层间介电层之后，在p型磊晶层形成p型掺杂区，且p型掺杂区位于这些n型源极区之间；以及形成电极层于p型掺杂区及层间介电层上，并与p型掺杂区接触。

根据本揭露一或多个实施方式，平坦化p型磊晶层包含使用化学机械研磨制程移除p型磊晶层的一部分；移除图案化遮罩层，而暴露出基材；形成牺牲氧化层覆盖p型磊晶层及基材；以及移除牺牲氧化层。

根据本揭露一或多个实施方式，在形成p型磊晶层于凹槽中之后，还包含移除遮罩层；形成牺牲氧化层覆盖基材及p型磊晶层；在形成牺牲氧化层之后，形成多个n型源极区于p型磊晶层中，这些n型源极区与牺牲氧化层接触；在p型磊晶层形成p型掺杂区，且p型掺杂区位于这些n型源极区之间；在形成p型掺杂区之后，移除牺牲氧化层，而暴露出基材、空穴阻隔层、p型磊晶层中的这些n型源极区及p型掺杂区；形成栅极氧化层覆盖基材、空穴阻隔层及p型磊晶层中的这些n型源极区及p型掺杂区；形成图案化栅极层于栅极氧化层上，其中图案化栅极层具有第二开口，此第二开口位于p型掺杂区及这些n型源极区上方。

根据本揭露一或多个实施方式，制作半导体元件的方法还包含形成层间介电层覆盖图案化栅极层；以及形成电极层于p型掺杂区及层间介电层上，并与p型掺杂区接触。

根据本揭露一或多个实施方式，在形成层间介电层覆盖栅极层之后，暴露一部分的n型源极区。

本揭露提供的半导体元件的制作方法，可以简化制程，不需精准地计算n型掺杂剂及p型掺杂剂在不同温度环境下的扩散速率以控制两者的扩散厚度，进而提高生产效率以及合格率。

附图说明

为让本揭露的上述和其他目的、特征、优点与实施方式能更明显易懂，所附附图的详细说明如下：

图1绘示根据本揭露的某些实施例，制作半导体元件的制程中的一个阶段的半导体元件的剖面图；

图2绘示根据本揭露的某些实施例，制作半导体元件的制程中的一个阶段的半导体元件的剖面图；

图3绘示根据本揭露的某些实施例，制作半导体元件的制程中的一个阶段的半导体元件的剖面图；

图4绘示根据本揭露的某些实施例，制作半导体元件的制程中的一个阶段的半导体元件的剖面图；

图5绘示根据本揭露的某些实施例，制作半导体元件的制程中的一个阶段的半导体元件的剖面图；

图6绘示根据本揭露的某些实施例，制作半导体元件的制程中的一个阶段的半导体元件的剖面图；

图7A-图7E绘示根据本揭露的某些实施例，制作半导体元件的制程中的各个阶段的半导体元件的剖面图；

图8A-图8E绘示根据本揭露的某些实施例，制作半导体元件的制程中的各个阶段的半导体元件的剖面图。

具体实施方式

以下揭露提供许多不同实施例，或示例，以建置所提供的标的物的不同特征。以下叙述的成份和排列方式的特定示例是为了简化本公开。这些当然仅是做为示例，其目的不在构成限制。举例而言，元件的尺寸不被揭露的范围或数值所限制，但可以取决于元件的制程条件与/或所需的特性。此外，第一特征形成在第二特征之上或上方的描述包含第一特征和第二特征有直接接触的实施例，也包含有其他特征形成在第一特征和第二特征之间，以致第一特征和第二特征没有直接接触的实施例。为了简单与清晰起见，不同特征可以任意地绘示成不同大小。

再者，空间相对性用语，例如“下方(beneath)”、“在…之下(below)”、“低于(lower)”、“在…之上(above)”、“高于(upper)”等，是为了易于描述附图中所绘示的元素或特征和其他元素或特征的关系。空间相对性用语除了附图中所描绘的方向外，还包含元件在使用或操作时的不同方向。仪器可以其他方式定向(旋转90度或在其他方向)，而本文所用的空间相对性描述也可以如此解读。

图1-图8E绘示根据本发明各种实施例的半导体元件在不同制程阶段的剖面示意图。首先，请参照图1，提供基材100。在一些实施例中，基材100包含p型掺杂层110、n型缓冲层120及n型漂移层130。基材100的材料可以包含硅(silicon)、碳化硅(silicon carbide)或其他合适的材料。

之后，在基材100上形成图案化遮罩层140。图案化遮罩层140具有第一开口150，第一开口150暴露一部分的基材100。在某些实施例中，图案化遮罩层140是形成于n型漂移层130上。在某些实施例中，图案化遮罩层140的材料可以包含二氧化硅、其他氧化物或其他合适的材料。

请参照图2，移除基材100的暴露部分，以形成凹槽160于基材100中。凹槽160具有底部162以及侧壁164。在某些实施例中，可以使用合适的制程移除基材100的暴露部分，举例来说，干蚀刻或湿蚀刻。在某些实施例中，基材100包含硅的情况下，凹槽160的深度是约1μm至约10μm。在某些实施例中，基材100包含碳化硅的情况下，凹槽160的深度是约1μm至约3μm。值得注意的是，在某些实施例中，图案化遮罩层140是作为移除基材100的暴露部分的蚀刻制程中的遮罩。

接着请参照图3，经由第一开口150在凹槽160的底部162及侧壁164掺杂第一n型掺杂剂，以形成空穴阻隔层170。在某些实施例中，空穴阻隔层170包围凹槽160的底部162及侧壁164。在某些实施例中，第一n型掺杂剂可以包含氮(Nitrogen)或磷(phosphorus)或砷(arsenic)。在某些实施例中，掺杂第一n型掺杂剂可以包含使用离子植入(ionicimplantation)或电浆离子浸润(plasma ion implant immersion)。在一些实施例中，第一n型掺杂剂的掺杂浓度为约1×10¹⁵cm^-3至约5×10¹⁹cm^-3。

接着请参照图4，形成p型磊晶层180于凹槽160中。在某些实施例中，形成p型磊晶层180可以使用适当的制程达成，例如选择性磊晶成长(selective epitaxial growth)。由于在氧化物上较难形成磊晶，故可以利用图案化遮罩层140，使得p型磊晶层180形成于凹槽160中。值得注意的是，由于形成p型磊晶层180的制程需要在高温的环境下执行，此高温的环境可以使空穴阻隔层170的第一n型掺杂剂扩散，使得空穴阻隔层170的厚度增厚。利用形成p型磊晶层180的环境使空穴阻隔层170的厚度增加，可以简化制程，而不需再另外执行加温制程使空穴阻隔层170的第一n型掺杂剂扩散。在某些实施例中，在形成p型磊晶层180之后，空穴阻隔层170的厚度可以为小于或等于3μm。在某些基材100包含硅的实施例中，空穴阻隔层170的厚度可以为约0.5μm至约3μm。在某些基材100包含碳化硅的实施例中，空穴阻隔层170的厚度可以为小于或等于0.5μm。

请参照图5，在形成p型磊晶层180后，执行化学机械研磨制程(chemical-mechanical polishing,CMP)，以平坦化p型磊晶层180。值得注意的是，在某些实施例中，在以化学机械研磨制程平坦化p型磊晶层180后，由于化学机械研磨制程本身的限制的关系，靠近遮罩层140的p型磊晶层180的部分尚具有不平整的表面。

接着请参照图6，移除图案化遮罩层140，以暴露基材100的表面、空穴阻隔层170的表面及p型磊晶层180的表面。在某些实施例中，进行此步骤后，p型磊晶层180的两侧尚具有不平整的表面。本发明实施方式亦提供一种平坦化方法，可以平坦化p型磊晶层180的两侧的不平整表面，请见以下图7A-图7B及图8A-图8C所描述的制程。在某些实施例中，移除遮罩层140可以用合适的方法达成，可例如干蚀刻制程或湿蚀刻制程。

根据本发明某些实施例，图7A-图7E所示的制程可适用于基材100包含硅的半导体元件，并在执行图6所示的制程后，执行图7A-图7E所示的制程。在图7A中，形成牺牲氧化层210于基材100上。值得注意的是，牺牲氧化层210是共形形成于基材100上，也就是说，原本在图6中p型磊晶层180的两侧的不平整表面被氧化。另外，由于是在高温的环境下形成牺牲氧化层210，此高温的环境亦可以使p型磊晶层180的p型掺杂剂扩散至基材100中，使得p型磊晶层180的厚度增加。利用形成牺牲氧化层210的环境使p型磊晶层180的厚度增加，可以减少制程的步骤，而不需再另外执行加温制程使p型磊晶层180的p型掺杂剂扩散。在某些实施例中，牺牲氧化层210的材料可为硅氧化物，例如二氧化硅(SiO₂)。

请参考图7B，移除牺牲氧化层210，使p型磊晶层180的表面平整，并暴露出基材100、空穴阻隔层170及p型磊晶层180。值得注意的是，在移除牺牲氧化层210之后，p型磊晶层180上的不平整表面亦被移除。更进一步说明，在某些实施例中，p型磊晶层180的表面与基材100的表面共平面。

请参考图7C，形成栅极氧化层220于基材100、空穴阻隔层170及p型磊晶层180上，其中栅极氧化层220覆盖基材100的表面、空穴阻隔层170的表面及p型磊晶层180的表面。在某些实施例中，栅极氧化层220的材料可为硅氧化物，例如二氧化硅(SiO₂)。在某些实施例中，栅极氧化层220可以使用热氧化制程或沉积制程形成。

请参考图7D，形成图案化栅极层230于栅极氧化层220上。图案化栅极层230具有第二开口240，第二开口240位于p型磊晶层180上方。然后，经由第二开口240在p型磊晶层180中掺杂第二n型掺杂剂，以形成n型源极区250及n型源极区260于p型磊晶层180中。在某些实施例中，形成n型源极区250及n型源极区260是先掺杂第二n型掺杂剂于p型磊晶层180中，再进行退火制程，以使第二n型掺杂剂扩散。在某些实施例中，第二开口240的两边缘各自对准n型源极区250及n型源极区260。在某些实施例中，n型源极区250及n型源极区260皆与栅极氧化层220接触。在某些实施例中，图案化栅极层230的材料可例如为多晶硅。在一些实施例中，可以通过先形成栅极层(未绘示)覆盖栅极氧化层220，再执行蚀刻制程以移除部分的栅极层，形成第二开口240，而形成图案化栅极层230。在某些实施例中，形成第二开口240可以使用干蚀刻或湿蚀刻达成。在某些实施例中，第二n型掺杂剂可以包含磷(phosphorum)或砷(arsenic)。

请参考图7E，形成层间介电层280覆盖图案化栅极层230，其中层间介电层280亦覆盖部分的栅极氧化层220。在一实施例中，先毯覆式地沉积一层介电层(未绘示)，然后再进行微影蚀刻制程而形成层间介电层280。值得注意的是，在进行蚀刻制程时，亦会将一部分的栅极氧化层220移除，而暴露出一部分的n型源极区250、一部分的n型源极区260及一部分的p型磊晶层180。更进一步说明，层间介电层280的边缘与栅极氧化层220的边缘对齐。

在形成层间介电层280之后，在p型磊晶层180中形成p型掺杂区270，其中p型掺杂区270位于n型源极区250及n型源极区260之间。在某些实施例中，形成p型掺杂区270是先在p型磊晶层180中掺杂p型掺杂剂，再进行退火制程。在层间介电层280形成之后再进行p型磊晶层180的退火制程，有助于层间介电层280的平坦化及平滑化。在某些实施例中，p型掺杂区270是使用离子植入制程而形成。

然后，如图7E所示，在层间介电层280及p型掺杂区270上形成电极层290，其中电极层290与p型掺杂区270接触。更进一步说明，电极层290亦与一部分的n型源极区250和一部分的n型源极区260接触。在一些实施例中，电极层290的材料为金属。

根据本发明某些实施例，图8A-图8E所示的制程可适用于基材100包含碳化硅的半导体元件。在某些实施例中，在执行图6所示的制程后，执行图8A-图8E所示的制程。请参见图8A，形成牺牲氧化层310于基材100上。牺牲氧化层310是共形形成于基材100上，也就是说，原本在图6中p型磊晶层180的两侧的不平整表面被氧化。由于是在高温的环境下形成牺牲氧化层310，在高温的环境中，可以使p型磊晶层180的p型掺杂剂扩散至基材100中，使得p型磊晶层180的厚度增加。利用形成牺牲氧化层310的高温环境使p型掺杂剂扩散，以使p型磊晶层180的厚度增加，可以减少制程的步骤，而不需再另外执行加温制程，例如退火。在某些实施例中，牺牲氧化层310的材料可为硅氧化物，例如二氧化硅(SiO₂)。值得注意的是，在基材包含碳化硅的实施例中，牺牲氧化层的厚度比基材包含硅的实施例的牺牲氧化层的厚度薄。

请参考图8B，在p型磊晶层180中形成n型源极区350及n型源极区360。在某些实施例中，n型源极区350及n型源极区360与牺牲氧化层310接触。在图8B中，亦在p型磊晶层180中形成p型掺杂区370。在某些实施例中，p型掺杂区370配置于n型源极区350及n型源极区360之间。在某些实施例中，p型掺杂区370与牺牲氧化层310接触。在某些实施例中，p型掺杂区270是使用离子植入制程而形成。由于在基材100包含碳化硅的半导体元件中，在高温下的表面性质不稳定，需要较为精准地控制制程温度及时间。若制程中有多次的温度变化，会增加制程的难度，因此可在掺杂第二n型掺杂剂及p型掺杂剂之后，再一并执行退火制程，以降低制程难度。

请参考图8C，移除牺牲氧化层310，以暴露基材100、空穴阻隔层170、p型磊晶层180、n型源极区350、n型源极区360及p型掺杂区370。在移除牺牲氧化层310之后，p型磊晶层180上的不平整表面亦被移除，以使p型磊晶层180表面平整。

请参考图8D，形成栅极氧化层320覆盖基材100、空穴阻隔层170及p型磊晶层180中的n型源极区350、n型源极区360及p型掺杂区370。在某些实施例中，栅极氧化层320可以使用热氧化制程或沉积制程形成。在某些实施例中，栅极氧化层320的材料可为硅氧化物，例如二氧化硅(SiO₂)。

如图8D所示，在形成栅极氧化层320之后，形成图案化栅极层330于栅极氧化层320上。图案化栅极层330具有第二开口340，第二开口340位于p型磊晶层180上方。更详细说明，第二开口340位于n型源极区350、n型源极区360及p型掺杂区370上方。值得注意的是，在某些实施例中，第二开口340的两边缘各自分别对准n型源极区350及n型源极区360。在某些实施例中，n型源极区350、n型源极区360及p型掺杂区370皆与栅极氧化层320接触。在某些实施例中，图案化栅极层330的材料可例如为多晶硅。在一些实施例中，可以通过先形成栅极层(未绘示)覆盖栅极氧化层320，再执行蚀刻制程以移除部分的栅极层，形成第二开口240，而形成图案化栅极层230。在某些实施例中，形成第二开口240可以使用干蚀刻或湿蚀刻达成。

请参考图8E，形成层间介电层380覆盖图案化栅极层330，其中层间介电层380亦覆盖部分的栅极氧化层320。在一实施例中，先毯覆式地沉积一层介电层(未绘示)，然后再进行微影蚀刻制程而形成层间介电层380。值得注意的是，在进行蚀刻制程时，亦会将一部分的栅极氧化层320移除，而暴露出一部分的n型源极区350、一部分的n型源极区360以及p型掺杂区370。更进一步说明，层间介电层380的边缘与栅极氧化层320的边缘对齐。

在形成层间介电层380之后，形成电极层390于层间介电层380及p型掺杂区370上，其中电极层390与p型掺杂区370接触。更进一步说明，电极层390亦与一部分的n型源极区350和一部分的n型源极区360接触。在一些实施例中，电极层390的材料为金属。

请继续参考图8E，本发明实施方式亦提供一种半导体元件结构，此半导体元件结构包含基材100、p型磊晶层180、空穴阻隔层170以及栅极结构300。p型磊晶层180嵌设基材100中。空穴阻隔层170位于基材100中，并包围p型磊晶层180。在某些实施例中，p型磊晶层180包含n型源极区350、n型源极区360及p型掺杂区370，其中p型掺杂区370位于n型源极区350及n型源极区360之间。栅极结构300位于基材100及p型磊晶层180上。在某些实施例中，栅极结构300包含图案化栅极层330及栅极氧化层320，其中图案化栅极层330配置于栅极氧化层320上。在某些实施例中，一部分的n型源极区350及一部分的n型源极区360与栅极氧化层320接触。在一些实施例中，基材100包含p型掺杂层110、n型缓冲层120及n型漂移层130，其中n型缓冲层120位于p型掺杂层110及n型漂移层130之间。

在一些实施例中，此半导体元件结构还包含层间介电层380及电极层390。层间介电层380覆盖图案化栅极层330。在一些实施例中，层间介电层380亦覆盖一部分的栅极氧化层320。在一些实施例中，电极层390与p型掺杂区370接触。

本发明实施方式提供的制作方法以及结构，可以适用于各种半导体元件，例如功率半导体元件。更详细的说明，本发明实施方式提供的制作方法以及结构可以适用于绝缘栅双极晶体管(insulated gate bipolar transistor,IGBT)。另外，本发明实施方式提供的制程亦可以使用于包含硅或碳化硅的基材的半导体元件，但不限于此。

本发明实施方式已经详细地描述某些实施方式，但其他的实施方式也是可能的。因此，所附请求项的精神和范畴不应限于本文所描述的实施方式。

虽然本发明实施方式已以实施方式揭露如上，然其并非用以限定本揭露内容，任何熟悉此技术者，在不脱离本揭露内容的精神与范围内，当可作各种更动与润饰，因此本揭露的保护范围当视所附的权利要求书所界定的范围为准。

Claims (11)

1.一种制作半导体元件的方法，其特征在于，包含：

提供一基材；

形成一图案化遮罩层于该基材上，该图案化遮罩层具有一第一开口暴露出该基材的一部分；

移除暴露的该基材的该部分，以在该基材中形成一凹槽，该凹槽具有一底部和一侧壁；

经由该第一开口在该凹槽的该底部和该侧壁掺杂一第一n型掺杂剂，以形成一空穴阻隔层包围该凹槽的该底部和该侧壁；以及

形成一p型磊晶层于该凹槽中。

2.根据权利要求1所述的制作半导体元件的方法，其特征在于，该基材包含一p型掺杂层、一n型缓冲层及一n型漂移层，该n型缓冲层位于该p型掺杂层与该n型漂移层之间。

3.根据权利要求1所述的制作半导体元件的方法，其特征在于，该空穴阻隔层的掺杂浓度为1×10¹⁵-5×10¹⁹cm^-3。

4.根据权利要求1所述的制作半导体元件的方法，其特征在于，经由该第一开口在该凹槽的该底部和该侧壁掺杂该第一n型掺杂剂包含使用离子植入或电浆离子浸润。

5.根据权利要求1所述的制作半导体元件的方法，其特征在于，在形成该p型磊晶层于该凹槽中之后，该空穴阻隔层的厚度小于或等于3μm。

6.根据权利要求1所述的制作半导体元件的方法，其特征在于，该凹槽具有一深度为1μm至10μm。

7.根据权利要求1所述的制作半导体元件的方法，其特征在于，在形成该p型磊晶层于该凹槽中之后，还包含：

平坦化该p型磊晶层，其中平坦化该p型磊晶层包含移除该p型磊晶层的一部分以及该图案化遮罩层，而露出该基材的一表面、该空穴阻隔层的一表面及该p型磊晶层的一表面；

形成一栅极氧化层覆盖该基材的该表面、该空穴阻隔层的该表面及该p型磊晶层的该表面；

形成一图案化栅极层于该栅极氧化层上，其中该图案化栅极层具有一第二开口位于该p型磊晶层上；

经由该第二开口在该p型磊晶层中掺杂一第二n型掺杂剂，而形成多个n型源极区；

形成一层间介电层覆盖该图案化栅极层；

在形成该层间介电层之后，在该p型磊晶层形成一p型掺杂区，且该p型掺杂区位于所述多个n型源极区之间；以及

形成一电极层于该p型掺杂区及该层间介电层上，并与该p型掺杂区接触。

8.根据权利要求7所述的制作半导体元件的方法，其特征在于，平坦化该p型磊晶层包含：

使用一化学机械研磨制程移除该p型磊晶层的一部分；

移除该图案化遮罩层，而暴露出该基材；

形成一牺牲氧化层覆盖该p型磊晶层及该基材；以及

移除该牺牲氧化层。

9.根据权利要求1所述的制作半导体元件的方法，其特征在于，在形成该p型磊晶层于该凹槽中之后，还包含：

移除该遮罩层；

形成一牺牲氧化层覆盖该基材及该p型磊晶层；

在形成该牺牲氧化层之后，形成多个n型源极区于该p型磊晶层中，所述多个n型源极区与该牺牲氧化层接触；

在该p型磊晶层形成一p型掺杂区，且该p型掺杂区位于所述多个n型源极区之间；

在形成该p型掺杂区之后，移除该牺牲氧化层，而暴露出该基材、该空穴阻隔层、该p型磊晶层中的所述多个n型源极区及该p型掺杂区；

形成一栅极氧化层覆盖该基材、该空穴阻隔层及该p型磊晶层中的所述多个n型源极区及该p型掺杂区；以及

形成一图案化栅极层于该栅极氧化层上，其中该图案化栅极层具有一第二开口位于该p型掺杂区及所述多个n型源极区上方。

10.根据权利要求9所述的制作半导体元件的方法，其特征在于，还包含：

形成一层间介电层覆盖该图案化栅极层；以及

形成一电极层于该p型掺杂区及该层间介电层上，并与该p型掺杂区接触。

11.根据权利要求10所述的制作半导体元件的方法，其特征在于，在形成该层间介电层覆盖该栅极层之后，暴露一部分的该n型源极区。