CN109841242A - 一种基于相变存储器实现二进制并行加法的方法及系统 - Google Patents
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Abstract
本发明公开了一种基于相变存储器实现二进制并行加法的方法及系统，包括：第一相变存储器接收第一脉冲信号，并将第一脉冲信号转化为对应的第一阻值；第一放大电路读取第一阻值，并放大得到对应的第一电压值；第一模数转换电路将第一电压值转换为第一个二位二进制数据；第二相变存储器接收第二脉冲信号，并将第二脉冲信号转化为对应的第二阻值；第二放大电路读取第二阻值，并放大得到对应的第二电压值；第二模数转换电路将第二电压值转换为第二个二位二进制数据；译码电路将第一个二位二进制和第二个二位二进制进行加法运算，得到一个三位二进制数据并输出。本发明通过对相变存储单元施加脉冲，结合后续电路的处理，实现了二位二进制并行加法计算。
Description
技术领域
本发明属于微电子学技术领域，更具体地，涉及一种基于相变存储器实现二进制并行加法的方法及系统。
背景技术
相变存储器是利用相变材料在晶态和非晶态之间可以快速重复转换且不同态具有巨大性质差异的特性而研究出的一种非易失性存储器，有望取代闪存成为下一代主流存储器。状态之间转换目前主要是通过施加脉冲实现。针对相变存储单元的操作分两种：SET和RESET。SET操作是对相变单元施加一个持续时间较长、幅值中等的脉冲使其晶化阻值降低，RESET操作则是施加一个持续时间较短而幅值较高的脉冲使其非晶化阻值增加。
相变存储单元由于晶态和非晶态时阻值差别巨大，人们现已研究利用其稳定存在的中间状态去表征其他值，即实现多值存储，极大提升了存储密度。目前通过调制脉冲的幅值持续时间等参数实现了四值存储等功能。
传统的冯·诺依曼体系结构因为其存储计算分离造成总线传输速度成为制约计算机处理能力的瓶颈，故更高速有效的计算方式需要计算存储一体化的结构。因此利用相变存储器的非易失性和多值特性进行存储一体化是今后研究的方向。同时，现有利用相变存储器进行计算多为串行计算，计算速度很慢，因此利用相变存储器的非易失性和多值特性进行存储一体化是今后研究的方向。
发明内容
针对现有技术的缺陷，本发明的目的在于解决现有利用相变存储器的计算多为串行计算，计算速度很慢的技术问题。
为实现上述目的，第一方面，本发明提供一种基于相变存储器实现二进制并行加法的方法，包括如下步骤：
接收第一脉冲信号，并将第一脉冲信号转化为对应的第一阻值；
读取所述第一阻值，并放大得到对应的第一电压值；
将所述第一电压值转换为第一个二位二进制数据；
接收第二脉冲信号，并将第二脉冲信号转化为对应的第二阻值；
读取所述第二阻值，并放大得到对应的第二电压值；
将所述第二电压值转换为第二个二位二进制数据；
将所述第一个二位二进制和第二个二位二进制进行加法运算，得到一个三位二进制数据并输出，所述三位二进制数据包括一位进位信息和二位二进制加法结果。
可选地，通过两个相变存储器分别将所述第一脉冲信号和第二脉冲信号转化为对应的第一阻值和第二阻值。
可选地，所述第一相变存储器和第二相变存储器包含三种阻值状态，分别为10MΩ，5MΩ和2.5MΩ。
可选地，当所述第一相变存储器和第二相变存储器分别处于三种阻值状态10MΩ，5MΩ和2.5MΩ时，所述第一个二位二进制数据或第二个二位二进制数据分别为高位在前的二位二进制数00、01和10。
第二方面，本发明提供一种基于相变存储器实现二进制并行加法的系统，包括：第一相变存储器、第二相变存储器、第一放大电路、第二放大电路、第一模数转换电路、第二模数转换电路以及译码电路；
所述第一相变存储器接收第一脉冲信号，并将第一脉冲信号转化为对应的第一阻值；
所述第一放大电路读取所述第一阻值，并放大得到对应的第一电压值；
所述第一模数转换电路将所述第一电压值转换为第一个二位二进制数据；
所述第二相变存储器接收第二脉冲信号，并将第二脉冲信号转化为对应的第二阻值；
所述第二放大电路读取所述第二阻值，并放大得到对应的第二电压值；
所述第二模数转换电路将所述第二电压值转换为第二个二位二进制数据；
所述译码电路将所述第一个二位二进制和第二个二位二进制进行加法运算，得到一个三位二进制数据并输出，所述三位二进制数据包括一位进位信息和二位二进制加法结果。
可选地，该系统还包括：第一控制电路和第二控制电路；
所述第一控制电路用于为第一相变存储器提供所述第一脉冲信号；
所述第二控制电路用于为第一相变存储器提供所述第二脉冲信号。
可选地，所述第一相变存储器和第二相变存储器包含三种阻值状态，分别为10MΩ，5MΩ和2.5MΩ。
可选地，所述第一相变存储器和第二相变存储器分别处于三种阻值状态10MΩ，5MΩ和2.5MΩ时，所述第一模数转换电路和第二模数转换电路分别输出为高位在前的二位二进制数00、01和10。
总体而言，通过本发明所构思的以上技术方案与现有技术相比，具有以下有益效果：
本发明通过给两个相变存储器单元施加脉冲后读取阻值并进行电路处理实现二位二进制并行加法计算，在相变存储器进行了加法计算，通过后续电路将相变存储器单元中保存的进位数与和数分离并进行处理实现了二位二值并行加法计算。既实现了存储器与计算器合并为一体，存储操作与运算操作并行，构建了一种新型CPU系统，又实现了位之间的并行计算。
本发明则实现了位并行计算，提升了运算速度，并且为相变存储器应用于存储计算一体化的二进制计算机结构提供了基础，因为在计算机中，加法是实现一切运算的基础。
附图说明
图1是本发明提供的相变存储器实现二位二进制并行加法计算的整个加法系统示意图；
图2是本发明提供的相变存储器实现二位二进制并行加法计算的计算流程图；
图3(a)是基于本发明提供的相变存储器实现二进制并行加法模拟11+11进行计算的一个脉冲施加示意图；
图3(b)是基于本发明提供的相变存储器实现二进制并行加法模拟11+11进行计算的另一个脉冲施加示意图；
图3(c)是基于本发明提供的相变存储器实现二进制并行加法模拟11+11进行计算的计算结果示意图。
具体实施方式
为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。此外，下面所描述的本发明各个实施方式中所涉及到的技术特征只要彼此之间未构成冲突就可以相互组合。
相变存储器至今应用十分广泛，不仅用于存储，还在内存计算和神经形态计算等方面发挥重要作用，其中相变存储器的多态特性发挥了重要作用。因此本发明利用相变存储器的多值特性实现二位二值并行加法计算，完成计算存储一体化的技术进步。
图1是根据本发明实施例一的相变存储器二位二进制并行加法计算系统示意图。整个系统包含控制电路1和控制电路2用以产生脉冲信号；放大部分1和放大部分2用于放大读取所述相变存储器阻值时得到的电压值；模数转换部分1和模数转换部分2用于将压降值转换为二位二进制数；译码部分将四位二进制数转化为三位二进制。
具体地，图1中，A0、B0、A1、B1是输入给相变存储器的脉冲，使得相变存储器的阻值呈现不同状态，取值为0或者1。在一个示例中，A0B0为0 0时，X0Y0为0 0，A0B0为0 1或者1 0时，X0Y0为1 0，A0B0为1 1时，X0Y0为0 1。
图2为计算流程图。首先对相变存储单元进行初始化，使得其初始阻值为10MΩ，然后按照情况对每一位施加SET脉冲，两个相变存储单元分别进行高位和低位的加法，分别输入两个相加的数，其中1表示施加SET脉冲使其阻值为下一种状态，0表示不做处理。以11+01为例，做低位加法1+1的相变存储单元施加两个SET脉冲使得其阻值变为2.5MΩ，而做高位加法1+0的相变存储单元需要施加一个SET脉冲，其阻值变为5MΩ。
施加一个不改变相变单元阻值的电压脉冲读取阻值，由放大电路对得到的值进行放大得到电压值，电压值经过模数转换电路被转换为二位二进制数，其中阻值状态为10MΩ，5MΩ和2.5MΩ时分别对应输出为高位在前的二位二进制数00、01和10。
设高位的输出结果为y1x1，低位的输出结果为y0x0，最终输出结果为z2y2x2，则根据真值表如下表所示：
| y<sub>1</sub> | x<sub>1</sub> | y<sub>0</sub> | x<sub>0</sub> | z<sub>2</sub> | y<sub>2</sub> | x<sub>2</sub> |
| 0 | 0 | 0 | 0 | 0 | 0 | 0 |
| 0 | 0 | 0 | 1 | 0 | 0 | 1 |
| 0 | 0 | 1 | 0 | 0 | 1 | 0 |
| 0 | 1 | 0 | 0 | 0 | 1 | 0 |
| 0 | 1 | 0 | 1 | 0 | 1 | 1 |
| 0 | 1 | 1 | 0 | 1 | 0 | 0 |
| 1 | 0 | 0 | 0 | 1 | 0 | 0 |
| 1 | 0 | 0 | 1 | 1 | 0 | 1 |
| 1 | 0 | 1 | 0 | 1 | 1 | 0 |
它们之间关系符合以下式：
x2＝x0
z2＝y0*x1+y1
根据以上列出的输入输出关系可以构成译码部分，通过与或非等基本逻辑门电路进行二进制处理，将低位的进位信息与高位输出进行结合处理得到最终三位二进制结果。
图3(a)(b)是模拟11+11进行计算的脉冲施加示意图。如图所示，两个相变存储单元分别需要施加两个SET脉冲。图3(c)是利用仿真软件搭建系统得到的计算结果图(其中高位在后)，可以发现此时结果为110，与预期结果一致。
本领域的技术人员容易理解，以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。
Claims (8)
1.一种基于相变存储器实现二进制并行加法的方法，其特征在于，包括如下步骤：
接收第一脉冲信号，并将第一脉冲信号转化为对应的第一阻值；
读取所述第一阻值，并放大得到对应的第一电压值；
将所述第一电压值转换为第一个二位二进制数据；
接收第二脉冲信号，并将第二脉冲信号转化为对应的第二阻值；
读取所述第二阻值，并放大得到对应的第二电压值；
将所述第二电压值转换为第二个二位二进制数据；
将所述第一个二位二进制和第二个二位二进制进行加法运算，得到一个三位二进制数据并输出，所述三位二进制数据包括一位进位信息和二位二进制加法结果。
2.根据权利要求1所述的基于相变存储器实现二进制并行加法的方法，其特征在于，通过两个相变存储器分别将所述第一脉冲信号和第二脉冲信号转化为对应的第一阻值和第二阻值。
3.根据权利要求1所述的基于相变存储器实现二进制并行加法的方法，其特征在于，所述第一相变存储器和第二相变存储器包含三种阻值状态，分别为10MΩ，5MΩ和2.5MΩ。
4.根据权利要求3所述的基于相变存储器实现二进制并行加法的方法，其特征在于，当所述第一相变存储器和第二相变存储器分别处于三种阻值状态10MΩ，5MΩ和2.5MΩ时，所述第一个二位二进制数据或第二个二位二进制数据分别为高位在前的二位二进制数00、01和10。
5.一种基于相变存储器实现二进制并行加法的系统，其特征在于，包括：第一相变存储器、第二相变存储器、第一放大电路、第二放大电路、第一模数转换电路、第二模数转换电路以及译码电路；
所述第一相变存储器接收第一脉冲信号，并将第一脉冲信号转化为对应的第一阻值；
所述第一放大电路读取所述第一阻值，并放大得到对应的第一电压值；
所述第一模数转换电路将所述第一电压值转换为第一个二位二进制数据；
所述第二相变存储器接收第二脉冲信号，并将第二脉冲信号转化为对应的第二阻值；
所述第二放大电路读取所述第二阻值，并放大得到对应的第二电压值；
所述第二模数转换电路将所述第二电压值转换为第二个二位二进制数据；
所述译码电路将所述第一个二位二进制和第二个二位二进制进行加法运算，得到一个三位二进制数据并输出，所述三位二进制数据包括一位进位信息和二位二进制加法结果。
6.根据权利要求5所述的基于相变存储器实现二进制并行加法的系统，其特征在于，还包括：第一控制电路和第二控制电路；
所述第一控制电路用于为第一相变存储器提供所述第一脉冲信号；
所述第二控制电路用于为第一相变存储器提供所述第二脉冲信号。
7.根据权利要求5所述的基于相变存储器实现二进制并行加法的系统，其特征在于，所述第一相变存储器和第二相变存储器包含三种阻值状态，分别为10MΩ，5MΩ和2.5MΩ。
8.根据权利要求7所述的基于相变存储器实现二进制并行加法的系统，其特征在于，所述第一相变存储器和第二相变存储器分别处于三种阻值状态10MΩ，5MΩ和2.5MΩ时，所述第一模数转换电路和第二模数转换电路分别输出为高位在前的二位二进制数00、01和10。
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