CN109742176A - 基于雪崩光电二极管的光检测传感器及其制备方法 - Google Patents

Abstract

本发明公开了一种基于雪崩光电二极管的光检测传感器及其制备方法，其中所述光检测传感器包括：衬底基板、位于所述衬底基板上的雪崩光电二极管APD；其中，所述雪崩光电二极管包括水平的N+型区、P型区、I型区、P+型区。应用本发明可以减薄光检测传感器的整体厚度，且制造工艺简单，可以避免因叠层工艺引起的高概率产品不良。

Description

基于雪崩光电二极管的光检测传感器及其制备方法

技术领域

本发明涉及光检测技术领域，特别是指一种基于雪崩光电二极管的光检测传感器及其制备方法。

背景技术

传统采用阵列基本工艺制成的光检测传感器一般采用非晶硅材料制作PIN光电二极管，将PIN二极管集成在TFT阵列基板上，来实现光敏功能。由于使用PIN器件需采用非晶硅材料制作大面积的三叠层P-I-N结构，其中I层厚度较大，约为1微米，该厚度使其图案化工艺的干刻成为瓶颈工艺，干刻时间长，工艺复杂，极易引起过刻或者残留，导致产品特性恶化。

而APD(雪崩光电二极管)可实现单光子检测，相比于PIN具有更高的光敏感度；因此，现有技术中一种采用APD(雪崩光电二极管)的阵列基板，利用APD的更高光敏感度的单光子检测，可以获得更高的检测灵敏度。

现有技术的基于APD(雪崩光电二极管)阵列的光检测传感器是在控制电路的基底上形成雪崩光电二极管，其中的雪崩光电二极管的结构常常采用容易产生雪崩倍增效应的Read二极管结构，即N+-P-I-P+型结构，其中P+一面接收光。工作时加较大的反向偏压，使得APD达到雪崩倍增状态；对于常用的四个分区的N+-P-I-P+型结构的APD，其结构则为四叠层，包括依次层叠的N+型区、P型区、I型区、P+型区，如图1所示。

然而，本发明的发明人发现，现有的不论是基于APD还是PIN阵列的光检测传感器基板，光敏器件的叠层分区结构不但增加了光检测传感器的整体厚度，而且叠层工艺复杂，容易引起高概率产品不良。

发明内容

本发明提出了一种基于雪崩光电二极管的光检测传感器及其制备方法，减薄光检测传感器的整体厚度，且制造工艺简单，可以避免因叠层工艺引起的高概率产品不良。

基于上述目的，本发明提供一种基于雪崩光电二极管的光检测传感器，包括：衬底基板、位于所述衬底基板上的雪崩光电二极管APD；其中，

所述雪崩光电二极管包括水平的N+型区、P型区、I型区、P+型区。

进一步，所述光检测传感器还包括：

所述雪崩光电二极管的控制电路；

位于所述衬底基板和所述控制电路的MOS器件之间的遮光层；

垫于所述遮光层和MOS器件之间，以及垫于所述衬底基板和雪崩光电二极管之间的缓冲层。

较佳地，所述P+型区的高度大于所述雪崩光电二极管的其它分区的高度。

进一步，所述光检测传感器还包括：

覆盖所述APD和MOS器件的源极、漏极和半导体沟道的GI层；

覆盖于所述GI层和MOS器件的栅极上的绝缘层；

穿过所述绝缘层和GI层的所述MOS器件的源极、漏极的电极连接线，以及所述APD的P+型区、N+型区的电极连接线；

其中，所述APD的P+型区的电极连接线的横截面小于所述APD的P+型区的横截面，为所述APD的P+型区留有接受光照的区域。

本发明还提供一种基于雪崩光电二极管的光检测传感器的制备方法，包括：

在衬底基板上形成雪崩光电二极管APD的多晶硅区域；

对所述APD的多晶硅区域中水平的第二、四、一分区分别进行P、P+、N+掺杂，形成所述APD的P型区、P+型区、N+型区，并形成第二、四分区之间的第三分区的所述APD的I型区。

其中，所述在衬底基板上形成雪崩光电二极管APD的多晶硅区域，具体包括：

在所述衬底基板上沉积一层遮光LS层；

对所述LS层进行一次构图工艺，形成所述雪崩光电二极管的控制电路的MOS器件的遮光层以及所述APD的隔垫层；

在所述衬底基板上沉积一层覆盖所述MOS器件的遮光层以及所述APD的隔垫层的缓冲层；

在所述衬底基板上的缓冲层上沉积一层非晶硅；

对所述非晶硅在对应所述APD的区域进行区域晶化后，进行掩膜、刻蚀，形成所述APD的多晶硅区域。

较佳地，在所述对所述非晶硅在对应所述APD的区域进行区域晶化时，还包括：

对所述非晶硅在对应所述雪崩光电二极管的控制电路的MOS器件的区域进行区域晶化；以及

在所述进行掩膜、刻蚀，形成所述APD的多晶硅区域时，还包括：形成所述MOS器件的多晶硅区域。

较佳地，所述对所述APD的多晶硅区域中水平的第二、四、一分区分别进行P、P+、N+掺杂时，还包括：

对所述MOS器件的多晶硅区域的两端进行P+/N+掺杂，形成所述MOS器件的源极和漏极。

较佳地，所述MOS器件包括PMOS器件和NMOS器件；以及

所述对所述APD的多晶硅区域中水平的第二、四、一分区分别进行P、P+、N+掺杂时，还在所述MOS器件的多晶硅区域的两端进行P+/N+掺杂，形成所述MOS器件的源极和漏极，具体包括：

对所述APD的多晶硅区域中的第二分区进行P掺杂，得到所述APD的P型区；

沉积一层GI层；

在GI层上沉积一层金属层后进行掩膜、刻蚀，形成所述PMOS器件的栅极，以及用于遮挡所述APD的第一、二、三分区以及NMOS器件的多晶硅区域的遮挡区域；

对所述APD的多晶硅区域中的第四分区，以及PMOS器件的两端进行P+掺杂，形成所述APD的P+型区以及所述PMOS器件的源极和漏极；

涂覆一层PR光刻胶后，对所述光刻胶以及光刻胶覆盖下的金属层进行掩膜、湿刻，形成所述NMOS器件的栅极，以及覆盖所述APD的第二、三、四分区以及PMOS器件的多晶硅区域的光刻胶；

对所述APD的多晶硅区域中的第一分区，以及NMOS器件的两端进行N+掺杂，形成所述APD的N+型区以及所述NMOS器件的源极和漏极。

较佳地，在所述对所述APD的多晶硅区域中的第一分区，以及NMOS器件的两端进行N+掺杂后，还包括：

去除残余的光刻胶后，沉积一层绝缘层，并进行掩膜、刻蚀，形成所述MOS器件的源极和漏极的接触孔，以及所述APD的P+型区和N+型区的接触孔；

形成通过所述接触孔的所述MOS器件的源极和漏极的电极连接线，以及所述APD的P+型区和N+型区的电极连接线；

其中，所述APD的P+型区的电极连接线的横截面小于所述APD的P+型区的横截面，为所述APD的P+型区留有接受光照的区域。

本发明的基于雪崩光电二极管的光检测传感器中，包括：衬底基板、位于所述衬底基板上的雪崩光电二极管APD；其中，所述雪崩光电二极管包括水平的N+型区、P型区、I型区、P+型区。在制备本发明的光检测传感器时，在衬底基板上形成一层多晶硅，对所述多晶硅进行掩膜、刻蚀，形成阵列的雪崩光电二极管APD的多晶硅区域；对所述APD的多晶硅区域中水平的第二、四、一分区分别进行P、P+、N+掺杂，形成所述APD的P型区、P+型区、N+型区，并形成第二、四分区之间的第三分区的所述APD的I型区。由于本发明的光检测传感器中的APD的四个分区的N+-P-I-P+型结构不是叠层结构，而是水平结构，从而减小了光检测传感器的整体厚度；且制造本发明的光检测传感器时，对所述APD的多晶硅区域中水平的第二、四、一分区分别进行P、P+、N+掺杂即可完成APD的制造，工艺简单，可以避免因叠层工艺引起的高概率产品不良。

更优地，本发明的基于雪崩光电二极管的光检测传感器中，所述雪崩光电二极管的控制电路与APD同层，同位于缓冲层和绝缘层之间；在制造APD的时还可同时形成雪崩光电二极管的控制电路；相比于现有光检测传感器是在控制电路的基底上形成雪崩光电二极管的技术，本发明的光检测传感器可以具有更薄的整体厚度；且进一步简化了制造工艺。

附图说明

图1为现有技术的四叠层APD的结构示意图；

图2、3为本发明实施例提供的一种基于雪崩光电二极管的光检测传感器的结构示意图；

图4为本发明实施例提供的一种基于雪崩光电二极管的光检测传感器制备方法流程图；

图5a～5l为本发明实施例提供的一种基于雪崩光电二极管的光检测传感器制备方法在各个制备阶段的结构示意图；

图6为本发明实施例提供的形成一层多晶硅的具体方法流程图；

图7为本发明实施例提供的对APD的多晶硅区域进行P、P+、N+掺杂，同时对MOS器件的多晶硅区域的两端进行P+/N+掺杂的具体方法流程图。

具体实施方式

为使本发明的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本发明进一步详细说明。

下面详细描述本发明的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，仅用于解释本发明，而不能解释为对本发明的限制。

本技术领域技术人员可以理解，除非特意声明，这里使用的单数形式“一”、“一个”、“所述”和“该”也可包括复数形式。应该进一步理解的是，当我们称元件被“连接”或“耦接”到另一元件时，它可以直接连接或耦接到其他元件，或者也可以存在中间元件。此外，这里使用的“连接”或“耦接”可以包括无线连接或无线耦接。这里使用的措辞“和/或”包括一个或更多个相关联的列出项的全部或任一单元和全部组合。

需要说明的是，本发明实施例中所有使用“第一”和“第二”的表述均是为了区分两个相同名称非相同的实体或者非相同的参量，可见“第一”“第二”仅为了表述的方便，不应理解为对本发明实施例的限定，后续实施例对此不再一一说明。

本发明的基于雪崩光电二极管的光检测传感器中，包括衬底基板、位于所述衬底基板上的雪崩光电二极管APD；其中，所述雪崩光电二极管包括水平的N+型区、P型区、I型区、P+型区。在制备本发明的光检测传感器时，在衬底基板上形成一层多晶硅，对所述多晶硅进行掩膜、刻蚀，形成阵列的雪崩光电二极管APD的多晶硅区域；对所述APD的多晶硅区域中水平的第二、四、一分区分别进行P、P+、N+掺杂，形成所述APD的P型区、P+型区、N+型区，并形成第二、四分区之间的第三分区的所述APD的I型区。由于本发明的光检测传感器中的APD的四个分区的N+-P-I-P+型结构不是叠层结构，而是水平结构，从而减小了光检测传感器的整体厚度；且制造本发明的光检测传感器时，对所述APD的多晶硅区域中水平的第二、四、一分区分别进行P、P+、N+掺杂即可完成APD的制造，工艺简单，可以避免因叠层工艺引起的高概率产品不良。

更优地，本发明的基于雪崩光电二极管的光检测传感器中，所述雪崩光电二极管的控制电路与APD同层，同位于缓冲层和绝缘层之间；在制造APD的同时还可形成雪崩光电二极管的控制电路；相比于现有光检测传感器是在控制电路的基底上形成雪崩光电二极管的技术，本发明的光检测传感器可以具有更薄的整体厚度；且进一步简化了制造工艺。

下面结合附图详细说明本发明实施例的技术方案。

本发明实施例提供的一种基于雪崩光电二极管的光检测传感器，结构如图2所示，包括：衬底基板201、位于所述衬底基板上的雪崩光电二极管(APD)202；其中，APD202包括水平的N+型区、P型区、I型区、P+型区；APD202可以是多个，组成的雪崩光电二极管(APD)阵列。

进一步，如图3所示，本发明实施例提供的一种基于雪崩光电二极管的光检测传感器中还可包括：雪崩光电二极管的控制电路、位于所述衬底基板和所述控制电路的MOS(Metal-Oxide-Semiconductor，金属-氧化物-半导体)器件之间的遮光层204，以及APD的隔垫层205。其中，控制电路中的MOS器件203可以作为APD的控制开关器件，包括PMOS、NMOS器件。

进一步，本发明实施例提供的一种基于雪崩光电二极管的光检测传感器中还可包括：垫于所述遮光层204和MOS器件203之间，以及垫于所述衬底基板201和雪崩光电二极管之间的缓冲层206。也就是说，雪崩光电二极管(APD)阵列及其控制电路在同层之中，同位于缓冲层上；相比于现有光检测传感器是在控制电路的基底上形成雪崩光电二极管的技术，本发明的光检测传感器可以具有更薄的整体厚度。

较佳地，由于APD的隔垫层205的原因，在隔垫层205上方的缓冲层206的高度，要高于没有隔垫层205处所铺设的缓冲层206的高度；因此可以设计APD202的P+型区贴近于较高的缓冲层的位置处，从而便于制作APD202的P+型区的高度大于APD202的其它分区的高度，以便于APD202的P+型区接受光照。

进一步，本发明实施例提供的一种基于雪崩光电二极管的光检测传感器中还可包括：覆盖所述APD202和MOS器件203的源(S)极、漏(D)极和半导体沟道的GI层207；其中，MOS器件203的栅(G)极位于GI(Gate insulator，栅极绝缘)层207上。

进一步，本发明实施例提供的一种基于雪崩光电二极管的光检测传感器中还可包括：覆盖于GI层207和MOS器件203的栅极上的绝缘层208；

进一步，本发明实施例提供的一种基于雪崩光电二极管的光检测传感器中还可包括：穿过所述绝缘层208和GI层207的所述MOS器件的源极、漏极的电极连接线，以及所述APD的P+型区、N+型区的电极连接线；其中，所述APD的P+型区的电极连接线的横截面小于所述APD的P+型区的横截面，为所述APD的P+型区留有接受光照的区域。

进一步，本发明实施例提供的一种基于雪崩光电二极管的光检测传感器中还可包括：覆盖绝缘层208的树脂层209，以及与所述电极连接线相连且穿过所述树脂层209的ITO(氧化铟锡)。

本发明实施例提供的一种基于雪崩光电二极管的光检测传感器制备方法，具体流程如图4所示，包括如下步骤：

步骤S401：在衬底基板201上形成雪崩光电二极管APD的多晶硅区域。

本步骤中，可以直接在衬底基板201上沉积一层非晶硅后，对非晶硅在对应所述APD的区域进行区域晶化后，进行掩膜、刻蚀，形成所述APD的多晶硅区域。

作为一种更优的实施方式，本步骤可以根据如图6所示的流程形成APD的多晶硅区域，具体包括如下子步骤：

子步骤S601：在所述衬底基板201上沉积一层LS(Light shielding，遮光)层。

子步骤S602：对LS层进行一次构图工艺，形成所述雪崩光电二极管的控制电路的MOS器件的遮光层204以及所述APD的隔垫层205，如图5a所示。

子步骤S603：在所述衬底基板201上沉积一层覆盖所述遮光层204和隔垫层205的缓冲层206。

子步骤S604：在所述衬底基板201上的缓冲层206上沉积一层非晶硅，如图5b所示。

子步骤S605：对沉积的非晶硅在对应所述APD的区域进行区域晶化后，进行掩膜、刻蚀，形成所述APD的多晶硅区域。

较佳地，在本子步骤中，对沉积的非晶硅在对应所述APD的区域进行区域晶化时，还可对所述控制电路的MOS器件的区域进行区域晶化；进而在进行掩膜、刻蚀，形成所述APD的多晶硅区域时，还可形成所述控制电路的MOS器件的多晶硅区域，如图5c所示。

也就是说，在缓冲层206上形成APD的多晶硅区域的同时，还可形成控制电路的MOS器件的多晶硅区域；一方面节省工艺，另一方面APD和MOS器件位于同层中减薄了光检测传感器的整体厚度。

步骤S402：对所述APD的多晶硅区域中水平的第二、四、一分区分别进行P、P+、N+掺杂。

较佳地，在本步骤中，对所述APD的多晶硅区域中水平的第二、四、一分区分别进行P、P+、N+掺杂时，还可对所述MOS器件的多晶硅区域的两端进行P+/N+掺杂，形成所述MOS器件的源极和漏极，具体流程如图7所示，包括如下子步骤：

子步骤S701：对所述APD的多晶硅区域中的第二分区进行P掺杂，得到所述APD的P型区，如图5d所示。

其中，APD的多晶硅区域依次划分为四个区域，分别为第一、二、三、四分区。本子步骤中，可以涂覆一层光刻胶，暴露中APD的第二分区，进而对APD的多晶硅区域中的第二分区进行P掺杂，得到所述APD的P型区。

子步骤S702：沉积一层GI层207，如图5e所示。

子步骤S703：在GI层207上沉积一层金属层后进行掩膜、刻蚀，形成所述PMOS器件的栅极，以及用于遮挡所述APD的第一、二、三分区以及NMOS器件的多晶硅区域的遮挡区域，如图5f。

子步骤S704：对所述APD的多晶硅区域中的第四分区，以及PMOS器件的两端(即SD区域)进行P+掺杂，形成所述APD的P+型区以及所述PMOS器件的源极和漏极，同时也形成了P+型区与P型区之间的I型区，如图5g所示。

子步骤S705：涂覆一层PR光刻胶后，对所述光刻胶以及光刻胶覆盖下的金属层进行掩膜、湿刻，形成所述NMOS器件的栅极，以及覆盖所述APD的第二、三、四分区以及PMOS器件的多晶硅区域的光刻胶，如图5h所示。

子步骤S706：对所述APD的多晶硅区域中的第一分区，以及NMOS器件的两端(即SD区域)进行N+掺杂，形成所述APD的N+型区以及所述NMOS器件的源极和漏极，如图5i所示。

这样，同时完成了缓冲层206上的APD202和MOS器件203的制备，一方面节省了工艺，另一方面APD和MOS器件位于同层中减薄了光检测传感器的整体厚度。

步骤S403：沉积一层绝缘层208，并进行掩膜、刻蚀，形成所述APD的P+型区和N+型区的接触孔。

具体地，本步骤中，去除残余的光刻胶后，沉积一层绝缘层208，并进行掩膜、刻蚀，形成所述MOS器件的源极和漏极的接触孔，以及所述APD的P+型区和N+型区的接触孔，如图5j所示。

步骤S404：形成所述APD202的P+型区和N+型区的电极连接线。

具体地，本步骤中，沉积一层金属层，进行掩膜刻蚀后，形成通过所述接触孔的MOS器件203的源极、漏极的电极连接线，以及APD202的P+型区、N+型区的电极连接线；其中，所述APD的P+型区的电极连接线的横截面小于所述APD的P+型区的横截面，为所述APD的P+型区留有接受光照的区域，如图5k所示。

步骤S405：沉积一层树脂层209，进行掩膜、刻蚀后形成电极连接线的接触孔，如图5l所示。

步骤S406：形成与所述电极连接线相连且穿过所述树脂层209的ITO(氧化铟锡)。

具体地，沉积一层ITO，进行掩膜、刻蚀后形成与所述电极连接线相连且穿过所述树脂层209的ITO，如图3所示。

本发明的基于雪崩光电二极管的光检测传感器中，包括衬底基板、位于所述衬底基板上的雪崩光电二极管APD；其中，所述雪崩光电二极管包括水平的N+型区、P型区、I型区、P+型区。在制备本发明的光检测传感器时，在衬底基板上形成一层多晶硅，对所述多晶硅进行掩膜、刻蚀，形成阵列的雪崩光电二极管APD的多晶硅区域；对所述APD的多晶硅区域中水平的第二、四、一分区分别进行P、P+、N+掺杂，形成所述APD的P型区、P+型区、N+型区，并形成第二、四分区之间的第三分区的所述APD的I型区。由于本发明的光检测传感器中的APD的四个分区的N+-P-I-P+型结构不是叠层结构，而是水平结构，从而减小了光检测传感器的整体厚度；且制造本发明的光检测传感器时，对所述APD的多晶硅区域中水平的第二、四、一分区分别进行P、P+、N+掺杂即可完成APD的制造，工艺简单，可以避免因叠层工艺引起的高概率产品不良。

更优地，本发明的基于雪崩光电二极管的光检测传感器中，所述雪崩光电二极管的控制电路与APD同层，同位于缓冲层上；在制造APD的时还可同时形成雪崩光电二极管的控制电路；相比于现有光检测传感器是在控制电路的基底上形成雪崩光电二极管的技术，本发明的光检测传感器可以具有更薄的整体厚度；且进一步简化了制造工艺。

本技术领域技术人员可以理解，本发明中已经讨论过的各种操作、方法、流程中的步骤、措施、方案可以被交替、更改、组合或删除。进一步地，具有本发明中已经讨论过的各种操作、方法、流程中的其他步骤、措施、方案也可以被交替、更改、重排、分解、组合或删除。进一步地，现有技术中的具有与本发明中公开的各种操作、方法、流程中的步骤、措施、方案也可以被交替、更改、重排、分解、组合或删除。

所属领域的普通技术人员应当理解：以上任何实施例的讨论仅为示例性的，并非旨在暗示本公开的范围(包括权利要求)被限于这些例子；在本发明的思路下，以上实施例或者不同实施例中的技术特征之间也可以进行组合，步骤可以以任意顺序实现，并存在如上所述的本发明的不同方面的许多其它变化，为了简明它们没有在细节中提供。因此，凡在本发明的精神和原则之内，所做的任何省略、修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (10)

1.一种基于雪崩光电二极管的光检测传感器，包括：衬底基板、位于所述衬底基板上的雪崩光电二极管APD；其中，

所述雪崩光电二极管包括水平的N+型区、P型区、I型区、P+型区。

2.根据权利要求1所述的光检测传感器，其特征在于，还包括：

所述雪崩光电二极管的控制电路；

位于所述衬底基板和所述控制电路的MOS器件之间的遮光层；

垫于所述遮光层和MOS器件之间，以及垫于所述衬底基板和雪崩光电二极管之间的缓冲层。

3.根据权利要求2所述的光检测传感器，其特征在于，所述P+型区的高度大于所述雪崩光电二极管的其它分区的高度。

4.根据权利要求2所述的光检测传感器，其特征在于，还包括：

覆盖所述APD和MOS器件的源极、漏极和半导体沟道的GI层；

覆盖于所述GI层和MOS器件的栅极上的绝缘层；

穿过所述绝缘层和GI层的所述MOS器件的源极、漏极的电极连接线，以及所述APD的P+型区、N+型区的电极连接线；

其中，所述APD的P+型区的电极连接线的横截面小于所述APD的P+型区的横截面，为所述APD的P+型区留有接受光照的区域。

5.一种基于雪崩光电二极管的光检测传感器的制备方法，其特征在于，包括：

在衬底基板上形成雪崩光电二极管APD的多晶硅区域；

对所述APD的多晶硅区域中水平的第二、四、一分区分别进行P、P+、N+掺杂，形成所述APD的P型区、P+型区、N+型区，并形成第二、四分区之间的第三分区的所述APD的I型区。

6.根据权利要求5所述的方法，其特征在于，所述在衬底基板上形成雪崩光电二极管APD的多晶硅区域，具体包括：

在所述衬底基板上沉积一层遮光LS层；

对所述LS层进行一次构图工艺，形成所述雪崩光电二极管的控制电路的MOS器件的遮光层以及所述APD的隔垫层；

在所述衬底基板上沉积一层覆盖所述MOS器件的遮光层以及所述APD的隔垫层的缓冲层；

在所述衬底基板上的缓冲层上沉积一层非晶硅；

对所述非晶硅在对应所述APD的区域进行区域晶化后，进行掩膜、刻蚀，形成所述APD的多晶硅区域。

7.根据权利要求6所述的方法，其特征在于，在所述对所述非晶硅在对应所述APD的区域进行区域晶化时，还包括：

对所述非晶硅在对应所述雪崩光电二极管的控制电路的MOS器件的区域进行区域晶化；以及

在所述进行掩膜、刻蚀，形成所述APD的多晶硅区域时，还包括：形成所述MOS器件的多晶硅区域。

8.根据权利要求7所述的方法，其特征在于，所述对所述APD的多晶硅区域中水平的第二、四、一分区分别进行P、P+、N+掺杂时，还包括：

对所述MOS器件的多晶硅区域的两端进行P+/N+掺杂，形成所述MOS器件的源极和漏极。

9.根据权利要求8所述的方法，其特征在于，所述MOS器件包括PMOS器件和NMOS器件；以及

所述对所述APD的多晶硅区域中水平的第二、四、一分区分别进行P、P+、N+掺杂时，还在所述MOS器件的多晶硅区域的两端进行P+/N+掺杂，形成所述MOS器件的源极和漏极，具体包括：

对所述APD的多晶硅区域中的第二分区进行P掺杂，得到所述APD的P型区；

沉积一层GI层；

在GI层上沉积一层金属层后进行掩膜、刻蚀，形成所述PMOS器件的栅极，以及用于遮挡所述APD的第一、二、三分区以及NMOS器件的多晶硅区域的遮挡区域；

对所述APD的多晶硅区域中的第四分区，以及PMOS器件的两端进行P+掺杂，形成所述APD的P+型区以及所述PMOS器件的源极和漏极；

涂覆一层PR光刻胶后，对所述光刻胶以及光刻胶覆盖下的金属层进行掩膜、湿刻，形成所述NMOS器件的栅极，以及覆盖所述APD的第二、三、四分区以及PMOS器件的多晶硅区域的光刻胶；

对所述APD的多晶硅区域中的第一分区，以及NMOS器件的两端进行N+掺杂，形成所述APD的N+型区以及所述NMOS器件的源极和漏极。

10.根据权利要求9所述的方法，其特征在于，在所述对所述APD的多晶硅区域中的第一分区，以及NMOS器件的两端进行N+掺杂后，还包括：

去除残余的光刻胶后，沉积一层绝缘层，并进行掩膜、刻蚀，形成所述MOS器件的源极和漏极的接触孔，以及所述APD的P+型区和N+型区的接触孔；

形成通过所述接触孔的所述MOS器件的源极和漏极的电极连接线，以及所述APD的P+型区和N+型区的电极连接线；

其中，所述APD的P+型区的电极连接线的横截面小于所述APD的P+型区的横截面，为所述APD的P+型区留有接受光照的区域。