KR20150095838A - Motfet를 가진 픽셀화된 촬상장치 및 프로세스 - Google Patents

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Abstract

픽셀화된 촬상장치를 제조하는 방법은 바닥 접촉층 및 상기 바닥 접촉층 상의 감지 소자 블랭킷층을 갖는 기판을 제공하는 단계를 포함한다. 상기 블랭킷층은 인접한 감지 소자를 절연시키는 트렌치에 의해 감지 소자의 어레이로 분리된다. 감지 소자 전극은 트렌치 위에 놓이고 TFT를 형성하는 각각의 감지 소자에 인접하여 형성된다. 금속 산화물 반도체 재료의 층은 전극 위에 놓인 유전체층과 각각의 TFT에 인접하여 상기 감지 소자를 형성하는 상기 블랭킷층의 노출된 상부 표면 상에 형성된다. 금속층은 각각의 TFT 상에 증착되고 전극의 대향하는 측면들 상의 소스/드레인 전극으로 분리된다. 전극 중 하나를 형성하는 금속은 반도체층의 노출된 표면 위에 놓인 MOS 재료에 접촉하여, 어레이 내의 각각의 감지 소자가 MOS 재료에 의해 인접한 TFT로 전기적으로 연결된다.

Description

MOTFET를 가진 픽셀화된 촬상장치 및 프로세스{PIXELATED IMAGER WITH MOTFET AND PROCESS}
본 발명은 외부 조명을 수신하여 전기 신호로 변환시키도록 설계된 촬상장치에 관한 것으로, 특히 대형 면적의 촬상장치(imager)에 관한 것이다.
광 다이오드 촬상장치는 당업계에 공지된 것으로, 예를 들면 디지털 카메라, 적외선 감지기 또는 촬상장치, x선 촬상장치 등을 포함하는 매우 다양한 장치에 사용된다. 일반적으로 적외선 및 x선 촬상장치와 같은 대형 면적의 촬상장치는 디지털 카메라와 같은 작은 면적의 촬상장치에 비해 상이한 문제를 제시한다. 예를 들어, 큰 감지 면적 때문에, 기판은 더 크고 더 무거워야 하고 연결 라인들은 커플링 용량이 더 크고 보다 문제가 될 수 있도록 더 길고 더 두껍다. 큰 크기를 통해 결정 웨이퍼 또한 비싸거나 비실용적이 된다. 예를 들면, 흉부 x선 장치용 이미지 어레이는 400mm x 450mm 크기의 면적을 필요로 하는 반면, 현재 가장 큰 Si 웨이퍼는 직경 300mm의 둥근 디스크이고, 이는 오직 200mm x 200mm의 칩으로만 제조될 수 있다. 즉, 비용 요인 이외에, 실리콘 웨이퍼 치수가 특정한 용도로 제한될 수 있는 것이다.
대형 면적 촬상장치들의 제조에 있어서, 일반적으로 두 가지 접근 방법이 있다. 첫 번째 접근 방법은 먼저(즉, 기판 상에) 광 다이오드를 제조하고 픽셀 TFT 전자장치를 나중에 제조하는 것이다. 두 번째 접근 방법은 기판 상에 픽셀 TFT 전자장치를 제조하고 나중에 광 다이오드 어레이를 제조하는 것이다. 이러한 접근 방법의 각각에서, 조명의 방향, 금속 접점 사이의 상호 작용, 프로세스 단계의 수를 포함하는 다수의 문제점이 있다.
따라서, 종래 기술에 내재된 상기 및 기타 결함을 해결하는 것이 매우 유익할 것이다.
본 발명의 바람직한 목적은 픽셀화 된 촬상장치의 제조 방법의 실시예에 따라 달성된다. 본 방법은 바닥 접촉층 및 상기 바닥 접촉층 상에서 증착 또는 성장되는 감지 소자(sensing element) 블랭킷층을 갖는 기판을 제공하는 단계를 포함한다. 상기 감지 소자 블랭킷층은 어레이 내의 인접한 감지 소자들을 절연시키는 트렌치를 가진 감지 소자의 어레이로 분리된다. 감지 소자 전극은 어레이 내의 각 감지 소자에 인접하여 형성되고, 각각의 감지 소자는 절연 트렌치 위에 놓이고 TFT를 형성한다. 금속 산화물 반도체 재료의 층은 각 TFT의 감지 소자 전극 위에 놓인 유전체층 및 각각의 TFT에 인접하여 감지 소자를 형성하는 감지 소자 블랭킷층의 노출된 상부 표면 상에 형성된다. 소스/드레인 금속의 층이 게이트 전극을 둘러싸는 영역에 걸쳐 각각의 TFT 상에 증착되고, 상기 게이트 전극의 대향하는 측면들 상의 전극들로 분리된다. 소스/드레인 전극 중 하나를 형성하는 금속은 인접하는 감지 소자의 상부 반도체층의 노출된 상부 표면 위에 놓인 금속 산화물 반도체 재료와 전기적으로 접촉한다. 이에 의해, 어레이 내의 각각의 감지 소자는 상기 금속 산화물 반도체 재료에 의해 인접하는 TFT에 전기적으로 연결된다.
본 발명의 바람직한 목적은 기판을 제공하는 단계, 상기 기판 상에 바닥 전극층을 형성하는 단계, 및 바닥 전극층 위에 놓이는 p-n 접합 블랭킷층을 형성하기 위해 상기 바닥 전극 상에 적어도 하부 반도체층 및 위에 놓인 상부 반도체층을 증착시키는 단계를 포함하는 픽셀화된 촬상장치를 제조하는 특정한 방법에 따라서 더 달성된다. 본 방법은 상기 p-n 접합 블랭킷층의 상기 상부 반도체층을 상기 어레이 내의 인접한 광 다이오드들을 절연시키는 트렌치를 가진 광 다이오드의 어레이로 분리하기 위한 제1 마스킹 단계를 이용하는 단계 및 유전체 재료를 가지고 상기 광 다이오드의 어레이를 평탄화시키는 단계를 더 포함한다. 게이트 전극들 각각이 절연 트렌치 위에 놓인 상기 광 다이오드의 어레이의 각각의 광 다이오드에 인접하여 TFT를 형성하는 게이트 전극을 형성하기 위해 제2 마스킹 단계가 이용된다. 게이트 유전체층이 상기 광 다이오드 어레이 상에 증착되고, 제3 마스킹 단계를 이용하여 게이트 유전체층의 일부분가 제거되어 상기 광 다이오드의 어레이 내의 각각의 광 다이오드의 상부 반도체층의 상부 표면을 노출시킨다. 제4 마스킹 단계는 각각의 TFT의 게이트 전극 및 상기 광 다이오드 어레이 내의 각각의 광 다이오드의 상부 반도체층의 노출된 상부 표면 위에 놓인 상기 게이트 유전체층 상에 금속 산화물 반도체 재료의 층을 증착시키기 위해 이용된다. 제5 마스킹 단계는 각각의 광 다이오드의 상기 상부 반도체층의 상기 노출된 상부 표면 위에 놓인 금속 산화물 반도체 재료의 층과 각각의 TFT의 상기 게이드 전극 위에 놓인 에칭 중지 재료층을 증착시키기 위해 이용된다. 제6 마스킹 단계는 상기 게이트 전극을 둘러싸는 영역에 걸쳐 각각의 TFT 상에 소스/드레인 금속의 층을 증착시키고 상기 게이트 전극의 대향하는 측면들 상의 전극들로 상기 소스/드레인 금속의 층을 분리시키기 위해 이용된다. 상기 소스/드레인 전극 중 하나를 형성하는 금속은 상기 인접 광 다이오드의 상부 반도체층의 노출된 상부 표면 위에 놓인 상기 금속 산화물 반도체 재료와 전기적으로 접촉된다.
본 발명의 바람직한 목적은 또한 픽셀화된 촬상장치를 포함하는 구조가 제공되는 본 발명의 특정한 실시예에 따라 달성된다. 상기 구조는 바닥 접촉층 및 상기 바닥 접촉층 상에 증착되는 감지 소자 블랭킷층을 가진 기판을 포함한다. 상기 감지 소자 블랭킷층은 어레이 내에서 인접한 감지 소자를 절연시키는 트렌치를 가진 감지 소자의 어레이로 분리된다. 게이트 전극은 절연 트렌치 위에 놓이고 TFT를 형성하는 각각의 게이트 전극을 가진 어레이 내의 각각의 감지 소자에 인접하여 위치된다. 금속 산화물 반도체 재료의 층은 각각의 TFT의 게이트 전극 위에 놓인 게이트 유전체층과 각각의 TFT에 인접하여 상기 감지 소자를 형성하는 감시 소자 블랭킷층의 노출된 상부 표면 상에 위치된다. 소스/드레인 금속의 층은 상기 게이트 전극을 둘러싼 영역에 걸쳐 각각의 TFT 상에 위치되고 상기 게이트 전극의 대향하는 측면들 상의 전극들로 분리된다. 상기 소스/드레인 전극 중 하나를 형성하는 금속은 상기 인접한 감지 소자의 상부층의 노출된 상부 표면 위에 놓인 상기 금속 산화물 반도체 재료와 전기적으로 접촉되어, 상기 어레이 내의 각각의 감지 소자가 상기 금속 산화물 반도체 재료에 의해 인접한 TFT로 전기적으로 연결된다.
본 발명의 상기 및 추가적이고 보다 특정한 목적과 이점은 도면과 함께 취해진 본 발명의 바람직한 실시예의 하기의 상세한 설명으로부터 당업자들에게 명확해질 것이다.
도 1 내지 7은 본 발명에 따라 촬상장치를 제조하는 간략화된 프로세스에서의 중간 구조를 도시하는 간략화된 층의 다이어그램을 도시한다.
도 8은 본 발명에 따른 최종 촬상장치를 도시하는 간략화된 층의 다이어그램이다.
본 발명에서, TFT 전자장치는 광 다이오드 어레이 상에 직접 제조된다. 기본적으로, 조명은 탑 또는 바닥으로부터 올 수 있다. 예를 들면, 광 다이오드의 기판은 투명하지 않으며, 게르마늄 또는 실리콘 광 다이오드인 경우, 조명은 오직 탑으로부터만 올 수 있다. 본 설명에서, 탑 조명이 편의를 위해 설명된다. 일반적인 예시에서, x선 촬상장치용 신틸레이터(scintillator) 필름(x선을 가시광선으로 변환하는 필름)이 바닥 표면 대신에 탑 표면 상에 적층된다. 이러한 배열은 기판이 신틸레이터 필름을 검출기로부터 분리하고 기판의 두께가 해상도를 감소시킬 수 있다는 사실에 기인한다.
또한, 탑 조명으로, 투명한 탑 전극이 광 다이오드 어레이에 요구된다. 일반적인 a-Si 또는 poly-Si TFT에서, 투명한 전극은 인듐-주석-산화물(ITO)과 같은 투명한 도전체를 증착시키기 위한 하나 이상의 추가적인 단계를 필요로 한다. 또다른, 바닥 광 다이오드 접근방식을 가진 문제는 광 다이오드 공통 전극에 대한 데이터 및 게이트 라인의 커플링 용량이다. 이 용량을 감소시키거나 실질적으로 제거하기 위해 두꺼운 저 k 유전체가 데이터 및 게이트 라인과 광 다이오드 공통 전극 사이에 위치되어야 한다. 두꺼운 유전체를 포함하는 종래 기술에서는 추가적인 프로세스 단계가 요구된다.
특히 도 1을 참조하면, 기판 위에 바닥 금속 전극(12)이 형성되는 기판(10)이 도시된다. 하기의 설명으로부터 이해되는 바와 같이, 바닥 금속 전극(12)은 그 위에 광 다이오드 어레이가 제조되는 공통 전극이다. 다수의 경우에, 패터닝되지 않은 금속 또는 도핑된 반도체 전극이 이용될 수 있다. 일부 특수한 경우, 높은 픽셀 수(pixel count)를 위한 또는 바닥 공통 전극과 탑 행/열 전극 라인 사이의 용량성 커플링을 더 감소시키기 위해서이다. 바닥 공통 전극은 2차원 그리드 형태로 패터닝되어 탑 행/열 그리드 전극 라인 아래의 면적의 대부분을 개방 상태로 남길 수 있다. 간략화 및 명료화를 위해, 도 1의 바닥 전극(12)은 패터닝되지 않은 형태 또는 패터닝된 형태의 연속한 영역을 반영한 연속한 형태로 그려진다. 대응하는 마스크 단계는 하기의 프로세스 흐름에서 카운팅되지 않는다.
제1 반도체층(14)이 전극(12) 상에 증착되고 n 또는 p 형 도전성이 될 수 있다. 진성(intrinsic) 반도체 재료의 층(16)이 층(14) 위에 증착되고, 대향하는 도전성 재료(즉, p 또는 n)의 층(18)이 층(16) 위에 증착된다. 3개의 층이 감지 소자, 또는 이 경우에는 PIN 다이오드 검출기(광 다이오드)를 형성하는 것이 이해될 것이고, 이는 그의 효율성을 위해 바람직한 실시예이다. 그러나, 간단한 p/n 다이오드로 충분하다면, 진성 반도체 재료의 층(16)은 간단히 생략될 수 있다. 어느 프로세스에서건, 층(12, 14, 16, 및 18)은 접점, p-i-n 광 다이오드 블랭킷층, 또는 기판(10) 위에 증착된 감지 소자 블랭킷층이고, 마스크가 필요하지 않다.
감지 소자 블랭킷층은 결정 또는 비정질 형태가 될 수 있다. p-i-n 스택에서의 감지 소자 블랭킷층에 포함될 수 있는 재료의 예시는 비정질 또는 결정 형태로 된 실리콘, 게르마늄, 셀레늄, SiGe, GaAs, InGaAs, SiC, GaN, CuO, CuSe, CuTe, CdS, CdSe, CdTe, InSb, CuInGaS, CuInGaSe, CuInGaTe, TeGeHg CuInSe, CuInS, CuInTe, HgCdTe, 또는 이들의 조합을 포함한다. 예시로서 결정질 게르마늄 또는 Ge-Si 합금을 취하면, 도핑된 결정이 직접적으로 기판으로서 이용될 수 있고, 절연 i 층이 디도핑 또는 반대되는 밸런스의 원소로 리버스 도핑(reverse doping)함으로써 형성될 수 있다. 가시 이미지 어레이에 대해, 비정질 실리콘(a-Si) p-i-n 스택이 PECVD 프로세스에 의해 직접 형성될 수 있다.
p-i-n 광 다이오드 어레이에 추가하여(또는 대신하여), 다른 감지 소자가 탑 및 바닥 전극 사이에 개재된 감지 기능 층을 가지고 형성될 수 있다. 예를 들면, 열 화상 어레이(thermal image array)가 감지 영역에서 열전 층을 가지고 형성될 수 있다. 또다른 예시에서, 압전층이 탑 및 바닥 전극 사이에서 이용될 때 대형 초음파 검출기 어레이가 형성될 수 있다. 또한 상술한 바와 같이, x선 촬상장치를 위한 신틸레이터 필름이 감지 영역에 형성될 수 있다.
도 2를 참조하면, 도 1과 함께 도시되고 기술된 구조가 개별 탑 접점을 가진 개별 PIN 다이오드의 어레이로 패터닝된다(제1 마스크 단계). 본 프로세스에서, 깊은 트렌치(22)가 절연을 위해 그러나 본 실시예에서는 층(14)의 에칭 중지 쇼트를 위해 층(18)과 층(16)을 통과하여 에칭된다. 본 예시에서, 어레이 중 하나의 광 다이오드(20)(센서 소자)만이 도면 및 개시의 간략화를 위해서 그 전체가 도시될 것이다. 광다이오드(20)는 탑 접점(24)을 가진다. 도 3에 도시된 바와 같이, 저 k 유전체 재료(약 6 이하 그리고 바람직하게는 약 4 이하의 유전률을 가진)의 코팅(26)으로 구조가 평탄화된다. 코팅 프로세스(스핀 코팅, 슬롯 코팅, 스프레이 코팅 등과 같은)에 의해 처리될 수 있는 저 k 유전체 재료의 예시는 혼합 또는 다층 형태로 된 폴리머 PMGI, 폴리스티렌, PMMA, 또는 기타 유형의 아크릴 폴리머, 폴리에틸렌, 폴리이미드, 폴리비닐 페놀(PVP), 제온(zeon), PET, PEN, PES, PAN, BCB, SU8, 시레인- 또는 실릴옥시-레인 기반, 금속-유기 기반(마그네슘 기반 또는 구리 기반과 같은) 화합물, 스핀 온 글래스, 그래핀 산화물 및 기타 조합을 포함한다. 트렌치(22)가 본 바람직한 실시예에서 실용적으로 깊이 형성되어(상부 층(18) 만이 에칭되어 광 다이오드를 분리할 수 있도록) 저 k 유전체 재료가 트렌치 영역에서 매우 두껍게 되도록 한다는 것에 유의해야 한다. 이러한 저 k 유전체 재료를 패터닝하는 방법은 당업자들에 공지된 것이며, 습식 에칭 또는 건식 에칭이 이용될 수 있다.
도 4를 추가로 참조하면, 게이트 금속(30)이 평탄화 코팅(26) 상으로 증착 및 패터닝된다(제2 마스크 단계). 여기서, 도 4에서 30a로 표기된 게이트 전극이 어레이 내에서 각각의 광 다이오드와 함께 TFT를 각각 형성하는 것을 가지고 어레이 상에 증착된다. 또한 도 4에서 30b로 표기되는 게이트 라인과 데이터 라인이 트렌치(22)에 대해 위에 놓이는 관계로 증착된다. 게이트 라인과 데이터 라인은 두꺼운 저 k 유전체 재료(26)가 실질적으로 게이트 금속(30)과 바닥 또는 공통 접점(12) 사이의 커플링 용량을 감소시키도록 트렌치(22)에 걸쳐 위치된다.
도 5를 참조하면, 블랭킷 게이트 유전체층(32)이 구조 위에 증착된다. 비아(34)는 게이트 유전체층(32)을 관통하고 평탄화 코팅(26)을 관통하여 개방되어 광다이오드(20)와 어레이 내의 다른 광다이오드의 각각의 탑 접점(24)의 상부 표면을 노출시킨다. 이는 프로세스에서의 제3 마스킹 단계이다. 35로 표기된 개구 또는 비아가 또한 설명으로부터 추후에 도시되고 이해될 외부 연결을 제공하기 위해 인접한 라인(30)으로 본 제3 마스킹 단계에서 제공될 수 있다는 것에 유의해야 한다.
도 6을 참조하면, 금속 산화물 반도체층(40)이 TFT(42)에 대해 채널을 형성하고 광 다이오드(20)의 탑 접점(24) 위에 놓이고 탑 접점(24)과 접촉하기 위해 블랭킷층으로서 증착되고 패터닝된다(제4 마스크 단계). 금속 산화물층(40)은 광 다이오드에 의해 감지되는 복사 파장에 대해 투명하다. 투명한 금속 산화물의 일부 전형적인 예시는 ZnO, InO, AlZnO, ZnInO, InAlZnO, InGaZnO, InSnZnO, ZnSnO, GaSnO, InGaCuO, InCuO, CuZnO, GaCuO, GaZnO, AlCuO 등 및 그 조합을 포함한다. 금속 산화물 반도체 층(40)은 비정질 또는 다결정 형태 일 수 있다. 그러나, 비정질 또는 나노 결정(실질적으로 TFT 치수보다 작은 입자 크기)이 이미지 어레이의 균일성을 위해 바람직하다.
도 7을 참조하면, 에칭 중지층(50)은 TFT(42)의 게이트(30)위에 놓이고 광 다이오드(20)의 탑 접점(24)의 주요 부분 위에 놓이도록 증착되고 패터닝된 블랭킷이다(제5 마스크 단계). 게이트 전극(30a) 위에 놓인 금속 산화물 반도체 재료내에서 액티브 영역을 형성하도록 에칭 중지층(50)이 형성된다. 블랭킷 소스/드레인 금속화츠은 그런 다음 구조 위에 증착되고 패터닝되어(제6 마스크 단계) 금속층을 액티브 영역의 대향하는 측면들 상의 소스/드레인 접점(52/54)으로 분리하고 비아(35)를 통해 인접한 게이트 라인(30)으로 접점(56)을 형성하도록 한다. 에칭 중지층(50)은 금속 산화물층(40)을 손상시키지 않고 금속화층의 에칭을 하도록 할 수 있다. 채널의 탑 상에 에칭 중지층을 가지는 TFT에 대한 대안의 프로세스에서, TFT는 채널 재료의 적절한 선택 및 S/D 에칭 프로세스에 의해 소위 백 채널 에칭(BCE) 방법(대로는 "선택적 에칭"이라고도 함)을 가지고 만들어질 수 있다. 즉, 다양한 재료를 선택함으로써, 금속화 층이 금속 산화물층(40)을 손상시키지 않고 에칭될 수 있고, 에칭 중지층을 패터닝하는 추가적인 단계가 제거될 수 있다.
여기서, 금속 산화물층(40)이 TFT(42)와 PIN 다이오드(20) 사이의 투명 접촉층으로서 기능한다는 것에 유의해야 한다. 투명 접점(TFT(42)와 광 다이오드(20) 사이의 금속 산화물층(400))은 금속 산화물 에칭 마스크(제4 마스크 단계), 에칭 중지 마스크(제5 마스크 단계), 및 S/D 금속화 에칭 마스크(제6 마스크 단계)에 의해 형성된다. 따라서, 광 다이오드(20)의 투명한 탑 전극을 형성하기 위해 추가적인 증착 또는 마스킹 단계는 필요하지 않다. 또한 TFT(42)와 PIN 다이오드(20) 사이의 투명한 접촉층(금속 산화물층(40))의 일부는 대개 층(18) 위에 놓인다는 것에 유의해야 한다. 층(18)은 금속 산화물층(40)으로부터 산소를 흡수하는 경향을 가져서, 금속 산화물층(40)의 그 부분을 (반도체 보다는) 전기 도전체로 만들도록 도전성(캐리어 밀도)을 증가시킨다. 게이트 접점 위에 놓이는 금속 산화물층(40)의 부분은 게이트 유전체층(32)에 인접하고, 이는 도전성(즉, 산소 흡수)에 영향을 끼치지 않아서 TFT(42)의 채널을 형성하는 금속 산화물층(40)의 부분이 반도체로 남도록 한다.
선택적인 필터, 마이크로 렌즈, 또는 패시베이션층(passivation layer)이 센서 소자 어레이의 탑 상에 증착 또는 적층될 수 있다. 박막 패시베이션 층의 일부 예시는 Al2O3, MgO, SiO2, SiN 또는 PbO를 포함하고, 이는 스퍼터링 또는 화학기상증착(CVD)에 의해 형성될 수 있다. 고 에너지 복사 검출기 어레이의 경우에, 주기율표에서의 중원소(PbO와 같은)를 가진 패시베이션층이 복사 차단제(blocker) 뿐 만 아니라 박막 패시베이션으로서 이용될 수 있다. MgO층 또는 저 k 유전체 층으로 투과 개선이 달성될 수 있다. 각각의 감지 소자의 탑 위의 광학 마이크로 렌즈 어레이는 적절한 패터닝 및 에칭 프로세스를 이용하여 투명한 재료를 가지고 형성될 수 있다.
단일한 TFT가 개시된 프로세스를 설명하는 데에 이용되었지만, 다중 TFT 및 보다 많은 버스라인을 가진 센서 픽셀 회로가 동일한 원리를 가지고 설계될 수 있다. 1~2개 이상의 마스크만 비아 및 와이어 연결에 요구된다. TFT에 추가하여, 커패시터가 게이터 절연체 및 위 아래의 전극층을 가지고 만들어질 수 있다. 레지스터는 반도체 금속 산화물을 가지고 만들어질 수 있다. 본 발명에 개시된 픽셀화된 촬상장치는 따라서 금속 산화물 TFT 내에 또는 TFT와 통합된 이미지 리드아웃 회로와 복사 엘리먼트를 구비하는 이미지 픽셀을 포함하는 것으로서 일반화될 수 있다.
TFT 픽셀 전자장치가 투명한 데이터 라인 및 게이트 스캔 라인(게이트(30)로의 라인, 보이지 않음)을 가지고 투명하게 만들어질 수 있다는 것이 이해될 것이다. 투명한 데이터 라인 및 게이트 스캔 라인은 불투명한 데이터 라인 및 게이트 스캔 라인이 사용될 경우 픽셀이 매우 작고 충전율(fill factor)이 매우 작은 고 밀도 촬상장치에 특히 중요하다. 또한 본 발명을 이용할 때 액티브 픽셀 또는 패시브 픽셀을 통합하는 어레이 모두 가능하다는 것에 유의해야 한다.
픽셀화된 이미지 어레이의 구조와 제조 방법을 설명하면서 탑-감지 구성이 이용되었지만, 동일한 구조 및 구성이 바닥-감지 촬상장치에도 사용될 수 있다. 동일한 장치가 바닥 감지 또는 심지어 양방향 감지에 대해서 이용되도록 하기 위해, 바닥 전극 및 기판은 감지하기를 원하는 파장 범위에 대해 투명한 재료로 형성된다. 필요할 때, 기판은 또한 이미지 픽셀의 치수보다 실질적으로 더 작은 원하는 두께로 박막화될 수 있다. 탑 감지 및 바닥 감지 기능을 조합함으로써, 양측으로부터의 복사선 감도를 가지는 이미지 어레이가 달성될 수 있다.
장치 구조 및 프로세스 흐름을 가지고, 다중 검출 대역(가시광선 및 적외선과 같은)을 가지는 센서 어레이가 달성될 수 있다. 예를 들면, p-i1-n-i2-p 또는 n-i1-p-i2-n 형태의 이미지 소자를 가진 이중 대역 센서 어레이가 제조될 수 있다. 이러한 이미지 소자는 필수적으로 직렬로 결합된 2개의 p-i-n 다이오드를 형성한다. 이러한 구조에서, 검출 대역은 바닥 전극과 탑 전극 사이에서 편극(biasing polarity)을 플립핑함으로써 선택될 수 있다. 이러한 편향된 스킴에서, 하나의 p-i-n 다이오드가 역 바이어싱 및 감지 모드에서 선택 또는 연결되는 반면, 다른 것은 순 바이어싱 모드로 연결되어, 도전성 경로를 제공한다. 기술된 수직 배열에 추가하여, 다중 대역 감지 소자는 대안으로 또는 추가적으로 동일한 위치로 배열될 수 있다. 대역 선택은 이중 대역 센서 어레이에서의 이중 대역 센서 소자 모두에 대해 바이어스를 플립핑하는 선택 스위치에 의해 달성될 수 있다.
따라서, 본 발명은 MOTFT 어레이를 가진 탑 조명-바닥 촬상장치를 제조하는 새롭고 개선된 프로세스를 제공한다. 촬상장치 제조를 위한 새롭고 개선된 프로세스는 더 적은 수의 프로세스 단계를 이용하고 수행하기에 간단하다. 또한, 촬상장치 제조를 위한 새롭고 개선된 프로세스는 실질적으로 데이터 라인과 스캔 라인 및 공통 전극 사이의 커플링 용량을 감소시킨다. 추가로, 대형 면적의 촬상장치 제조를 위한 새롭고 개선된 프로세스가 개시되고, 본 발명은 새롭고 개선된 촬상장치, 특히 대형 면적의 촬상장치를 제공한다.
예시의 목적으로 선택된 본 명세서에서 선택된 실시예에 대한 다양한 변형과 변경이 당업자에게는 명확할 것이다. 이러한 변형과 변경이 본 발명의 취지를 벗어나지 않는 정도로, 이러한 변형과 변경은 하기의 청구범위의 올바른 해석에 의해서만 평가되는 범위내에 포함되는 것으로 의도된다.
당업자로 하여금 본 발명을 이해하고 실시할 수 있도록 하는 명료하고 간결한 용어로 본 발명을 설명하면, 본 발명이 청구 범위는 하기와 같다.

Claims (32)

  1. 픽셀화된 촬상장치의 제조 방법으로서,
    바닥 접촉층 및 상기 바닥 접촉층 상에서 증착 또는 성장되는 감지 소자(sensing element) 블랭킷층을 갖는 기판을 제공하는 단계;
    상기 감지 소자 블랭킷층을 어레이 내의 인접한 감지 소자들을 절연시키는 트렌치를 가지는 감지 소자의 어레이로 분리하는 단계;
    각각의 게이트 전극이 절연 트렌치 위에 놓이고 박막 필름 트랜지스터(TFT)를 형성하는 게이트 전극을 상기 어레이 내의 각각의 감지 소자에 인접하여 형성하는 단계;
    각각의 TFT의 게이트 전극 위에 놓이는 게이트 유전체층과 각각의 TFT에 인접하여 상기 감지 소자를 형성하는 상기 감지 소자 블랭킷층의 노출된 상부 표면 상에 금속 산화물 재료의 층을 형성하는 단계; 및
    상기 게이트 전극을 둘러싸는 영역에 걸쳐 각각의 TFT의 금속 산화물 반도체 재료의 층 위에 소스/드레인 금속의 층을 증착시키고, 상기 게이트 전극의 대향하는 측면들 상의 S/D 전극으로 상기 소스/드레인 금속의 층을 분리하는 단계로서, 상기 S/D 전극 중 하나를 형성하는 상기 금속은 상기 인접한 감지 소자의 감지 소자 블랭킷층의 노출된 상부 표면 위에 놓인 상기 금속 산화물 반도체 재료와 전기적으로 접촉하여, 상기 어레이 내의 각각의 감지 소자가 상기 금속 산화물 반도체 재료에 의해 인접한 TFT에 전기적으로 연결되는 단계;
    를 포함하는 것을 특징으로 하는 픽셀화된 촬상장치의 제조 방법.
  2. 제1 항에 있어서, 상기 픽셀화된 촬상장치는 탑 조명, 바닥 조명, 또는 탑 조명과 바닥 조명 모두 중의 하나에 민감한 것을 특징으로 하는 픽셀화된 촬상장치의 제조 방법.
  3. 제2 항에 있어서, 상기 기판 및 바닥 접촉층은 상기 감지 소자의 감지 파장에 대해 투명한 것을 특징으로 하는 픽셀화된 촬상장치의 제조 방법.
  4. 제1 항에 있어서, 상기 게이트 전극을 형성하는 단계는 상기 게이트 전극을 증착하기 전에 상기 트렌치를 평탄화시키는 단계를 포함하는 것을 특징으로 하는 픽셀화된 촬상장치의 제조 방법.
  5. 제1 항에 있어서, 상기 금속 산화물 반도체 재료의 층을 형성하는 단계는 상기 감지 소자의 감지 파장에 대해 투명한 금속 산화물 반도체 재료의 층을 형성하는 단계를 포함하는 것을 특징으로 하는 픽셀화된 촬상장치의 제조 방법.
  6. 제3 항에 있어서, 투명한 금속 산화물 반도체 재료를 가지고 상기 금속 산화물 반도체 재료의 층을 형성하는 단계는 비정질 또는 다결정질 중 하나인 투명한 금속 산화물 반도체 재료를 포함하는 것을 특징으로 하는 픽셀화된 촬상장치의 제조 방법.
  7. 제1 항에 있어서, 상기 어레이 내의 각각의 감지 소자에 인접하여 상기 게이트 전극을 형성하는 단계는 상기 절연 트렌치 위에 놓이는 데이터 라인 및 게이트 스캔 라인을 형성하는 단계를 포함하는 것을 특징으로 하는 픽셀화된 촬상장치의 제조 방법.
  8. 제1 항에 있어서, 상기 소스/드레인 금속의 층을 증착시키는 단계는 상기 게이트 전극 위에 놓인 상기 금속 산화물 반도체 재료에서 액티브 영역을 형성하도록 에칭 중지 재료의 층을 형성하는 단계를 포함하는 것을 특징으로 하는 픽셀화된 촬상장치의 제조 방법.
  9. 제8 항에 있어서, 에칭 중지 재료의 층을 형성하는 단계는 각각의 TFT에 인접하여 감지 소자를 형성하는 상기 감지 소자 블랭킷층의 상부 표면 상에 상기 금속 산화물 반도체 재료의 상부 표면 위에 일부를 형성하는 단계를 포함하는 것을 특징으로 하는 픽셀화된 촬상장치의 제조 방법.
  10. 제1 항에 있어서, 상기 감지 소자 블랭킷층을 제공하는 단계는 상기 바닥 접촉층 상에서 증착 또는 성장되는 p-n 광 다이오드 블랭킷층을 제공하는 단계를 포함하고, 상기 감지 소자 블랭킷층을 상기 감지 소자의 어레이로 분리하는 단계는 어레이 내에서 인접한 광 다이오드들을 절연시키는 트렌치를 가진 광 다이오드의 어레이로 상기 p-n 블랭킷층을 분리하는 단계를 포함하는 것을 특징으로 하는 픽셀화된 촬상장치의 제조 방법.
  11. 제10 항에 있어서, 상기 기판에 상기 p-n 접합 블랭킷층을 제공하는 단계는 p-n 접합을 형성하는 p형과 n형 도전성 중 하나를 가진 반도체 재료의 하부층과 n형과 p형 도전성 중 다른 하나를 가진 반도체 재료의 위에 놓인층을 제공하는 단계를 포함하는 것을 특징으로 하는 픽셀화된 촬상장치의 제조 방법.
  12. 제11 항에 있어서, 반도체 재료의 하부층과 반도체 재료의 위에 놓인층을 제공하는 단계는 PIN 다이오드를 형성하기 위해 상기 하부층과 상기 상부층 사이에 진성 재료의 층을 증착시키는 단계를 포함하는 것을 특징으로 하는 픽셀화된 촬상장치의 제조 방법.
  13. 제11 항에 있어서, 상기 기판에 상기 p-n 접합 블랭킷층을 제공하는 단계는 p-i1-n-i2-p층 또는 n-i1-p-i2-n층 중 하나를 포함하는 블랭킷층을 제공하는 단계를 포함하는 것을 특징으로 하는 픽셀화된 촬상장치의 제조 방법.
  14. 탑조명-바닥 촬상장치를 제조하는 방법에 있어서,
    기판을 제공하고 상기 기판 상에 바닥 전극층을 형성하는 단계;
    상기 바닥 전극층 위에 놓이는 p-n 접합 블랭킷층을 형성하기 위해 상기 바닥 전극 상에 적어도 하부 반도체층 및 위에 놓인 상부 반도체층을 증착 또는 성장시키는 단계;
    상기 p-n 접합 블랭킷층의 상기 상부 반도체층을 어레이 내의 인접한 광 다이오드들을 절연시키는 트렌치를 가진 광 다이오드의 어레이로 분리하는 제1 마스킹 단계를 이용하는 단계;
    유전체 재료를 가지고 상기 광 다이오드의 어레이를 평탄화시키는 단계;
    게이트 전극들 각각이 절연 트렌치 위에 놓인, 상기 광 다이오드의 어레이의 각각의 광 다이오드에 인접하여 TFT를 형성하는 게이트 전극을 형성하는 제2 마스킹 단계를 이용하는 단계;
    게이트 유전체 층을 상기 광 다이오드 어레이 상에 증착 또는 성장시키고, 제3 마스킹 단계를 이용하여 게이트 유전체의 층 일부분들을 제거하여 상기 광 다이오드의 어레이 내의 각각의 광 다이오드의 상부 반도체층의 상부 표면을 노출시키는 단계;
    각각의 TFT의 게이트 전극 및 상기 광 다이오드 어레이 내의 각각의 광 다이오드의 상부 반도체층의 노출된 상부 표면 위에 놓인 상기 게이트 유전체층 상에 금속 산화물 반도체 재료의 층을 증착 또는 성장시키는 제4 마스킹 단계를 이용하는 단계;
    각각의 광 다이오드의 상기 상부 반도체층의 상기 노출된 상부 표면 위에 놓인 금속 산화물 반도체 재료의 층과 각각의 TFT의 상기 게이트 전극 위에 놓인 에칭 중지 재료의 층을 증착시키는 제5 마스킹 단계를 이용하는 단계; 및
    상기 게이트 전극을 둘러싸는 영역에 걸쳐 각각의 TFT 상에 소스/드레인 금속의 층을 증착시키고 상기 게이트 전극의 대향하는 측면들 상의 전극들로 상기 소스/드레인 금속의 층을 분리시키는 제6 마스킹 단계를 이용하는 단계로서, 상기 소스/드레인 전극 중 하나를 형성하는 금속은 인접 광 다이오드의 상부 반도체층의 노출된 상부 표면 위에 놓인 상기 금속 산화물 반도체 재료와 전기적으로 접촉하는 단계;
    를 포함하는 것을 특징으로 하는 탑-조명 바닥 촬상장치를 제조하는 방법.
  15. 제14 항에 있어서, 상기 바닥 전극 상에 적어도 상기 하부 반도체층 및 위에 놓인 상부 반도체층을 증착 또는 성장시키는 단계는 PIN 다이오드를 형성하기 위해 상기 하부 반도체층과 상기 상부 반도체층 사이에 진성 재료 층을 증착시키는 단계를 포함하는 것을 특징으로 하는 탑-조명 바닥 촬상장치를 제조하는 방법.
  16. 제15 항에 있어서, 상기 p-n 접합 블랭킷층의 상부 반도체층을 트렌치를 가진 광 다이오드의 어레이로 분리하는 단계는 진성 재료의 층의 일부를 관통하는 트렌치를 형성하는 단계를 포함하는 것을 특징으로 하는 탑-조명 바닥 촬상장치를 제조하는 방법.
  17. 제14 항에 있어서, 각각의 광 다이오드에 인접하여 TFT를 형성하는 상기 게이트 전극을 형성하는 단계는 상기 절연 트렌치 위에 놓이는 데이터 라인 및 게이트스캔 라인을 형성하는 단계를 포함하는 것을 특징으로 하는 탑-조명 바닥 촬상장치를 제조하는 방법.
  18. 제14 항에 있어서, 상기 금속 산화물 반도체 재료의 층을 증착 또는 성장시키는 단계는 상기 감지 소자의 감지 파장에 대해 투명한 금속 산화물 반도체 재료의 층을 형성하는 단계를 포함하는 것을 특징으로 하는 탑-조명 바닥 촬상장치를 제조하는 방법.
  19. 제18 항에 있어서, 투명한 금속 산화물 반도체 재료의 층을 증착시키는 단계는 비정질 또는 다결정질 중 하나인 투명한 금속 산화물 반도체 재료를 증착시키는 단계를 포함하는 것을 특징으로 하는 탑-조명 바닥 촬상장치를 제조하는 방법.
  20. 제14 항에 있어서, 상기 유전체 재료를 가지고 광 다이오드의 어레이를 평탄화시키는 단계는 폴리머 PMGI, 폴리스티렌, PMMA, 또는 기타 유형의 아크릴 폴리머, 폴리에틸렌, 폴리이미드, 폴리비닐 페놀(PVP), 제온(zeon), PET, PEN, PES, PAN, BCB, SU8, 시레인- 또는 실릴옥시-레인 기반, 금속-유기 기반 화합물, 스핀 온 글래스, 그래핀 산화물 중 하나를 이용한 코팅 프로세스를 포함하는 것을 특징으로 하는 탑-조명 바닥 촬상장치를 제조하는 방법.
  21. 픽셀화된 촬상장치를 포함하는 구조로서,
    바닥 접촉층 및 상기 바닥 접촉층 상에 증착되는 감지 소자 블랭킷층을 가진 기판으로서, 상기 감지 소자 블랭킷층은 감지 소자의 어레이 내에서 인접한 감지 소자들을 절연시키는 트렌치를 가진 감지 소자의 어레이로 분리되는 상기 기판;
    상기 어레이 내의 각각의 감지 소자에 인접한 게이트 전극으로서, 각각의 게이트 전극이 절연 트렌치 위에 놓이고 TFT를 형성하는 상기 게이트 전극;
    각각의 TFT의 게이트 전극 위에 놓인 유전체층과 각각의 TFT에 인접하여 상기 감지 소자를 형성하는 상기 감시 소자 블랭킷층의 노출된 상부 표면 상에 위치된 금속 산화물 반도체 재료의 층; 및
    상기 게이트 전극을 둘러싼 영역에 걸쳐 각각의 TFT 상에 위치되고 상기 게이트 전극의 대향하는 측면들 상의 소스/드레인 전극들로 분리되는 소스/드레인 금속의 층으로서, 상기 소스/드레인 전극 중 하나를 형성하는 상기 금속은 상기 인접한 감지 소자의 상부층의 노출된 상부 표면 위에 놓인 상기 금속 산화물 반도체 재료와 전기적으로 접촉되어, 상기 어레이 내의 각각의 감지 소자가 상기 금속 산화물 반도체 재료에 의해 상기 인접한 TFT로 전기적으로 연결되는 상기 소스/드레인 금속의 층;
    을 포함하는 것을 특징으로 하는 픽셀화된 촬상장치를 포함하는 구조.
  22. 제21 항에 있어서, 상기 감지 소자 블랭킷층은 하부 반도체층, 위에 놓인 상부 반도체층, 및 PIN 다이오드 감지 소자를 형성하는 상기 하부 반도체층과 상기 상부 반도체층 사이의 진성 재료의 층을 포함하는 것을 특징으로 하는 픽셀화된 촬상장치를 포함하는 구조.
  23. 제21 항에 있어서, 상기 감지 소자 블랭킷층은 바닥 접촉층 상에 위치된 p-n 광 다이오드 블랭킷층을 포함하고, 상기 p-n 광 다이오드 블랭킷층은 어레이 내에서 인접한 광 다이오드들을 절연시키는 트렌치를 가진 광 다이오드의 어레이로 분리되는 것을 특징으로 하는 픽셀화된 촬상장치를 포함하는 구조.
  24. 제23 항에 있어서, 상기 p-n 접합 블랭킷층은 p-n 접합을 형성하는 p형 및 n형 도전성 중 하나를 가지는 반도체 재료의 하부층과 n형 및 p형 도전성 중 다른 하나를 가지는 반도체 재료의 위에 놓인층을 포함하는 것을 특징으로 하는 픽셀화된 촬상장치를 포함하는 구조.
  25. 제24 항에 있어서, 상기 반도체 재료의 하부층과 상기 반도체 재료의 위에 놓인 층을 포함하는 상기 p-n 접합 블랭킷층은 PIN 다이오드를 형성하기 위해 상기 하부층과 상기 상부층 사이에 진성 재료 층을 더 포함하는 것을 특징으로 하는 픽셀화된 촬상장치를 포함하는 구조.
  26. 제24 항에 있어서, 상기 p-n 접합 블랭킷층은 p-i1-n-i2-p 층 또는 n-i1-p-i2-n 층 중 하나를 포함하는 것을 특징으로 하는 픽셀화된 촬상장치를 포함하는 구조.
  27. 제21 항에 있어서, 트렌치를 가진 감지 소자의 어레이로 분리된 상기 감지 소자 블랭킷층은 진성 재료의 층의 일부를 통과하여 뻗어있는 트렌치들을 포함하는 것을 특징으로 하는 픽셀화된 촬상장치를 포함하는 구조.
  28. 제21 항에 있어서, 각각의 감지 소자에 인접하고 절연 트렌치 위에 놓인 상기 게이트 전극은 상기 절연 트렌치 위에 놓인 데이터 라인 및 게이트 스캔 라인을 더 포함하는 것을 특징으로 하는 픽셀화된 촬상장치를 포함하는 구조.
  29. 제28 항에 있어서, 평탄화층이 상기 게이트 전극과 데이터 라인 및 게이트 스캔 라인 아래의 트랜치에 배치되는 것을 특징으로 하는 픽셀화된 촬상장치를 포함하는 구조.
  30. 제29 항에 있어서, 상기 평탄화층은 폴리머 PMGI, 폴리스티렌, PMMA, 또는 기타 유형의 아크릴 폴리머, 폴리에틸렌, 폴리이미드, 폴리비닐 페놀(PVP), 제온(zeon), PET, PEN, PES, PAN, BCB, SU8, 시레인- 또는 실릴옥시-레인 기반, 금속-유기 기반 화합물, 스핀 온 글래스, 그래핀 산화물 중 하나의 코팅을 포함하는 것을 특징으로 하는 픽셀화된 촬상장치를 포함하는 구조.
  31. 제21 항에 있어서, 상기 금속 산화물 반도체 재료의 층은 상기 감지 소자의 감지 파장에 대해 투명한 금속 산화물 반도체 재료의 층을 포함하는 것을 특징으로 하는 픽셀화된 촬상장치를 포함하는 구조.
  32. 제31 항에 있어서, 상기 투명한 금속 산화물 반도체 재료는 비정질 또는 다결정 투명 금속 산화물 반도체 재료 중 하나를 포함하는 것을 특징으로 하는 픽셀화된 촬상장치를 포함하는 구조.
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