CN109710024A - 一种clock传输系统、方法、主机板及服务器 - Google Patents

一种clock传输系统、方法、主机板及服务器 Download PDF

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CN109710024A CN201811572739.4A CN201811572739A CN109710024A CN 109710024 A CN109710024 A CN 109710024A CN 201811572739 A CN201811572739 A CN 201811572739A CN 109710024 A CN109710024 A CN 109710024A
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林冠宇
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Abstract

本申请公开了一种clock传输系统、方法、主机板及服务器，包括：时钟产生器，用于输出初始clock；降频模块，用于将初始clock降频为中间clock；还原模块，用于根据中间clock得到还原clock，并将还原clock分别发送至各个存储设备或晶片，其中，还原clock和初始clock相等。本申请通过降频模块降低clock频率来传输，可有助于clock走线更长更远，同时有效降低耦合噪声的发生，通过还原模块将中间clock还原为和初始clock相等的还原clock提供给存储设备或晶片，省去从时钟产生器至晶片或是存储设备的走线，降低了主机板上clock的走线复杂度，使clock走线方式更具弹性。

Description

一种clock传输系统、方法、主机板及服务器
技术领域
本申请涉及服务器领域，特别是涉及一种clock传输系统、方法、主机板及服务器。
背景技术
现阶段云端系统需求越来越大，服务器也需要更大的存储装置，JBOF(Just aBunch Of Flash)是一种在一个底板上安装的带有多个磁盘驱动器的存储设备，JBOF上连接的每个磁盘驱动器，都需要一组100MHz的clock(同步电路中适中的基础频率)，现有的clock传输系统中通过时钟产生器向各个磁盘驱动器输出100MHz的clock，考虑到频率越高的在传播过程中的损耗越大，当clock走线长度过长时，可能会影响clock传输的准确性，因此现有的clock传输系统中，在时钟产生器和磁盘驱动器之间还设置了多个时钟缓冲器，以保证clock准确传输，具体结构如图1所示，由于多个时钟缓冲器的加入，增大了clock传输系统的体积，同时增大了主机板上clock的走线复杂度。
因此，如何提供一种解决上述技术问题的方案是本领域技术人员目前需要解决的问题。
发明内容
本申请的目的是提供一种clock传输系统、clock传输方法、主机板及服务器，有助于clock走线更长更远，同时还可以有效降低耦合噪声的发生，降低了主机板上clock的走线复杂度，使clock走线方式更具弹性。
为解决上述技术问题，本申请提供了一种clock传输系统，包括：
时钟产生器，用于输出初始clock；
降频模块，用于将所述初始clock降频为中间clock；
还原模块，用于根据所述中间clock得到还原clock，并将所述还原clock分别发送至各个存储设备或晶片，其中，所述还原clock和所述初始clock相等。
优选的，所述降频模块为除频器。
优选的，所述还原模块为时脉还原器。
优选的，所述降频模块，还用于根据所述中间clock生成控制信号，并将所述控制信号发送至所述还原模块；
所述还原模块，具体用于根据所述控制信号将所述中间clock还原为还原clock，并将所述还原clock发送至各个存储设备或晶片。
优选的，所述将所述控制信号发送至所述还原模块的过程具体为：
将所述控制信号通过I2C BUS或GPIO发送至所述还原模块。
优选的，所述还原模块中包括：
校准单元，用于对所述还原clock的相位进行校准，以使所述还原clock的相位和所述初始clock的相位同步。
优选的，所述校准单元为锁相环PLL。
为解决上述技术问题，本申请还提供了一种clock传输方法，应用于如上文任意一项所述的clock传输系统，包括：
通过时钟产生器输出初始clock；
通过降频模块将所述初始clock降频为中间clock；
通过还原模块根据所述中间clock得到还原clock，并将所述还原clock分别发送至各个存储设备或晶片，其中，所述还原clock和所述初始clock相等。
为解决上述技术问题，本申请还提供了一种主机板，包括如上文任意一项所述的clock传输系统。
为解决上述技术问题，本申请还提供了一种服务器，包括如上文所述的主机板。
本申请提供了一种clock传输系统，包括：时钟产生器，用于输出初始clock；降频模块，用于将初始clock降频为中间clock；还原模块，用于根据中间clock得到还原clock，并将还原clock分别发送至各个存储设备或晶片，其中，还原clock和初始clock相等。本申请通过降频模块降低clock频率来传输，可有助于clock走线更长更远，同时还可以有效降低耦合噪声的发生，通过还原模块将中间clock还原为和初始clock相等的还原clock提供给存储设备或晶片，可以省去从时钟产生器至晶片或是存储设备的走线，降低了主机板上clock的走线复杂度，使clock走线方式更具弹性。本申请还提供了一种clock传输方法、主机板及服务器，具有和上述clock传输系统相同的有益效果。
附图说明
为了更清楚地说明本申请实施例中的技术方案，下面将对现有技术和实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为现有技术中的一种clock传出系统的结构示意图。
图2为本申请所提供的一种clock传输系统的结构示意图；
图3为本申请所提供的一种clock传输系统的结构示意图；
图4为本申请所提供的一种clock传输方法的步骤流程图。
具体实施方式
本申请的核心是提供一种clock传输系统、clock传输方法、主机板及服务器，有助于clock走线更长更远，同时还可以有效降低耦合噪声的发生，降低了主机板上clock的走线复杂度，使clock走线方式更具弹性。
为使本申请实施例的目的、技术方案和优点更加清楚，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
请参照图2，图2为本申请所提供的一种clock传输系统的结构示意图，图2中，以SSD代替存储设备或晶片，包括：
时钟产生器1，用于输出初始clock；
降频模块2，用于将初始clock降频为中间clock；
作为一种优选的实施例，降频模块2为除频器。
具体的，现阶段的主机板上的clock大多为100MHz，因此本申请以100MHz的初始clock对本申请的方案进行说明。时钟产生器1输出100MHz的初始clock，首先通过降频模块2将100MHz的clock除频至仅有数KHz的中间clock，考虑到频率越高在传播过程中损耗越大，因此本申请降低clock频率再进行传输，可有助于走线更长更远，同时可以有效降低耦合噪声的发生，其中，降频模块2可选用除频器。
还原模块3，用于根据中间clock得到还原clock，并将还原clock分别发送至各个存储设备或晶片，其中，还原clock和初始clock相等。
作为一种优选的实施例，还原模块3为时脉还原器。
具体的，当clock走线至晶片或是存储设备之前，利用还原模块3将数KHz的中间clock还原至100MHz的还原clock，以提供给晶片或是存储设备。
其中，还原模块3具体可以选用时脉还原器，时脉还原器可同时提供多组clock输出，利用除频后的中间clock作为基频，然后在倍频好几组clock输出。由于服务器的主机板很大，且clock需求多，采用本申请的方案，在晶片或是存储设备前端加入时脉还原器，可以省去从时钟产生器1至晶片或是存储设备的走线，减少大量的clock布线，使clock走线方式更具弹性。
本申请提供了一种clock传输系统，包括：时钟产生器，用于输出初始clock；降频模块，用于将初始clock降频为中间clock；还原模块，用于根据中间clock得到还原clock，并将还原clock分别发送至各个存储设备或晶片，其中，还原clock和初始clock相等。本申请通过降频模块降低clock频率来传输，可有助于clock走线更长更远，同时还可以有效降低耦合噪声的发生，通过还原模块将中间clock还原为和初始clock相等的还原clock提供给存储设备或晶片，可以省去从时钟产生器至晶片或是存储设备的走线，降低了主机板上clock的走线复杂度，使clock走线方式更具弹性。
在上述实施例的基础上：
作为一种优选的实施例，降频模块2，还用于根据中间clock生成控制信号，并将控制信号发送至还原模块3；
还原模块3，具体用于根据控制信号将中间clock还原为还原clock，并将还原clock发送至各个存储设备或晶片。作为一种优选的实施例，将控制信号发送至还原模块3的过程具体为：
将控制信号通过I2C BUS或GPIO发送至还原模块3。
具体的，在降频模块2与还原模块3之间，除了有降频后的数KHz的中间clock作为基频外，还有一条KEY BUS，此条KEY BUS可作为降频模块2与还原模块3之间的沟通桥梁，可为数根GPIO(General Purpose Input Output，通用输入输出)，或是一组I2C BUS。参照图3所示，以除频器和时脉还原器为例，若KEY BUS为GPIO，假设有3条BUS，则可有23种控制信号来通知时脉还原器如何还原，例如某一控制信号内容为001，表示除频器将100MHz频率分频至10KHz，则时脉还原器在接收到内容为001的控制信号后，将频率从10KHz还原至100MHz。
作为一种优选的实施例，还原模块3中包括：
校准单元，用于对还原clock的相位进行校准，以使还原clock的相位和初始clock的相位同步。
作为一种优选的实施例，校准单元为锁相环PLL。
具体的，时脉还原器内部的PLL(Phase Locked Loop，锁相环)可做相位校准，以确保还原clock的相位与初始clock的相位能够锁定。
综上所述，本申请降低主机板上clock的走线的复杂度，简化了主机板上clock的布局与布线，从而减少PCB(Printed Circuit Board，印制电路板)层数，可以有效降低耦合噪声的发生，也使clock走线方式更具弹性，进而使主机板设计更加弹性，减少了PCB布局与布线空间，可降低成本。
请参照图4，图4为本申请所提供的一种clock传输方法的步骤流程图，应用于如上文任意一项的clock传输系统，包括：
步骤1：通过时钟产生器输出初始clock；
步骤2：通过降频模块将初始clock降频为中间clock；
步骤3：通过还原模块根据中间clock得到还原clock，并将还原clock分别发送至各个存储设备或晶片，其中，还原clock和初始clock相等。
作为一种优选的实施例，降频模块为除频器。
作为一种优选的实施例，还原模块为时脉还原器。
作为一种优选的实施例，步骤2还包括：
根据中间clock生成控制信号，并将控制信号发送至还原模块；
相应的，步骤3的过程具体为：
通过还原模块根据控制信号将中间clock还原为还原clock，并将还原clock发送至各个存储设备或晶片。
作为一种优选的实施例，将控制信号发送至还原模块的过程具体为：
将控制信号通过I2C BUS或GPIO发送至还原模块。
作为一种优选的实施例，通过还原模块根据中间clock得到还原clock之后，该方法还包括：
通过还原模块中的校准单元对还原clock的相位进行校准，使还原clock的相位和初始clock的相位同步。
作为一种优选的实施例，校准单元为锁相环PLL。
本申请所提供的一种clock传输方法，具有和上述clock传输系统相同的有益效果。
对于本申请所提供的一种clock传输方法的介绍请参照上述实施例，本申请在此不再赘述。
相应的，本申请还提供了一种主机板，包括如上文任意一项的clock传输系统。
本申请所提供的一种主机板，具有和上述clock传输系统相同的有益效果。
对于本申请所提供的一种主机板的介绍请参照上述实施例，本申请在此不再赘述。
相应的，本申请还提供了一种服务器，包括如上文的主机板。
本申请所提供的一种服务器，具有和上述clock传输系统相同的有益效果。
对于本申请所提供的一种服务器的介绍请参照上述实施例，本申请在此不再赘述。
本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。对于实施例公开的方法而言，由于其与实施例公开的系统相对应，所以描述的比较简单，相关之处参见方法部分说明即可。
对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本申请。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本申请的精神或范围的情况下，在其他实施例中实现。因此，本申请将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。

Claims (10)

1.一种clock传输系统，其特征在于，包括：
时钟产生器，用于输出初始clock；
降频模块，用于将所述初始clock降频为中间clock；
还原模块，用于根据所述中间clock得到还原clock，并将所述还原clock分别发送至各个存储设备或晶片，其中，所述还原clock和所述初始clock相等。
2.根据权利要求1所述的clock传输系统，其特征在于，所述降频模块为除频器。
3.根据权利要求1所述的clock传输系统，其特征在于，所述还原模块为时脉还原器。
4.根据权利要求1所述的clock传输系统，其特征在于，所述降频模块，还用于根据所述中间clock生成控制信号，并将所述控制信号发送至所述还原模块；
所述还原模块，具体用于根据所述控制信号将所述中间clock还原为还原clock，并将所述还原clock发送至各个存储设备或晶片。
5.根据权利要求4所述的clock传输系统，其特征在于，所述将所述控制信号发送至所述还原模块的过程具体为：
将所述控制信号通过I2C BUS或GPIO发送至所述还原模块。
6.根据权利要求1所述的clock传输系统，其特征在于，所述还原模块中包括：
校准单元，用于对所述还原clock的相位进行校准，以使所述还原clock的相位和所述初始clock的相位同步。
7.根据权利要求6所述的clock传输系统，其特征在于，所述校准单元为锁相环PLL。
8.一种clock传输方法，其特征在于，应用于如权利要求1-7任意一项所述的clock传输系统，包括：
通过时钟产生器输出初始clock；
通过降频模块将所述初始clock降频为中间clock；
通过还原模块根据所述中间clock得到还原clock，并将所述还原clock分别发送至各个存储设备或晶片，其中，所述还原clock和所述初始clock相等。
9.一种主机板，其特征在于，包括如权利要求1-7任意一项所述的clock传输系统。
10.一种服务器，其特征在于，包括如权利要求9所述的主机板。
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