CN115580365A - 一种时钟信号传输方法、装置、设备及介质 - Google Patents

一种时钟信号传输方法、装置、设备及介质 Download PDF

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CN115580365A CN202211164690.5A CN202211164690A CN115580365A CN 115580365 A CN115580365 A CN 115580365A CN 202211164690 A CN202211164690 A CN 202211164690A CN 115580365 A CN115580365 A CN 115580365A
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Abstract

本申请公开了一种时钟信号传输方法、装置、设备及介质，涉及芯片应用领域，该方法包括：在retimer主板上设置晶振、时钟发生器以及第一时钟缓冲器；利用retimer主板上的晶振与时钟发生器生成时钟信号；利用retimer主板上的第一时钟缓冲器将时钟信号通过串联线路传输至目标retimer板卡上的第二时钟缓冲器，以便第二时钟缓冲器将时钟信号传输至硬盘背板与目标retimer板卡上的retimer芯片。本发明通过利用新增的晶振、时钟发生器以及第一时钟缓冲器，实现本地非同源时钟的应用，可以解决传统的时钟信号传输过程中同源时钟信号传输质量达不到要求的问题，具有走线短，时钟信号质量高的优点，消除了时钟单调性、过冲振铃，抖动等问题，保证了Retimer卡时钟信号的有效性。

Description

一种时钟信号传输方法、装置、设备及介质
技术领域
本发明涉及芯片应用领域，特别涉及一种时钟信号传输方法、装置、设备及介质。
背景技术
随着规模的不断扩大，传统数据中心将服务器、存储设备进行简单堆积，以交换机连接，再辅以虚拟化软件进行资源调度和管理的方式已无法满足需求，必须进行各个层面的技术创新和数据中心架构的变革，也就是融合架构。
第三代融合架构，基于PCIe5.0 Switch开发的IO Fabric系统，针对不同应用需求，可实现资源池系统内PCIe(即Peripheral Component Interconnect Express，高速串行计算机扩展总线)通道的动态分配，高带宽、低延迟，最大化PCIe资源利用率。Microchip(即Microchip Technology Incorporated，美国微芯)已正式发布了支持PCIe 5.0速率的Switchtec PCIe Switch芯片，在与其自家的PCIe 5.0Retimer芯片配合使用时，可以获得比PCIe 5.0规范低80％的延时，大幅提高了系统性能。
低速系统中，时钟的互连延迟和振铃现象可以忽略不计，因为信号有足够的时间达到稳定状态。对于PCIe Fabric高性能网络，由于其多主机共享及动态分配的需求，对于时钟信号的要求很高。在融合架构系统中，CPU(Central Processing Unit，中央处理器)与硬盘分属不同的机箱，而Retimer板卡与硬盘背板直接相连，因此在Retimer板卡上需要对由线缆传送的从其他机箱发出的时钟信号是否有时钟延时、抖动异常等可能进行充分的考虑。时钟信号一旦匹配不当，产生畸变，Retimer芯片则无法正确收发数据，导致系统硬盘无法正常工作。
由上可见，在融合架构应用过程中，如何避免出现由于时钟线路走线过长导致可能会出现时钟延时、抖动的情况是本领域有待解决的问题。
发明内容
有鉴于此，本发明的目的在于提供一种时钟信号传输方法、装置、设备及介质，能够解决融合架构下，Retimer卡同源时钟延时、抖动异常的风险，确保PCIe IO Fabric系统正常工作。其具体方案如下：
第一方面，本申请公开了一种时钟信号传输方法，包括：
在retimer主板上设置晶振、时钟发生器以及第一时钟缓冲器；
利用retimer主板上的晶振与时钟发生器生成时钟信号；
利用所述retimer主板上的第一时钟缓冲器将所述时钟信号通过串联线路传输至目标retimer板卡上的第二时钟缓冲器，以便所述第二时钟缓冲器将所述时钟信号传输至硬盘背板与所述目标retimer板卡上的retimer芯片；所述串联线路为所述retimer主板上的第一时钟缓冲器与所述目标retimer板卡上的第二时钟缓冲器之间通过串阻连接的方式进行连接的线路。
可选的，所述在retimer主板上设置晶振、时钟发生器以及第一时钟缓冲器，包括：
在主板上设置25MHz晶振、9QXL2001 Gen 5时钟发生器以及9QXL2001Gen 5时钟缓冲器。
可选的，所述在retimer主板上设置晶振、时钟发生器以及第一时钟缓冲器之后，还包括：
利用预设连接关系连接所述晶振、时钟发生器以及第一时钟缓冲器；
通过串阻连接的方式将所述retimer主板上的第一时钟缓冲器与目标retimer卡上的第二时钟缓冲器相连。
可选的，所述利用预设连接关系连接所述晶振、时钟发生器以及第一时钟缓冲器，包括：
将所述时钟发生器的XTAL_IN引脚和XTAL_OUT引脚与所述晶振相连，并将所述时钟发生器的输出引脚与所述时钟缓冲器的输入引脚相连。
可选的，所述通过串阻连接的方式将所述retimer主板上的第一时钟缓冲器与retimer卡上的第二时钟缓冲器相连，包括：
通过串阻连接的方式将所述retimer主板上的第一时钟缓冲器的输出引脚与目标retimer卡上的第二时钟缓冲器的输入引脚相连。
可选的，所述利用所述retimer主板上的第一时钟缓冲器将所述时钟信号通过串联线路传输至目标retimer板卡上的第二时钟缓冲器，以便所述第二时钟缓冲器将所述时钟信号传输至硬盘背板与所述目标retimer板卡上的retimer芯片之后，还包括：
当获取到质量监测指令，则利用预设时钟信号质量监测方法监测时钟信号传输质量，然后以预设格式进行生成质量监测结果，并等待线路切换指令；
当获取到线路切换指令，则通过所述串联线路中预留的串阻切换时钟传输线路。
可选的，所述通过所述串联线路中预留的串阻切换时钟传输线路之后，还包括：
利用所述目标retimer板卡上的第二时钟缓冲器接收上层机箱发送的时钟信号，以便所述第二时钟缓冲器将所述时钟信号传输至硬盘背板与所述目标retimer板卡上的retimer芯片。
第二方面，本申请公开了一种时钟信号传输装置，包括：
器件设置模块，用于在retimer主板上设置晶振、时钟发生器以及第一时钟缓冲器；
时钟信号生成模块，用于利用retimer主板上的晶振与时钟发生器生成时钟信号；
时钟信号传输模块，用于利用所述retimer主板上的第一时钟缓冲器将所述时钟信号通过串联线路传输至目标retimer板卡上的第二时钟缓冲器，以便所述第二时钟缓冲器将所述时钟信号传输至硬盘背板与所述目标retimer板卡上的retimer芯片；所述串联线路为所述retimer主板上的第一时钟缓冲器与所述目标retimer板卡上的第二时钟缓冲器之间通过串阻连接的方式进行连接的线路。
第三方面，本申请公开了一种电子设备，包括：
存储器，用于保存计算机程序；
处理器，用于执行所述计算机程序，以实现前述的时钟信号传输方法。
第四方面，本申请公开了一种计算机存储介质，用于保存计算机程序；其中，所述计算机程序被处理器执行时实现前述公开的时钟信号传输方法的步骤。
本申请在retimer主板上设置晶振、时钟发生器以及第一时钟缓冲器；利用retimer主板上的晶振与时钟发生器生成时钟信号；利用所述retimer主板上的第一时钟缓冲器将所述时钟信号通过串联线路传输至目标retimer板卡上的第二时钟缓冲器，以便所述第二时钟缓冲器将所述时钟信号传输至硬盘背板与所述目标retimer板卡上的retimer芯片；所述串联线路为所述retimer主板上的第一时钟缓冲器与所述目标retimer板卡上的第二时钟缓冲器之间通过串阻连接的方式进行连接的线路。这样一来，便可以解决传统的时钟信号传输过程中同源时钟信号传输质量达不到要求的问题，通过利用新增的晶振、时钟发生器以及第一时钟缓冲器，实现非同源时钟的应用。并且，本申请中本地时钟源及时钟缓冲器有走线短，时钟信号质量高的优点，消除了时钟单调性、过冲振铃，抖动等问题，同时也保证了点对点的拓扑，保证了Retimer卡时钟信号的有效性。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。
图1为本申请提供的一种时钟信号传输方法流程图；
图2为现有的Retimer卡时钟信号传输结构图；
图3为本申请提供的一种时钟信号传输结构图；
图4为本申请提供的一种具体的时钟信号传输方法流程图；
图5为本申请提供的一种时钟信号传输装置结构示意图；
图6为本申请提供的一种电子设备结构图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
现有技术中，在Retimer板卡上需要对由线缆传送的从其他机箱发出的时钟信号是否有时钟延时、抖动异常等可能进行充分的考虑，时钟信号一旦匹配不当，产生畸变，Retimer芯片则无法正确收发数据，导致系统硬盘无法正常工作。本发明实能够解决融合架构下由于时钟线路走线过长导致Retimer板卡时钟信号质量差的问题。
本发明实施例公开了一种时钟信号传输方法，参见图1所述，该方法包括：
步骤S11：在retimer主板上设置晶振、时钟发生器以及第一时钟缓冲器。
如图2所示为以三张Retimer卡为例的现有的Retimer卡时钟信号传输结构图，Retimer卡时钟信号由上级机箱通过CDPF连接器传输到本地retimer板卡时经过retimer板卡中设置的时钟缓冲器后使用，增强和复制从其他机箱总线驱动端发出的同源时钟信号，后续时钟缓冲器将时钟信号发送至retimer板卡中设置的retimer芯片和与所述retimer板卡直接连接的硬盘背板，供Retimer芯片和硬盘背板使用。具体地，时钟信号传输至硬盘背板时，会传输至硬盘背板中预先设置的连接器。整个时钟信号传输过程中采用同源传输的方式。可以理解的是，所述retimer板卡中的时钟缓冲器可以使用DB800ZL时钟缓冲器，所述硬盘背板中预先设置的连接器可以是Gen 5MCIO连接器。
如图3所示为本申请提出的一种以三张Retimer卡为例的时钟信号传输结构图，即在Retimer卡的主板上新增晶振、时钟发生器、时钟缓冲器，便可给多个Retimer卡提供本地非同源时钟。
本申请实施例中，所述在retimer主板上设置晶振、时钟发生器以及第一时钟缓冲器，可以包括：在主板上设置25MHz晶振、9QXL2001 Gen 5时钟发生器以及9QXL2001 Gen 5时钟缓冲器。也即，本申请实施例中，所述晶振优选为25MHz晶振，所述时钟发生器优选为9QXL2001 Gen 5时钟发生器，所述时钟缓冲器优选为9QXL2001 Gen 5时钟缓冲器。
本申请实施例中，所述在retimer主板上设置晶振、时钟发生器以及第一时钟缓冲器之后，还可以包括：利用预设连接关系连接所述晶振、时钟发生器以及第一时钟缓冲器；通过串阻连接的方式将所述retimer主板上的第一时钟缓冲器与目标retimer卡上的第二时钟缓冲器相连。可以理解的是，本申请实施例中将retimer主板上设置的时钟缓冲器称作第一时钟缓冲器，将retimer板卡上设置的时钟缓冲器称作第二时钟缓冲器。
本申请实施例中，所述利用预设连接关系连接所述晶振、时钟发生器以及第一时钟缓冲器，可以包括：将所述时钟发生器的XTAL_IN引脚和XTAL_OUT引脚与所述晶振相连，并将所述时钟发生器的输出引脚与所述时钟缓冲器的输入引脚相连。
可以理解的是，在retimer主板上设置晶振、时钟发生器以及第一时钟缓冲器之后，还会对晶振、时钟发生器以及第一时钟缓冲器进行连接。在具体的实施方式中，当晶振为25MHz晶振，时钟发生器为9QXL2001 Gen 5时钟发生器，第一时钟缓冲器为9QXL2001 Gen5时钟缓冲器时，可以将9QXL2001Gen 5时钟发生器的XTAL_OUT引脚与XTAL_IN引脚与25MHz晶振相连。将9QXL2001 Gen 5时钟发生器的输出引脚DIF0_P/N与9QXL2001 Gen 5时钟缓冲器的输入引脚DIF_IN_P/N相连。
本申请实施例中，所述通过串阻连接的方式将所述retimer主板上的第一时钟缓冲器与retimer卡上的第二时钟缓冲器相连，可以包括：通过串阻连接的方式将所述retimer主板上的第一时钟缓冲器的输出引脚与目标retimer卡上的第二时钟缓冲器的输入引脚相连。也即，本申请实施例中，还会利用第一时钟缓冲器连接目标retimer卡上的第二时钟缓冲器，以利用retimer主板上设置的晶振、时钟发生器以及第一时钟缓冲器对目标retimer卡提供时钟信号。
在具体的实施方式中，当晶振为25MHz晶振，时钟发生器为9QXL2001Gen 5时钟发生器，第一时钟缓冲器为9QXL2001 Gen 5时钟缓冲器，第二时钟缓冲器为DB800ZL时钟缓冲器时，若retimer主板连接有多个retimer板卡时，9QXL2001时钟缓冲器的各个输出引脚会分别与Retimer板卡上的DB800ZL时钟缓冲器的输入引脚DIF_IN_P/N通过CN串阻相连。如图3所示retimer主板同时与三张Retimer板卡相连时，可以将9QXL2001时钟缓冲器的输出引脚DIF0_P/N，DIF1_P/N，DIF2_P/N分别与三张Retimer卡上的DB800ZL时钟缓冲器的输入引脚DIF_IN_P/N通过CN串阻相连。
步骤S12：利用retimer主板上的晶振与时钟发生器生成时钟信号。
具体地，本申请实施例中所述时钟信号由所述时钟发生器产生。
步骤S13：利用所述retimer主板上的第一时钟缓冲器将所述时钟信号通过串联线路传输至目标retimer板卡上的第二时钟缓冲器，以便所述第二时钟缓冲器将所述时钟信号传输至硬盘背板与所述目标retimer板卡上的retimer芯片；所述串联线路为所述retimer主板上的第一时钟缓冲器与所述目标retimer板卡上的第二时钟缓冲器之间通过串阻连接的方式进行连接的线路。
需要指出的是，本申请实施例中所述第一时钟缓冲器与第二时钟缓冲器之间的连接线路为串联线路，且所述串联线路中预留了串阻。
本申请实施例中，参照图3所示，retimer主板上的时钟发生器生成时钟信号后，会将时钟信号通过retimer主板上的时钟缓冲器发送至各个retimer板卡上的各个第二时钟缓冲器，各个第二时钟缓冲器会将所述时钟信号发送至相应retimer板卡上的retimer芯片和与retimer板卡直接相连的硬盘背板，以供所述retimer芯片和硬盘背板使用所述时钟信号。
本申请实施例中在retimer主板上设置晶振、时钟发生器以及第一时钟缓冲器，然后利用retimer主板上的晶振与时钟发生器生成时钟信号，再利用所述retimer主板上的第一时钟缓冲器将所述时钟信号通过串联线路传输至目标retimer板卡上的第二时钟缓冲器，以便所述第二时钟缓冲器将所述时钟信号传输至硬盘背板与所述目标retimer板卡上的retimer芯片，其中，所述串联线路为所述retimer主板上的第一时钟缓冲器与所述目标retimer板卡上的第二时钟缓冲器之间通过串阻连接的方式进行连接的线路。这样一来，便可以解决传统的时钟信号传输过程中同源时钟信号传输质量达不到要求的问题，通过利用新增的晶振、时钟发生器以及第一时钟缓冲器，实现非同源时钟的应用。并且，本申请中本地时钟源及时钟缓冲器有走线短，时钟信号质量高的优点，消除了时钟单调性、过冲振铃，抖动等问题，同时也保证了点对点的拓扑，保证了Retimer卡时钟信号的有效性。
图4为本申请实施例提供的一种具体的时钟信号传输方法流程图。参见图4所示，该方法包括：
步骤S21：在retimer主板上设置晶振、时钟发生器以及第一时钟缓冲器。
其中，关于步骤S21的更加具体的处理过程可以参考前述实施例中公开的相应内容，在此不再进行赘述。
步骤S22：利用retimer主板上的晶振与时钟发生器生成时钟信号。
其中，关于步骤S22的更加具体的处理过程可以参考前述实施例中公开的相应内容，在此不再进行赘述。
步骤S23：利用所述retimer主板上的第一时钟缓冲器将所述时钟信号通过串联线路传输至目标retimer板卡上的第二时钟缓冲器，以便所述第二时钟缓冲器将所述时钟信号传输至硬盘背板与所述目标retimer板卡上的retimer芯片；所述串联线路为所述retimer主板上的第一时钟缓冲器与所述目标retimer板卡上的第二时钟缓冲器之间通过串阻连接的方式进行连接的线路。
其中，关于步骤S23的更加具体的处理过程可以参考前述实施例中公开的相应内容，在此不再进行赘述。
步骤S24：当获取到质量监测指令，则利用预设时钟信号质量监测方法监测时钟信号传输质量，然后以预设格式进行生成质量监测结果，并等待线路切换指令；当获取到线路切换指令，则通过所述串联线路中预留的串阻切换时钟传输线路。
本申请实施例中，所述通过所述串联线路中预留的串阻切换时钟传输线路之后，可以包括：利用所述目标retimer板卡上的第二时钟缓冲器接收上层机箱发送的时钟信号，以便所述第二时钟缓冲器将所述时钟信号传输至硬盘背板与所述目标retimer板卡上的retimer芯片。也即，本申请实施例中Retimer卡主板上添加晶振、时钟发生器、时钟缓冲器，使Retimer卡既可以使用同源长距离传输时钟，也可以使用本地时钟，两种时钟信号可以进行切换，以消除时钟延时、抖动异常导致工作异常的风险。在具体实施方式中，用户可以通过线路切换指令将当前本地非同源时钟提供的时钟传输线路切换为通过上层机箱发送时钟信号的时钟传输线路，以将本地非同源时钟切换为同源时钟，也可以在使用过上层机箱发送时钟信号的时钟传输线路时接收线路切换指令，重新切换回本地非同源时钟。
需要指出的是，本申请实施例中所述第一时钟缓冲器与第二时钟缓冲器之间的连接线路为串联线路，且所述串联线路中预留了串阻。本申请实施例中，用户可以通过质量监测指令获取当前时钟信号传输质量，当用户想要切换时钟传输线路时便可以通过预留串阻CN从而达到同源非同源时钟切换的目的。
本申请实施例中在retimer主板上设置晶振、时钟发生器以及第一时钟缓冲器；利用retimer主板上的晶振与时钟发生器生成时钟信号；利用所述retimer主板上的第一时钟缓冲器将所述时钟信号通过串联线路传输至目标retimer板卡上的第二时钟缓冲器，以便所述第二时钟缓冲器将所述时钟信号传输至硬盘背板与所述目标retimer板卡上的retimer芯片；所述串联线路为所述retimer主板上的第一时钟缓冲器与所述目标retimer板卡上的第二时钟缓冲器之间通过串阻连接的方式进行连接的线路；当获取到质量监测指令，则利用预设时钟信号质量监测方法监测时钟信号传输质量，然后以预设格式进行生成质量监测结果，并等待线路切换指令；当获取到线路切换指令，则通过所述串联线路中预留的串阻切换时钟传输线路。这样一来，本发明便可以解决传统的时钟信号传输过程中同源时钟信号传输质量达不到要求的问题，通过利用新增的晶振、时钟发生器以及第一时钟缓冲器，实现非同源时钟的应用。另外，本申请中本地时钟源及时钟缓冲器有走线短，时钟信号质量高的优点，消除了时钟单调性、过冲振铃，抖动等问题，同时也保证了点对点的拓扑，保证了Retimer卡时钟信号的有效性。并且，用户可以通过线路切换指令实现同源非同源时钟切换的目的，以满足条件下的时钟信号应用需求。
参见图5所示，本申请实施例公开了一种时钟信号传输装置，具体可以包括：
器件设置模块11，用于在retimer主板上设置晶振、时钟发生器以及第一时钟缓冲器；
时钟信号生成模块12，用于利用retimer主板上的晶振与时钟发生器生成时钟信号；
时钟信号传输模块13，用于利用所述retimer主板上的第一时钟缓冲器将所述时钟信号通过串联线路传输至目标retimer板卡上的第二时钟缓冲器，以便所述第二时钟缓冲器将所述时钟信号传输至硬盘背板与所述目标retimer板卡上的retimer芯片；所述串联线路为所述retimer主板上的第一时钟缓冲器与所述目标retimer板卡上的第二时钟缓冲器之间通过串阻连接的方式进行连接的线路。
本申请在retimer主板上设置晶振、时钟发生器以及第一时钟缓冲器，然后利用retimer主板上的晶振与时钟发生器生成时钟信号，接着再利用所述retimer主板上的第一时钟缓冲器将所述时钟信号通过串联线路传输至目标retimer板卡上的第二时钟缓冲器，以便所述第二时钟缓冲器将所述时钟信号传输至硬盘背板与所述目标retimer板卡上的retimer芯片，其中，所述串联线路为所述retimer主板上的第一时钟缓冲器与所述目标retimer板卡上的第二时钟缓冲器之间通过串阻连接的方式进行连接的线路。这样一来，便可以解决传统的时钟信号传输过程中同源时钟信号传输质量达不到要求的问题，通过利用新增的晶振、时钟发生器以及第一时钟缓冲器，实现非同源时钟的应用。并且，本申请中本地时钟源及时钟缓冲器有走线短，时钟信号质量高的优点，消除了时钟单调性、过冲振铃，抖动等问题，同时也保证了点对点的拓扑，保证了Retimer卡时钟信号的有效性。
在一些具体实施例中，所述器件设置模块11，具体可以包括：
器件设置单元，用于在主板上设置25MHz晶振、9QXL2001 Gen 5时钟发生器以及9QXL2001 Gen 5时钟缓冲器。
在一些具体实施例中，所述时钟信号传输装置，具体还可以包括：
第一连接模块，用于利用预设连接关系连接所述晶振、时钟发生器以及第一时钟缓冲器；
第二连接模块，用于通过串阻连接的方式将所述retimer主板上的第一时钟缓冲器与目标retimer卡上的第二时钟缓冲器相连。
在一些具体实施例中，所述第一连接模块，具体可以包括：
第一连接单元，用于将所述时钟发生器的XTAL_IN引脚和XTAL_OUT引脚与所述晶振相连，并将所述时钟发生器的输出引脚与所述时钟缓冲器的输入引脚相连。
在一些具体实施例中，所述第二连接模块，具体可以包括：
第二连接单元，用于通过串阻连接的方式将所述retimer主板上的第一时钟缓冲器的输出引脚与目标retimer卡上的第二时钟缓冲器的输入引脚相连。
在一些具体实施例中，所述时钟信号传输装置，具体还可以包括：
质量监测模块，用于当获取到质量监测指令，则利用预设时钟信号质量监测方法监测时钟信号传输质量，然后以预设格式进行生成质量监测结果，并等待线路切换指令；
线路切换模块，用于当获取到线路切换指令，则通过所述串联线路中预留的串阻切换时钟传输线路。
在一些具体实施例中，所述时钟信号传输装置，具体还可以包括：
第二时钟信号传输模块，用于时钟信号传输利用所述目标retimer板卡上的第二时钟缓冲器接收上层机箱发送的时钟信号，以便所述第二时钟缓冲器将所述时钟信号传输至硬盘背板与所述目标retimer板卡上的retimer芯片。
进一步的，本申请实施例还公开了一种电子设备，图6是根据示例性实施例示出的电子设备20结构图，图中的内容不能认为是对本申请的使用范围的任何限制。
图6为本申请实施例提供的一种电子设备20的结构示意图。该电子设备20，具体可以包括：至少一个处理器21、至少一个存储器22、电源23、显示屏24、输入输出接口25、通信接口26和通信总线27。其中，所述存储器22用于存储计算机程序，所述计算机程序由所述处理器21加载并执行，以实现以下步骤：
在retimer主板上设置晶振、时钟发生器以及第一时钟缓冲器；
利用retimer主板上的晶振与时钟发生器生成时钟信号；
利用所述retimer主板上的第一时钟缓冲器将所述时钟信号通过串联线路传输至目标retimer板卡上的第二时钟缓冲器，以便所述第二时钟缓冲器将所述时钟信号传输至硬盘背板与所述目标retimer板卡上的retimer芯片；所述串联线路为所述retimer主板上的第一时钟缓冲器与所述目标retimer板卡上的第二时钟缓冲器之间通过串阻连接的方式进行连接的线路。
在一些具体实施方式中，所述处理器通过执行所述存储器中保存的计算机程序，具体可以实现以下步骤：
在主板上设置25MHz晶振、9QXL2001 Gen 5时钟发生器以及9QXL2001Gen 5时钟缓冲器。
在一些具体实施方式中，所述处理器通过执行所述存储器中保存的计算机程序，还可以进一步包括以下步骤：
利用预设连接关系连接所述晶振、时钟发生器以及第一时钟缓冲器；
通过串阻连接的方式将所述retimer主板上的第一时钟缓冲器与目标retimer卡上的第二时钟缓冲器相连。
在一些具体实施方式中，所述处理器通过执行所述存储器中保存的计算机程序，具体可以实现以下步骤：
将所述时钟发生器的XTAL_IN引脚和XTAL_OUT引脚与所述晶振相连，并将所述时钟发生器的输出引脚与所述时钟缓冲器的输入引脚相连。
在一些具体实施方式中，所述处理器通过执行所述存储器中保存的计算机程序，具体可以实现以下步骤：
通过串阻连接的方式将所述retimer主板上的第一时钟缓冲器的输出引脚与目标retimer卡上的第二时钟缓冲器的输入引脚相连。
在一些具体实施方式中，所述处理器通过执行所述存储器中保存的计算机程序，还可以进一步包括以下步骤：
当获取到质量监测指令，则利用预设时钟信号质量监测方法监测时钟信号传输质量，然后以预设格式进行生成质量监测结果，并等待线路切换指令；
当获取到线路切换指令，则通过所述串联线路中预留的串阻切换时钟传输线路。
在一些具体实施方式中，所述处理器通过执行所述存储器中保存的计算机程序，还可以进一步包括以下步骤：
利用所述目标retimer板卡上的第二时钟缓冲器接收上层机箱发送的时钟信号，以便所述第二时钟缓冲器将所述时钟信号传输至硬盘背板与所述目标retimer板卡上的retimer芯片。
另外，本申请实施例中的电子设备20具体可以为电子计算机。本申请实施例中，电源23用于为电子设备20上的各硬件设备提供工作电压；通信接口26能够为电子设备20创建与外界设备之间的数据传输通道，其所遵循的通信协议是能够适用于本申请技术方案的任意通信协议，在此不对其进行具体限定；输入输出接口25，用于获取外界输入数据或向外界输出数据，其具体的接口类型可以根据具体应用需要进行选取，在此不进行具体限定。
另外，存储器22作为资源存储的载体，可以是只读存储器、随机存储器、磁盘或者光盘等，其上所存储的资源可以包括操作系统221、计算机程序222及虚拟机数据223等，虚拟机数据223可以包括各种各样的数据。存储方式可以是短暂存储或者永久存储。
其中，操作系统221用于管理与控制电子设备20上的各硬件设备以及计算机程序222，其可以是Windows Server、Netware、Unix、Linux等。计算机程序222除了包括能够用于完成前述任一实施例公开的由电子设备20执行的时钟信号传输方法的计算机程序之外，还可以进一步包括能够用于完成其他特定工作的计算机程序。
进一步的，本申请还公开了一种计算机可读存储介质，这里所说的计算机可读存储介质包括随机存取存储器(Random Access Memory，RAM)、内存、只读存储器(Read-OnlyMemory，ROM)、电可编程ROM、电可擦除可编程ROM、寄存器、硬盘、磁碟或者光盘或技术领域内所公知的任意其他形式的存储介质。其中，所述计算机程序被处理器执行时实现前述公开的时钟信号传输方法。关于该方法的具体步骤可以参考前述实施例中公开的相应内容，在此不再进行赘述。
本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其它实施例的不同之处，各个实施例之间相同或相似部分互相参见即可。对于实施例公开的装置而言，由于其与实施例公开的方法相对应，所以描述的比较简单，相关之处参见方法部分说明即可。专业人员还可以进一步意识到，结合本文中所公开的实施例描述的各示例的单元及算法步骤，能够以电子硬件、计算机软件或者二者的结合来实现，为了清楚地说明硬件和软件的可互换性，在上述说明中已经按照功能一般性地描述了各示例的组成及步骤。这些功能究竟以硬件还是软件方式来执行，取决于技术方案的特定应用和设计约束条件。专业技术人员可以对每个特定的应用来使用不同方法来实现所描述的功能，但是这种实现不应认为超出本申请的范围。
结合本文中所公开的实施例描述的方法或算法的步骤可以直接用硬件、处理器执行的软件模块，或者二者的结合来实施。软件模块可以置于随机存储器(RAM)、内存、只读存储器(ROM)、电可编程ROM、电可擦除可编程ROM、寄存器、硬盘、可移动磁盘、CD-ROM、或技术领域内所公知的任意其它形式的存储介质中。
最后，还需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。
以上对本发明所提供的时钟信号传输方法、装置、设备、存储介质进行了详细介绍，本文中应用了具体个例对本发明的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本发明的方法及其核心思想；同时，对于本领域的一般技术人员，依据本发明的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本发明的限制。

Claims (10)

1.一种时钟信号传输方法，其特征在于，包括：
在retimer主板上设置晶振、时钟发生器以及第一时钟缓冲器；
利用retimer主板上的晶振与时钟发生器生成时钟信号；
利用所述retimer主板上的第一时钟缓冲器将所述时钟信号通过串联线路传输至目标retimer板卡上的第二时钟缓冲器，以便所述第二时钟缓冲器将所述时钟信号传输至硬盘背板与所述目标retimer板卡上的retimer芯片；所述串联线路为所述retimer主板上的第一时钟缓冲器与所述目标retimer板卡上的第二时钟缓冲器之间通过串阻连接的方式进行连接的线路。
2.根据权利要求1所述的时钟信号传输方法，其特征在于，所述在retimer主板上设置晶振、时钟发生器以及第一时钟缓冲器，包括：
在主板上设置25MHz晶振、9QXL2001 Gen 5时钟发生器以及9QXL2001Gen 5时钟缓冲器。
3.根据权利要求1所述的时钟信号传输方法，其特征在于，所述在retimer主板上设置晶振、时钟发生器以及第一时钟缓冲器之后，还包括：
利用预设连接关系连接所述晶振、时钟发生器以及第一时钟缓冲器；
通过串阻连接的方式将所述retimer主板上的第一时钟缓冲器与目标retimer卡上的第二时钟缓冲器相连。
4.根据权利要求3所述的时钟信号传输方法，其特征在于，所述利用预设连接关系连接所述晶振、时钟发生器以及第一时钟缓冲器，包括：
将所述时钟发生器的XTAL_IN引脚和XTAL_OUT引脚与所述晶振相连，并将所述时钟发生器的输出引脚与所述时钟缓冲器的输入引脚相连。
5.根据权利要求3所述的时钟信号传输方法，其特征在于，所述通过串阻连接的方式将所述retimer主板上的第一时钟缓冲器与retimer卡上的第二时钟缓冲器相连，包括：
通过串阻连接的方式将所述retimer主板上的第一时钟缓冲器的输出引脚与目标retimer卡上的第二时钟缓冲器的输入引脚相连。
6.根据权利要求1至5任一项所述的时钟信号传输方法，其特征在于，所述利用所述retimer主板上的第一时钟缓冲器将所述时钟信号通过串联线路传输至目标retimer板卡上的第二时钟缓冲器，以便所述第二时钟缓冲器将所述时钟信号传输至硬盘背板与所述目标retimer板卡上的retimer芯片之后，还包括：
当获取到质量监测指令，则利用预设时钟信号质量监测方法监测时钟信号传输质量，然后以预设格式进行生成质量监测结果，并等待线路切换指令；
当获取到线路切换指令，则通过所述串联线路中预留的串阻切换时钟传输线路。
7.根据权利要求6所述的时钟信号传输方法，其特征在于，所述通过所述串联线路中预留的串阻切换时钟传输线路之后，还包括：
利用所述目标retimer板卡上的第二时钟缓冲器接收上层机箱发送的时钟信号，以便所述第二时钟缓冲器将所述时钟信号传输至硬盘背板与所述目标retimer板卡上的retimer芯片。
8.一种时钟信号传输装置，其特征在于，包括：
器件设置模块，用于在retimer主板上设置晶振、时钟发生器以及第一时钟缓冲器；
时钟信号生成模块，用于利用retimer主板上的晶振与时钟发生器生成时钟信号；
时钟信号传输模块，用于利用所述retimer主板上的第一时钟缓冲器将所述时钟信号通过串联线路传输至目标retimer板卡上的第二时钟缓冲器，以便所述第二时钟缓冲器将所述时钟信号传输至硬盘背板与所述目标retimer板卡上的retimer芯片；所述串联线路为所述retimer主板上的第一时钟缓冲器与所述目标retimer板卡上的第二时钟缓冲器之间通过串阻连接的方式进行连接的线路。
9.一种电子设备，其特征在于，包括处理器和存储器；其中，所述处理器执行所述存储器中保存的计算机程序时实现如权利要求1至7任一项所述的时钟信号传输方法。
10.一种计算机可读存储介质，其特征在于，用于存储计算机程序；其中，所述计算机程序被处理器执行时实现如权利要求1至7任一项所述的时钟信号传输方法。
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* Cited by examiner, † Cited by third party
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