CN109690773A - 半导体器件制造方法 - Google Patents

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Abstract

本公开的各方面提供了一种用于制造半导体器件的方法。形成包括在接触区域上的第一通孔的第一堆叠绝缘层的第一结构。通过用牺牲层填充第一通孔的至少顶部区域来形成第二结构。形成第三结构，该第三结构包括第二结构和堆叠在第二结构上方的第二堆叠绝缘层。第三结构还包括与第一通孔对准并延伸穿过第二堆叠绝缘层的第二通孔。通过去除牺牲层以形成包括第一通孔和第二通孔的延伸通孔来形成第四结构。确定与第一结构、第二结构、第三结构和第四结构相关联的多个重量，并且基于多个重量确定延伸通孔的质量。

Description

半导体器件制造方法
背景技术
随着集成电路中器件的关键尺寸缩小到常见存储单元技术的极限，开发了技术以实现更大的存储容量。与平面晶体管结构相比，3D NAND存储器件的垂直结构涉及更复杂的制造工艺。随着3D NAND存储器件迁移到具有更多存储单元层的配置来以更低的每比特成本实现更高的密度，改进结构及其制造方法成为越来越大的挑战。
发明内容
根据本公开的方面，提供了一种用于制造半导体器件的方法。该方法包括形成第一堆叠绝缘层的第一结构，该第一堆叠绝缘层的第一结构包括第一通孔，该第一通孔布置在衬底上的接触区域上方并且延伸穿过第一堆叠绝缘层。该方法还可以包括通过用牺牲层填充第一通孔的至少顶部区域来形成第二结构。另外，该方法可以包括形成第三结构，该第三结构包括第二结构和堆叠在第二结构上方的第二堆叠绝缘层。第三结构还包括第二通孔，第二通孔与第一通孔对准并且延伸穿过第二堆叠绝缘层。然后，可以通过从第三结构去除牺牲层以形成包括第一通孔和第二通孔的延伸通孔，来形成第四结构。该方法可以确定与第一结构、第二结构、第三结构和第四结构相关联的多个重量，并基于多个重量确定延伸通孔的质量。
在一个实施例中，形成第三结构可以包括通过从牺牲层去除顶部而在牺牲层中形成凹陷区域。该方法可以进一步包括获得牺牲层所去除的顶部的重量，并且进一步基于多个重量和牺牲层所去除的顶部的重量来确定延伸通孔的质量。在一个实施例中，第一凹陷区域可以形成在牺牲层上方。
根据本公开的方面，确定延伸通孔的质量包括确定任何牺牲层是否保留在延伸通孔中和/或是否去除了任何接触区域。此外，在示例中，确定延伸通孔的质量包括确定是否去除了任何衬底。
在替代实施例中，多个重量可包括分别对应于第一结构、第二结构、第三结构和第四结构的第一重量、第二重量、第三重量和第四重量。确定延伸通孔的质量包括基于第一重量和第二重量确定与第一通孔中的牺牲层的重量相对应的第一重量差。此外，确定延伸通孔的质量包括基于第三重量、第四重量和牺牲层所去除的顶部的重量来确定第二重量差，该第二重量差对应于从第一通孔去除的牺牲层的重量与从至少接触区域去除的部分的重量之和，并基于第一重量差和第二重量差来确定延伸通孔的质量。
在一个实施例中，确定延伸通孔的质量包括当第一重量差和第二重量差满足预定义的第一条件时，确定延伸通孔不包括牺牲层，并且至少接触区域的部分未被去除。确定延伸通孔的质量包括当第一重量差和第二重量差满足预定义的第二条件时，确定延伸通孔包括牺牲层的一部分。确定延伸通孔的质量包括当第一重量差和第二重量差满足预定义的第三条件时，确定至少接触区域的部分被去除。
在一些实施例中，形成第二结构包括用牺牲层填充第一通孔的至少顶部区域，其中牺牲层的顶表面与第一结构的顶表面共面。
在替代实施例中，该方法可以进一步包括形成第五结构，该第五结构包括在另一半导体衬底上方的另一牺牲层。该方法包括在第五结构上形成其他堆叠绝缘层，并且其他堆叠绝缘层对应于第二堆叠绝缘层。该方法包括通过去除其他堆叠绝缘层的一部分和另一牺牲层的一部分来形成延伸穿过其他堆叠绝缘层并进入另一牺牲层的另一通孔。该方法包括去除其他堆叠绝缘层以形成第六结构。该方法包括分别确定第五结构的第五重量和第六结构的第六重量，并基于第五重量和第六重量确定从另一牺牲层去除的部分的重量。
此外，获得牺牲层所去除的顶部的重量包括基于从另一牺牲层去除的部分的重量来获得第三结构中的牺牲层所去除的顶部的重量。在一个示例中，第三结构中的牺牲层所去除的顶部的重量与从另一个牺牲层去除的部分的重量相同。
在一个示例中，第一堆叠绝缘层包括交替形成的第一绝缘层和第二绝缘层，该第一绝缘层和第二绝缘层具有不同的蚀刻速率。在一个示例中，第一绝缘层包括氧化硅，并且第二绝缘层包括氮化硅。
在一个示例中，牺牲层包括多晶硅。接触区包括通过选择性外延生长形成的单晶硅。第三结构中的第一堆叠绝缘层还包括在衬底与第一绝缘层和第二绝缘层的最下层之间的一个或多个绝缘层。
在一个实施例中，确定延伸通孔的质量包括基于第一至第四重量和牺牲层所去除的顶部的重量来确定质量指标。质量指标指示第二结构的第一通孔中的牺牲层的重量与组合重量之间的差异，该组合重量是从第一通孔去除的牺牲层的重量与从至少接触区域去除的部分的重量之和。此外，延伸通孔的质量基于质量指标来确定。
本公开的各方面提供了一种方法，该方法可以包括形成包括在半导体衬底上方的牺牲层的第一结构，以及在第一结构上形成堆叠绝缘层。该方法还包括通过去除绝缘层堆叠体的一部分和牺牲层的一部分来形成穿过该绝缘层堆叠体并延伸到牺牲层中的通孔，并且去除堆叠绝缘层以形成第二结构。该方法还包括分别确定第一结构的第一重量和第二结构的第二重量，并基于第一重量和第二重量确定从牺牲层去除的部分的重量。在一个实施例中，该牺牲层的部分的厚度小于牺牲层的厚度。在一个实施例中，选择性地去除堆叠绝缘层以避免去除牺牲层。
附图说明
当结合附图阅读时，从以下详细描述中可以最好地理解本公开的各方面。应注意，根据行业中的标准实践，各种特征未按比例绘制。实际上，为了清楚讨论，可以任意增加或减少各种特征的尺寸。
图1示出了概述根据本公开的实施例的半导体制造工艺的流程图；
图2-6、7A-7C是根据本公开的一些实施例的在该工艺的各个步骤处的半导体器件200的一部分的截面图；
图8示出了概述根据本公开的实施例的工艺的流程图；以及
图9-12是根据本公开的一些实施例的在工艺的各个步骤处的各种半导体结构的一部分的截面图。
具体实施方式
以下公开内容提供了用于实现所提供主题的不同特征的许多不同实施例或示例。以下描述组件和布置的具体示例以简化本公开。当然，这些仅仅是示例，而并非限制性的。例如，在随后的描述中在第二特征之上或上形成第一特征可以包括其中第一和第二特征以直接接触形成的实施例，并且还可以包括其中可以在第一和第二特征之间形成附加特征使得第一和第二特征可以不直接接触的实施例。另外，本公开可以在各种示例中重复附图标记和/或字母。该重复是为了简单和清楚的目的，并且其本身并不表示所讨论的各种实施例和/或配置之间的关系。
此外，诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相关术语在本文中为了描述方便可以用于描述一个元件或特征与另一个或多个元件或特征的关系，如在附图中示出的。空间相关术语旨在涵盖除了在附图所描绘的取向之外的在设备使用或操作中的不同取向。设备可以以另外的方式被定向(旋转90度或在其它取向)，并且本文中使用的空间相关描述词可以类似地被相应解释。
图1示出了概述根据本公开的实施例的用于半导体制造的示例性工艺100的流程图。在各种实施例中，工艺100用于制造图2-6和7A-7C中所示的半导体器件200。图2-6和7A-7C是根据本公开的一些实施例的在工艺100的各个步骤处的半导体器件200的一部分的截面图。如本文所使用的，半导体器件可以包括一个或多个晶体管(例如，场效应晶体管和浮栅晶体管)、集成电路、半导体芯片(例如，包括三维(3D)NAND存储器件的存储器芯片、半导体管芯上的逻辑芯片)、半导体芯片的堆叠体、半导体封装、半导体晶片等。
根据本公开的方面，半导体器件可以包括堆叠在半导体器件的衬底上方的一串晶体管，以增加晶体管密度，即每单位面积的多个晶体管。晶体管堆叠体还包括围绕在衬底上方延伸的沟道层的栅极结构。当适当的电压施加到栅极结构时，可以在沟道层中形成具有相对低电阻的导电路径。在各种实施例中，工艺100用于形成延伸通孔，并且随后，沟道层形成在延伸通孔中。为了增加晶体管密度，延伸通孔具有高的高宽比(HAR)，其中结构的高宽比是指结构的高度与结构的宽度之比。
根据本公开的方面，具有HAR的延伸通孔包括堆叠在衬底上方的多个通孔。可以使用工艺100的多个制造步骤形成多个通孔。为了确定延伸通孔的质量，确定在工艺100的各个制造步骤中与半导体器件相关联的多个重量，并且基于多个重量来确定延伸通孔的质量。在一示例中，半导体器件是半导体器件200。
图1-6、7A-7C示出了由工艺100制造的半导体200。参考图7A，具有HAR的延伸通孔730a包括两个通孔：第一通孔230和堆叠在第一通孔230上方的第二通孔630。第一通孔230具有第一高宽比，并且第二通孔630具有第二高宽比。在示例中，HAR等于第一宽高比和第二宽高比之和。如上所述，为了利用HAR制造延伸通孔730a，在工艺100的多个制造步骤中顺序地形成第一通孔230和第二通孔630。
如上所述，为了有效且非破坏性地确定延伸通孔的质量，确定在工艺100的各个制造步骤处与半导体器件200相关联的多个重量，并且基于多个重量来确定延伸通孔的质量。
通常，工艺100可以与其他工艺流组合以在半导体器件200上制造其他合适的半导体组件(未示出)，例如任何合适类型的晶体管、双极结晶体管、电阻器、电容器、电感器、二极管、熔丝等。在各种实施例中，工艺100还可以与附加工艺流程组合以制造其他合适的电路，例如，用于驱动存储单元的外围电路、用于读取存储在存储单元中的数据的读出放大器、解码电路等。工艺100的步骤(包括参考图1-6、7A-7C给出的任何描述)仅仅是示例性的而不是限制性的。
参考图1和图2，工艺100在S101开始，并且进行到S110。在S110，包括第一通孔230的第一结构240形成在半导体器件200的半导体衬底(称为衬底)201上。衬底201可以是任何合适的衬底，并且可以用各种合适的特征进行处理。在一个实施例中，衬底201由任何合适的半导体材料形成，例如硅(Si)、锗(Ge)、SiGe、化合物半导体、合金半导体等。在另一实施例中，衬底201包括各种层，包括形成在半导体衬底上的导电层或绝缘层。在一示例中，衬底201是绝缘体上硅(SOI)衬底。在一个实施例中，衬底201包括形成在绝缘体上的外延层。在一个实施例中，衬底201包括取决于设计要求的各种掺杂配置。
使用各种半导体处理技术来制造第一结构240，该半导体处理技术例如为光刻、化学气相沉积(CVD)(包括用于炉CVD、低压CVD等)、物理气相沉积(PVD)、原子层沉积(ALD)、干法蚀刻、湿法蚀刻、化学机械平坦化(CMP)、离子注入等。
参考图2，在衬底201上形成第一堆叠绝缘层242。第一堆叠绝缘层242包括交替的第一绝缘层222和第二绝缘层224。在一些示例中，第一堆叠绝缘层242还包括在衬底201与第一绝缘层222和第二绝缘层224的最下绝缘层(例如第一绝缘层222(1))之间的一个或多个附加绝缘层。在示例中，一个或多个附加绝缘层包括在衬底201上顺序形成的绝缘层212、214和216。绝缘层212、214和216中的每一个可以包括一个或多个电介质材料子层。在一些示例中，绝缘层212包括厚度为约18nm的SiO2，绝缘层214包括厚度为10至100nm的氮化硅，绝缘层216包括厚度为130-180nm的SiO2。
第一绝缘层222和第二绝缘层224交替地形成在绝缘层216上。第一和第二绝缘层222和224可以包括具有例如不同蚀刻速率的任何合适的电介质材料。在一个示例中，第一绝缘层222由氮化硅形成，第二绝缘层224通过使用诸如SiO2的电介质材料来形成，该电介质材料具有与绝缘层222的蚀刻速率不同的蚀刻速率。在各种实施例中，在后续步骤中去除第一绝缘层222并用合适的栅极结构代替，并且第二绝缘层224可以使栅极结构彼此电绝缘，并与半导体器件200中的其他组件电绝缘。
在一些示例中，栅极结构对应于存储单元中的字线。因此，第一绝缘层222的数量可以根据第一结构240中的字线的数量(也是存储单元的数量)而变化。第一绝缘层222的厚度可以彼此不同或相同。在一个示例中，第一绝缘层222的厚度范围为20至50nm。在一个示例中，第一绝缘层222的厚度为约35nm。可以应用任何合适的沉积工艺，例如CVD、PVD、ALD或其任何组合，以形成第一绝缘层222。
第二绝缘层224可以具有任何合适的厚度，例如在20和40nm之间，并且可以通过执行CVD、PVD、ALD或其任何组合来形成。在一个示例中，第二绝缘层224的厚度为25nm。
在一个示例中，第一结构的厚度为约1-10微米，例如4-6微米。可以在第一结构240中堆叠任何合适数量的晶体管或存储单元，例如16、32、64、96等。
在该示例中(图2中未示出)，在最顶部的绝缘层222(2)上形成并图案化掩模层，以在后续处理期间保护半导体器件200。掩模层可包括一个或多个硬掩模子层，例如氮化硅和氧化硅。在各种实施例中，掩模层可根据任何合适的技术图案化，例如光刻工艺(例如，光刻或电子束光刻)，其可进一步包括光刻胶涂覆(例如，旋涂)、软烘烤、掩模对准、曝光、曝光后烘烤、光刻胶显影、漂洗、干燥(例如，旋转干燥和/或硬烘烤)等。
可以使用任何合适的工艺、根据掩模层形成延伸到衬底201中的开口280。在一个示例中，被图案化的掩模层暴露的衬底201的上部、绝缘层212、214和216、第一绝缘层222和第二绝缘层224的部分被去除以形成开口280。使用蚀刻工艺形成开口280，该蚀刻工艺例如为湿法蚀刻、干法蚀刻(例如称为等离子体穿孔的等离子体蚀刻)、或其组合。
开口280可具有任何合适的形状，例如圆柱形、方柱形、椭圆柱形或任何其它合适的形状。在一个示例中，开口280的顶部临界尺寸(CD)可以在120至150nm的范围内，底部CD可以在50至70nm的范围内，并且开口280可以具有锥形轮廓，其中底部CD小于顶级CD。可以通过使图案化掩模层的掩模轮廓逐渐变细、调整蚀刻工艺的参数等来获得锥形轮廓。锥形轮廓可以帮助后续的沉积步骤并改善侧壁覆盖率。在一些示例中，可以应用随后的等离子体灰化和湿式清洁以去除剩余的掩模层。
在各种实施例中，在开口280中从衬底201形成与将在后续步骤中形成的沟道层电耦合的接触区域210。可以使用通过选择性外延生长技术沉积的硅来形成接触区域210。接触区210可包括单晶Si。在一示例中，接触区域210具有190nm的厚度。通常，随后可以通过氧化工艺在接触区域210上形成氧化层218。例如，氧化层218包括厚度为2-5nm的氧化硅。第一通孔230形成在开口280中并且在接触区域210和氧化层218上方。
在S120，确定与第一结构240相关联的第一重量(或第一质量)。通常，第一重量可以由与第一结构240中的材料量相关联的参数指示。第一重量可以使用任何合适的方法获得并且具有任何合适的单位。在一些示例中，第一重量可以包括第一结构240外部的附加材料。例如，通过对包括具有制造的第一结构240的半导体器件200的半导体晶片进行称重来确定第一重量。在一示例中，使用具有约10微克精度的秤来对半导体晶片称重。在一示例中，秤用于对多个半导体晶片称重。第一重量可以具有克、毫克、微克等单位。
参考图1和图3，在S130，第一通孔230的至少顶部区域填充有牺牲层310。在一示例中，牺牲层310包括位于第一结构240上方的第一部分310a、填充第一通孔230的顶部区域的第二部分310b、以及位于第二部分310b下方的第三部分310c。在一些示例中，第三部分310c围绕第一通孔230的部分230a，其中部分230a未被牺牲层310填充。在一些实施例中，牺牲层310完全填充第一通孔230，因此，第三部分310c和第二部分310b可以组合成第二部分310b。
通常，可以通过在氧化层218的顶表面上沉积一种或多种牺牲材料来共形地形成牺牲层310。在各种实施例中，牺牲层310也形成在第一结构240的顶表面320和第一通孔230的侧壁上。可以使用任何合适的工艺(例如ALD工艺、CVD工艺、PVD工艺或其组合)形成牺牲层310。例如，牺牲层310可以由多晶硅、钨等形成。在一示例中，牺牲层310由多晶硅形成。基于制造要求和/或工艺，顶部310b的厚度可以在200nm至300nm的范围内。在一示例中，顶部310b的厚度为250nm。
参考图1、3和4，在S140，使用诸如CMP的表面平坦化工艺以去除沉积在第一结构240的顶表面320上的任何过量半导体材料，来形成第二结构440。在各种示例中，表面平坦化工艺去除第一部分310a。因此，第一结构240的顶表面320和顶部310b的顶表面420是共面的，从而便于随后在第二结构440上形成第二堆叠绝缘层542。
与步骤S120类似，在S150，确定与第二结构440相关联的第二重量。例如，通过对包括具有制造的第二结构440的半导体器件200的半导体晶片称重来确定第二重量。
参考图1和图5，在S160，在第二结构440上形成第二堆叠绝缘层542。第二堆叠绝缘层542包括在第二结构440上交替形成的第三绝缘层522和第四绝缘层524。在一些示例中，第二堆叠绝缘层542还包括一个或多个附加绝缘层，例如绝缘层516、514和512，它们依次形成在最上面的第一绝缘层522(1)上。类似于第一绝缘层222，在各种实施例中，第三绝缘层522在后续步骤中被去除并且用附加的栅极结构替换以用于附加的晶体管(或存储单元)。第四绝缘层524可以使附加栅极结构彼此电绝缘，并且与半导体器件200中的其他组件电绝缘。
在各种实施例中，第三绝缘层522可具有与第一绝缘层222相似或相同的材料、厚度和功能。在各种实施例中，第四绝缘层524可具有与第二绝缘层224相似或相同的材料、厚度和功能。因此，为了清楚起见，省略了对第三和第四绝缘层522和524的材料、厚度和功能的详细描述。类似地，第三绝缘层522的数量可以根据基于第二堆叠绝缘层542形成的附加晶体管(或存储单元)的数量而变化。可以应用任何合适的沉积工艺(例如CVD、PVD、ALD或其任何组合)来形成第三和第四绝缘层522和524。在一个示例中，使用与用于第一绝缘层222和第二绝缘层224的相同的工艺来分别形成第三绝缘层522和第四绝缘层524。
在一个示例中，第二堆叠绝缘层542的厚度为约1-10微米，例如4-6微米。附加晶体管的数量可以是32、64、96等。
在一个实施例中，绝缘层512、514和516形成掩模层、硬掩模层等。在另一实施例中，绝缘层512、514、以及绝缘层516的上部形成掩模层、硬掩模层等。绝缘层512和516可以包括SiO2，并且绝缘层514可以包括氮化硅。
参考图1和图6，在S170，通过形成延伸穿过第二堆叠绝缘层542并进入牺牲层310的第二部分310b的开口680来形成第三结构640。由包括绝缘层512、514、以及可选的绝缘层516的上部的图案化硬掩模层暴露的绝缘层516、第三绝缘层522和第四绝缘层524的部分被去除以形成开口680。在一个实施例中，使用蚀刻工艺(例如湿法蚀刻、干法蚀刻或其组合)形成开口680。
在各种实施例中，开口680包括第二通孔630和牺牲层310中的凹陷区域610。第二堆叠绝缘层542围绕第二通孔630。第二通孔630可具有任何合适的形状和尺寸，例如，与第一通孔230的形状和尺寸相似或相同。通过从牺牲层310去除顶部，可以在牺牲层310中形成凹陷区域610。在一个实施例中，来自牺牲层310的顶部是第二部分310b的一部分，并且凹陷区域610的厚度T1小于第二部分310b的厚度T2。
类似于步骤S120和S150，在S180，确定与第三结构640相关联的第三重量。例如，通过对包括具有制造的第三结构640的半导体器件200的半导体晶片称重来确定第三重量。
参考图1和图7A，在S190，通过从第三结构640去除牺牲层310来形成包括延伸通孔730a的第四结构740a。延伸通孔730a还包括第一通孔230和第二通孔630。在一示例中，第二通孔630堆叠在第一通孔230上方，并且延伸通孔730a沿垂直方向702对准，该垂直方向702基本垂直于衬底201的顶表面701。在各种实施例中，蚀刻工艺(例如湿法蚀刻、干法蚀刻或其组合)用于去除牺牲层310。蚀刻工艺可以选择性地去除牺牲层310中的一种或多种材料并且最小程度地影响围绕延伸通孔730a的第一堆叠绝缘层242和第二堆叠绝缘层542。在一示例中，牺牲层310包括多晶硅，第一堆叠绝缘层242和第二堆叠绝缘层542包括氧化硅和氮化硅，因此控制蚀刻工艺以选择性地去除多晶硅并且最小程度地影响氧化硅和氮化硅。
注意，图7A示出了最佳延伸通孔(即，延伸通孔730a)的示例，其中延伸通孔730a不包括或包括最少量的牺牲层310，并且延伸通孔730a下方的接触区域210不受影响或受最小影响。通常，当延伸通孔730a的HAR增加时，例如，随着第四结构740a中堆叠的存储单元的数量的增加，蚀刻工艺可能无法实现最佳结果，如图7A所示。
图7B示出了使用S190制造的第四结构740b中的次优延伸通孔730b的示例。第四结构740b包括例如由于牺牲层310的欠蚀刻而导致的牺牲层310的部分732。延伸通孔730b包括第二通孔630和在未去除部分732上方的缩短的第一通孔230b。因此，与延伸通孔730a相比，延伸通孔730b被缩短。当未去除部分732的量高于某个阈值时，可能损害半导体器件200的器件性能。
图7C示出了使用S190制造的第四结构740c中的次优延伸通孔730c的示例。例如，由于至少接触区域210的过蚀刻，在第四结构740c中形成凹陷区域734。除了第二通孔630和第一通孔230之外，延伸通孔730c还包括凹陷区域734。在一些示例中，完全去除接触区域210。此外，可能去除衬底201的一部分，并且凹陷区域734可能延伸到衬底201中。因此，与延伸通孔730a相比，延伸通孔730c被延长。当凹陷区域734的量高于特定阈值时，可能损害半导体器件200的器件性能。
类似地，在S192，确定与第四结构(诸如第四结构740a-740c中的一个)相关联的第四重量。例如，通过对包括具有制造的第四结构740a-740c中的一个的半导体器件200的半导体晶片称重来确定第四重量。
通常，可以使用任何合适的方法来确定延伸通孔(例如延伸通孔730a-730c中的一个)的质量，例如，确定第二结构440的第一通孔230中的牺牲层310是否被去除而没有去除接触区域210。在一示例中，可以通过将与第四结构740a-740c之一相关联的第四重量与预定重量进行比较，来有效且非破坏性地确定延伸通孔的质量，该预定重量对应于与最佳第四结构(例如第四结构740a)相关联的重量。
可替换地，根据本公开的方面，为了有效且非破坏性地确定延伸通孔的质量，确定在工艺100的各个制造步骤中的半导体器件200的第一至第四重量。在S194，基于第一到第四重量来确定延伸通孔的质量。根据本公开的方面，凹陷区域610形成于第三结构640中，延伸通孔的质量进一步基于第一至第四重量和牺牲层310在形成凹陷区域610时所去除的顶部的重量W来确定。在各种实施例中，重量W可以从预定重量获得，如将参考图9-12所描述的那样。
可以使用各种实施例来基于第一至第四重量和牺牲层310所去除的顶部的重量W来确定延伸通孔的质量。在第一实施例中，基于第一重量W1和第二重量W2来确定第一重量差d1，并且基于第三重量W3、第四重量W4和牺牲层310所去除的顶部的重量W来确定第二重量差d2，并且随后，基于第一重量差d1和第二重量差d2来确定延伸通孔的质量。在第二实施例中，基于第一至第四重量W1-W4和重量W来确定质量指标，并且随后，基于质量指标来确定延伸通孔的质量。
更具体地，在第一实施例中，第一重量差d1对应于第二结构440的第一通孔230中的牺牲层310的重量，如图4所示。在一示例中，第一重量差d1是第二重量W2与第一重量W1之间的差值，因此d1＝W2-W1且d1>0。第二重量差d2对应于从第一通孔去除的牺牲层的重量与从至少接触区域210去除的部分的重量之和，如图6和7A-7C所示。在示例中，第二重量差d2被获得为d2＝W3+W-W4。注意，当没有形成凹陷区域610时，重量W为零，并且d2＝W3-W4。
可以使用任何合适的方法、基于第一重量差d1和第二重量差d2来确定延伸通孔(例如延伸通孔730a-730c)的质量。在一些示例中，第一重量差d1和第二重量差d2之间的差d被获得为d＝d2-d1。因此，差值d可以是负值、零和正值。此外，可以预定义多个条件以确定延伸通孔的质量。多个条件可以包括第一条件、第二条件、第三条件等。
第一条件可以包括一个或多个第一阈值，例如th1_1、th1_2等。这里，第一阈值可以是任何非负值。根据第一条件，当差值d的绝对值小于第一阈值时，例如|d|≤th1_1，延伸通孔的质量被确定为最佳，例如图7A中的延伸通孔730a。可替换地，根据第一条件，当差值d在特定范围内时，例如-th1_2≤d≤th1_1，-th1_1≤d≤th1_1等，延伸通孔的质量被确定为最佳。可以根据制造要求和/或设备性能来预定义第一阈值。由于第一阈值可以是小的正值，因此最佳延伸通孔可以包括相对少量的牺牲层310。可替换地，最佳延伸通孔可以包括接触区域210中的相对小的凹陷区域。
类似地，第二条件可以包括作为负值的一个或多个第二阈值，例如th2_1、th2_2等。根据第二条件，当差值d小于第二阈值，即d<th2_1时，延伸通孔被欠蚀刻，因此包括牺牲层310的一部分，例如图7B中的延伸通孔730b。
类似地，第三条件可以包括作为正值的一个或多个第三阈值，例如th3_1、th3_2等。根据第三条件，当差值d大于第三阈值，即d>th3_1时，延伸通孔被过蚀刻，因此至少接触区域210的一部分被去除，例如图7C中的延伸通孔730c。
在一示例中，可以从单个阈值th1_1修改第一阈值、第二阈值和第三阈值。例如，第一阈值和第三阈值等于th1_1，并且第二阈值等于-th1_1。第一、第二和第三条件也可以相应地调整/组合。当差值d满足-th1_1≤d≤th1_1或|d|≤th1_1时，确定延伸通孔是最佳的，因此，确定延伸通孔包括最小量的牺牲层310和去除最小量的接触区域210。当差值d满足d<-th1_1时，确定延伸通孔被欠蚀刻。当差值d满足d>th1_1时，确定延伸通孔被过蚀刻。
更具体地，在第二实施例中，基于第一至第四重量W1-W4和重量W确定质量指标。在一示例中，质量指标q＝d1-d2＝(W2-W1)-(W3+W-W4)。在一示例中，质量指标q为零，并且确定延伸通孔是最佳的。在一示例中，质量指标q大于零，并且确定延伸通孔被欠蚀刻。在一示例中，质量指标q小于零，并且确定延伸通孔被过蚀刻。可替换地，当质量指标q在第一范围内时，例如-th1_1≤q≤th1_1，确定延伸通孔是最佳的。当质量指标q大于阈值(例如th1_1)时，确定延伸通孔被欠蚀刻。在一示例中，质量指标q小于阈值，例如-th1_1，确定延伸通孔被过蚀刻。
当确定延伸通孔730a是最佳时，工艺100进行到S199并终止。当确定延伸通孔730b被欠蚀刻时，工艺100可以返回到S190。当确定延伸通孔730c被过蚀刻时，工艺100进行到S199并终止，此外，半导体器件200被丢弃，并且将不被进一步处理。
注意，通过工艺100中的各个步骤来修改半导体器件200，如图2-6和7A-7C所示。
通常，步骤S120、S150、S180和S192中的第一至第四重量的确定可以例如通过使用秤在几秒内有效地实现。相反，某些SEM和TEM检查可能需要一个多小时。此外，在同一半导体晶片上制造大量半导体器件，因此第一至第四重量的确定揭示了大量半导体器件中大量延伸通孔的质量，不同于仅揭示半导体晶片的相对小部分上的少量半导体器件的某些方法。第一至第四重量的确定是非破坏性的。相反，在某些SEM和TEM方法中，半导体晶片被切割。在特定亮场缺陷检验中，从半导体晶片去除顶层(诸如第一和第二堆叠绝缘层242和542)以便检查底层(例如接触区域210)。因此，工艺100在确定延伸通孔的质量方面是有效且无损的。
下面根据本公开的方面描述使用工艺100中的各个步骤确定延伸通孔的欠蚀刻或过蚀刻的精度。使用以下示例：半导体晶片的直径为300毫米(mm)，具有延伸通孔的半导体器件设置在半导体晶片上，半导体晶片的25％的表面区域被延伸通孔占据，牺牲层310由多晶硅形成，重量可以以10微克的精度来确定，并且差值d至少为40微克(精度的4倍)，以便可靠地确定延伸通孔被过蚀刻或欠蚀刻。
在图7B所示的第一示例中，由于欠蚀刻，部分732保留在第四结构740b中。当部分732的高度为3微米并且0.034％的延伸通孔被欠蚀刻时，差值d约为40微克。因此，在此处描述的示例中，当欠蚀刻的延伸通孔中的部分732的高度为3微米时，工艺100可以可靠地确定至少0.034％的延伸通孔被欠蚀刻。
在图7C所示的第二示例中，接触区域210被过蚀刻，但保留了接触区域210的一部分。当所有接触区域210的高度减小1nm时，差值d约为40微克。因此，在这里描述的示例中，可以可靠地确定接触区域210的1nm过蚀刻。
在第三示例(未示出)中，接触区域210的厚度为190nm，在不影响衬底201的情况下完全去除0.5％的接触区域210，差异d为约40微克。因此，在这里描述的示例中，可以可靠地检测接触区域210的0.5％的去除率。通常，精度会随特定方案的变化而变化。
如上所述，半导体器件200可以是非易失性存储器件，例如3D NAND快闪存储器件，其中晶体管(或存储单元)沿方向702堆叠以增加存储密度。注意，取决于半导体器件200的容量，可以在半导体器件200中堆叠任何合适数量的存储单元。作为示例，第四结构740a中的存储单元的数量是64、128等，并且第四结构740a的厚度范围为8至12微米。
注意，可以在工艺100之前、期间和之后提供附加步骤，并且可以以不同顺序替换、消除、调整和/或执行上述一个或多个步骤以用于工艺100的附加实施例。例如，当半导体器件200是3D NAND快闪存储器件时，可以在延伸通孔730a中形成包括沟道层和栅极电介质结构的合适沟道结构。随后，可以用包括高介电常数材料和金属层的合适栅极结构替换第一绝缘层222和522。在一示例中，合适的栅极结构控制半导体器件200中的存储单元的操作。在后续工艺步骤中，可以在半导体器件200上形成各种附加互连结构(例如，具有导电线和/或通孔的金属化层)。这种互连结构将半导体器件200与其他接触结构和/或有源器件电连接以形成功能电路。还可以形成诸如钝化层、输入/输出结构等的附加器件特征。
牺牲层310在形成凹陷区域610时所去除的顶部的重量W可以从预定重量获得。图8示出了概述根据本公开的实施例的用于确定预定重量的工艺800的流程图。工艺800在S801开始，并进行到S810。参考图8和9，在S810，在半导体衬底910上形成包括牺牲层920的第五结构940。半导体衬底910可以具有与衬底201类似或相同的材料、尺寸和结构，因此为清楚起见，省略了详细描述。可以通过衬底910上的氧化工艺形成与氧化层218类似或相同的氧化层918。牺牲层920可以具有与牺牲层310的第二部分310b类似或相同的材料、尺寸和结构，因此，为了清楚起见，省略了详细描述。此外，可以使用任何合适的工艺(例如ALD工艺、CVD工艺、PVD工艺或其组合)形成牺牲层920。在一示例中，使用与牺牲层310相同的材料和相同/相似的沉积工艺来形成牺牲层920。牺牲层920的厚度可以基于制造要求和/或工艺大于200nm。
与步骤S120类似，在S820，确定与第五结构940相关联的第五重量。例如，通过对包括第一结构940的半导体晶片称重来确定第五重量。
参考图8和10，在S830，在第五结构940上方形成堆叠绝缘层1042。在各种实施例中，堆叠绝缘层1042与第二堆叠绝缘层542类似或相同。例如，堆叠绝缘层1042包括交替形成的第一绝缘层922和第二绝缘层924。第一绝缘层922的数量与第一绝缘层522的数量相同。第一绝缘层922具有与第一绝缘层522相似或相同的材料、尺寸和制造工艺，并且第二绝缘层924具有与第二绝缘层524类似或相同的材料、尺寸和制造工艺。此外，堆叠绝缘层1042包括一个或多个附加绝缘层(例如916、914和912)，其与第二堆叠绝缘层542中的一个或多个附加绝缘层(例如516、514和512)类似或相同。在一个示例中，堆叠绝缘层1042与第二堆叠绝缘层542相同。
参考图8和图11，在S840，通过去除牺牲层920的第一部分和堆叠绝缘层1042的第二部分，将通孔1130形成到第五结构940中。注意，通孔1130包括通过去除牺牲层920的第一部分而形成的凹陷区域1110。在各种实施例中，用于形成通孔1130的S840与用于形成开口680的S170类似或相同。因此，通孔1130与开口680类似或相同。通常，从牺牲层920去除的第一部分的重量Wpre对应于牺牲层310在形成凹陷区域610时所去除的顶部的重量W。在一个示例中，堆叠绝缘层1042基本上与第二堆叠绝缘层542相同，并且S170中使用的相同蚀刻工艺用于S840，因此，凹陷区域1110与图6中的凹陷区域610基本相同。因此，重量Wpre可以与重量W基本相同。
参考图8和12，在S850，去除堆叠绝缘层1042以形成第六结构1240。可以使用任何合适的工艺(例如干法蚀刻、湿法蚀刻及其组合)来去除堆叠绝缘层1042。在一个示例中，使用选择性湿法蚀刻去除堆叠绝缘层1042，该选择性湿法蚀刻去除堆叠绝缘层1042并且最小程度地影响牺牲层920。
与步骤S820类似，在S860，确定与第六结构1240相关联的第六重量。例如，通过对包括第六结构1240的半导体晶片称重来确定第六重量。
在S870，基于第五重量和第六重量来确定从牺牲层920去除的第一部分的重量Wpre。在一个示例中，重量Wpre是第五重量W5和第六重量W6之间的差，并且Wpre＝W5-W6。工艺800进行到S899，并终止。
使用工艺800预先确定重量Wpre，因此，重量Wpre也被称为预定重量Wpre。如上所述，预定重量Wpre可以与牺牲层310在形成凹陷区域610时所去除的顶部的重量W基本相同。因此，当在工艺的S194中确定延伸通孔的质量时，可以基于预定重量Wpre获得重量W。在一示例中，重量W等于预定重量Wpre，即W＝Wpre。因此，在S194，基于第一至第四重量和预定重量Wpre来确定延伸通孔(例如延伸通孔730a-730c)的质量。
注意，用于确定预定重量Wpre的工艺800可以花费比分别确定第一到第四重量的步骤S120、S150、S180和S192更长的时间，例如一或几小时。在确定了预定重量Wpre之后，可以将预定重量Wpre保存在存储器中，该存储器在步骤S194中可例如由实现S194的处理器访问。因此，使用步骤S120、S150、S180、S192和S194确定延伸通孔的质量可以例如在大约10秒内有效实现。
前面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本公开的各方面。本领域技术人员应当理解，他们可以容易地使用本公开作为设计或修改其他工艺和结构的基础，以实现相同的目的和/或实现本文介绍的实施例的相同优点。本领域技术人员还应认识到，这样的等同构造不脱离本公开的精神和范围，并且在不脱离本公开的精神和范围的情况下，它们可以在本文中进行各种改变、替换和变更。
前述概述了若干实施例的特征，使得本领域技术人员可以更好地理解本公开的各方面。本领域技术人员应当理解，他们可以容易地使用本公开作为设计或修改其他工艺和结构的基础，以实现相同的目的和/或实现本文介绍的实施例的相同优点。本领域技术人员还应该认识到，这样的等同构造不脱离本公开的精神和范围，并且在不脱离本公开的精神和范围的情况下，它们可以在本文中进行各种改变、替换和变更。

Claims (20)

1.一种用于制造半导体器件的方法，包括：
形成第一堆叠绝缘层的第一结构，所述第一堆叠绝缘层的第一结构包括第一通孔，所述第一通孔布置在衬底上的接触区域上并且延伸穿过所述第一堆叠绝缘层；
通过用牺牲层填充所述第一通孔的至少顶部区域来形成第二结构；
形成第三结构，所述第三结构包括所述第二结构和堆叠在所述第二结构上方的第二堆叠绝缘层，所述第三结构还包括第二通孔，所述第二通孔与所述第一通孔对准并延伸穿过所述第二堆叠绝缘层；
通过从所述第三结构去除所述牺牲层以形成包括所述第一通孔和所述第二通孔的延伸通孔，来形成第四结构；
确定与所述第一结构、所述第二结构、所述第三结构和所述第四结构相关联的多个重量；以及
基于所述多个重量来确定所述延伸通孔的质量。
2.根据权利要求1所述的方法，其中，
形成所述第三结构还包括通过从所述牺牲层去除顶部而在所述牺牲层中形成凹陷区域；并且
所述方法还包括：
获得所述牺牲层的所去除的顶部的重量；以及
基于所述多个重量和所述牺牲层的所去除的顶部的重量，来进一步确定所述延伸通孔的质量。
3.根据权利要求2所述的方法，其中所述第一凹陷区域形成在所述牺牲层上方。
4.根据权利要求1所述的方法，其中确定所述延伸通孔的质量包括：
确定任何所述牺牲层是否保留在所述延伸通孔中和/或是否去除了任何的接触区域。
5.根据权利要求4所述的方法，还包括：
确定是否去除了任何的所述衬底。
6.根据权利要求2所述的方法，其中，所述多个重量包括分别对应于所述第一结构、所述第二结构、所述第三结构和所述第四结构的第一重量、第二重量、第三重量和第四重量，并且确定所述延伸通孔的质量包括：
基于所述第一重量和所述第二重量来确定第一重量差，所述第一重量差对应于所述第二结构的所述第一通孔中的所述牺牲层的重量；
基于所述第三重量、所述第四重量、以及所述牺牲层的所去除的顶部的重量来确定第二重量差，所述第二重量差对应于从所述第一通孔去除的所述牺牲层的重量和从至少所述接触区域去除的部分的重量之和；以及
基于所述第一重量差和所述第二重量差来确定所述延伸通孔的质量。
7.根据权利要求6所述的方法，其中，基于所述第一重量差和所述第二重量差来确定所述延伸通孔的质量包括：
当所述第一重量差和所述第二重量差满足预定义的第一条件时，确定所述延伸通孔不包括所述牺牲层并且未去除至少所述接触区域的部分；
当所述第一重量差和所述第二重量差满足预定义的第二条件时，确定所述延伸通孔包括所述牺牲层的一部分；以及
当所述第一重量差和所述第二重量差满足预定义的第三条件时，确定至少所述接触区域的部分被去除。
8.根据权利要求1所述的方法，其中形成所述第二结构包括：
用所述牺牲层填充所述第一通孔的至少顶部区域，所述牺牲层的顶表面与所述第一结构的顶表面共面。
9.根据权利要求2所述的方法，还包括：
形成第五结构，所述第五结构包括在另一半导体衬底上方的另一牺牲层；
在所述第五结构上形成其他堆叠绝缘层，所述其他堆叠绝缘层对应于所述第二堆叠绝缘层；
通过去除所述其他堆叠绝缘层的部分和所述另一牺牲层的部分，来形成穿过所述其他堆叠绝缘层并进入所述另一牺牲层的另一通孔；
去除所述其他堆叠绝缘层以形成第六结构；
分别确定所述第五结构的第五重量和所述第六结构的第六重量；以及
基于所述第五重量和所述第六重量来确定从所述另一牺牲层去除的部分的重量。
10.根据权利要求9所述的方法，其中获得所述牺牲层的所去除的顶部的重量包括：
基于从所述另一牺牲层去除的部分的重量，获得所述第三结构中所述牺牲层的所去除的顶部的重量。
11.根据权利要求10所述的方法，其中所述第三结构中所述牺牲层的所去除的顶部的重量与从所述另一牺牲层去除的部分的重量相同。
12.根据权利要求1所述的方法，其中所述第一堆叠绝缘层包括交替形成且具有不同蚀刻速率的第一绝缘层和第二绝缘层。
13.根据权利要求12所述的方法，其中所述第一绝缘层包括氧化硅，并且所述第二绝缘层包括氮化硅。
14.根据权利要求1所述的方法，其中所述牺牲层包括多晶硅。
15.根据权利要求1所述的方法，其中所述接触区域包括通过选择性外延生长形成的单晶硅。
16.根据权利要求12所述的方法，其中所述第一堆叠绝缘层还包括在所述衬底与所述第一绝缘层和所述第二绝缘层的最下层之间的一个或多个绝缘层。
17.根据权利要求2所述的方法，其中，所述多个重量包括分别对应于所述第一结构、所述第二结构、所述第三结构和所述第四结构的第一重量、第二重量、第三重量和第四重量，并且确定所述延伸通孔的质量包括：
基于所述第一重量至所述第四重量以及所述牺牲层的所去除的顶部的重量来确定质量指标，所述质量指标指示所述第二结构的第一通孔中的牺牲层的重量与组合重量之间的差，所述组合重量是从所述第一通孔去除的所述牺牲层的重量与从至少所述接触区域去除的部分的重量之和；以及
基于所述质量指标确定所述延伸通孔的质量。
18.一种方法，包括：
形成第一结构，所述第一结构包括在半导体衬底上方的牺牲层；
在所述第一结构上形成绝缘层堆叠体；
通过去除所述堆叠体的部分和所述牺牲层的部分，来形成延伸穿过所述绝缘层堆叠体并进入所述牺牲层的通孔；
去除所述绝缘层堆叠体以形成第二结构；
分别确定所述第一结构的第一重量和所述第二结构的第二重量；以及
基于所述第一重量和所述第二重量来确定从所述牺牲层去除的部分的重量。
19.根据权利要求18所述的方法，其中所述牺牲层的所述部分的厚度小于所述牺牲层的厚度。
20.根据权利要求18所述的方法，其中去除所述堆叠体以形成所述第二结构包括：
选择性地去除所述堆叠体以避免去除所述牺牲层。
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