CN109687869A - 基于阱内高压高精度多晶电阻的降压分压偏置电路 - Google Patents

Abstract

本发明公开了一种基于阱内高压高精度多晶电阻的降压分压偏置电路。偏置电路包括：2个高耐压高精度的多晶电阻分压电路和、电压自偏置电路和、双极型复合管、串联分压管、串联电阻分压电路和电流偏置电路；2个高耐压高精度的多晶电阻分压电路串联，用于从高压端口VDD获取高压，并分压降压后得到采样电压VK；采样电压VK经过电压自偏置电路和稳压后产生稳定的电压VQ；稳定电压VQ经过双极型复合管和串联分压管进行电压降压微调后，输出恒定的低压偏置电压VCC；恒定的偏置电压VCC经过串联电阻分压电路分压后，获得多种取值的参考电压VREF；同时电流偏置电路利用恒定的偏置电压VCC产生多路的稳定偏置电流IBAS。整个偏置电路网络提高了电路的集成度，缩小芯片面积，降低成本。

Description

基于阱内高压高精度多晶电阻的降压分压偏置电路

技术领域

本发明属于模拟集成电路技术领域，具体涉及一种基于阱内高压高精度多晶电阻的降压分压偏置电路。

背景技术

在集成电路系统中，普遍含有偏置网络。偏置网络的作用就是给电路内部其他模块提供稳定的偏置电压或偏置电流，以使电路各个模块能良好地工作。然而，在一般的偏置网络中，偏置网络的电源电压直接决定了内部电路器件的工艺选择。因此，电路内部器件的工艺所能提供的耐压要求与电源电压的大小必须相匹配。如今比较流行的高压BCD工艺，耐压可达几十伏特；而对于上百伏特甚至几百伏特的电压，只能通过特殊的器件来实现，比如采用耐高压LDMOS、LDDMOS、VDMOS及IGBT等等。这些特殊的工艺器件，采用了全新技术，是近年来热门的耐超高压器件。但正是由于它们工艺的特殊性，与普通的高压BCD工艺（耐压几十伏特）相比，使得其工艺制造成本较高，器件尺寸和芯片面积较大，不利于系统集成和缩小。另外，也有些集成电路系统内部是较低电压工作，但其采样端口通常是几十伏特甚至几百伏特的高压。这类高压采样端口的实现方式，通常是采用外部焊接色环电阻（或其他形式的外部电阻）组成的分压降压网络后，获得较低的采样电压，再输入给采样端口。但这样就不能实现采样电阻部分的集成，增大了整个电路系统板的面积；而且外部电阻的精度也不能得到有效的保证。还有就是，采用上述方法实现的降压电路网络，通常电路内部器件较多，电路结构复杂，增大了电路的规模，使得芯片面积必然较大。因而，寻找一种能集成的耐高压高精度的电阻分压网络，并利用现有的普通高压BCD工艺，实现简易化的降压分压偏置电路（或采样电路）势在必行，这样不仅能够降低工艺制造的成本，还能简化系统偏置结构，优化系统电路，缩小芯片面积。

然而，现有的耐高压多晶电阻，一般是生长在诸如二氧化硅薄膜上；同时为了增大耐压，会在氧化物薄膜下方的衬底上通过掺杂形成一个隔离阱，而多晶硅电阻是生长在氧化物薄膜上的，是同MOS器件的栅极是在同一层中，它们的生长方式一致。因此，MOS栅极多晶生长的不准确性和多晶硅电阻一致，使得多晶硅电阻的精度受到影响。另一方面，现有的多晶电阻用来做熔断器使用时，该多晶电阻通常做得较厚，这难以维持硅化区和非硅化区的厚度，给降低栅极高度带来困难。因而需要一种改进型的多晶硅电阻器件结构，来增强电阻的精度和高耐压特性，同时降低栅极高度。

发明内容

为了解决现有技术的问题，本发明实施例提供了一种基于阱内高压高精度多晶电阻的降压分压偏置电路。所述技术方案如下：

第一方面，提供了一种基于阱内高压高精度多晶电阻的降压分压偏置电路，所述偏置电路：2个高耐压高精度的多晶电阻分压电路11和12、电压自偏置电路13和14、双极型复合管15、串联分压管16、串联电阻分压电路17和电流偏置电路18；所述高耐压高精度的多晶电阻分压电路11与所述高耐压高精度的多晶电阻分压电路12串联，用于从高压端口VDD获取高压，并分压降压后得到采样电压VK；采样电压VK经过电压自偏置电路13和14稳压后产生稳定的电压VQ；稳定电压VQ经过双极型复合管15和串联分压管16进行电压降压微调后，输出恒定的低压偏置电压VCC；恒定的偏置电压VCC经过串联电阻分压电路17分压后，获得多种取值的参考电压VREF；同时电流偏置电路18利用恒定的偏置电压VCC产生多路的稳定偏置电流IBAS。

可选的，每个高耐压高精度的多晶电阻分压电路包括多个串联的高耐压高精度的多晶电阻，且每个高耐压高精度的多晶电阻分压电路中串联的多晶电阻的个数相同或者不同。

可选的，所述多晶电阻包括衬底21、辅助漂移区22、漂移区23、阱24、SiO2绝缘层25、绝缘介质层26、SiO2绝缘STI层27、SiN绝缘隔离层28、 硅化物接触点29、金属Al引线端口30、金属Al引线端口31、硅化物接触点32、多晶硅电阻区33、SiO2绝缘STI层34。

可选的，所述漂移区23和所述阱24的电位连接至金属Al引线端口30或金属Al引线端口31中电压高的端口，或者，连接至高压电源端口VDD，或者，悬空。

可选的，所述多晶电阻的多晶硅电阻区33设置在阱24内，其四面被SiO2绝缘层25、SiO2绝缘STI层27、SiN绝缘隔离层28及SiO2绝缘STI层34完全封闭隔离。

可选的，所述电压自偏置电路14包括m个串联的齐纳二极管，所述m个串联的齐纳二极管的击穿电压为VQ，m为正整数。

可选的，所述双极型复合管15包括由Q11和Q12组成的双极型复合管结构。

可选的，所述串联分压管16包括k个串联的三极管Q21~Q2k，k为正整数。

可选的，所述串联电阻分压电路17包括j个串联电阻，每个串联电阻产生一个参考电压VREF，j为正整数。

可选的，所述电流偏置电路18 包括电阻R33、PMOS管PM12~PM1i以及NMOS管NM12~NM1i，其中，PM13~PM1i输出电流偏置IBAS3~IBASi，i为正整数。

本发明实施例提供的技术方案带来的有益效果是：

通过上述结构，当高压电压端口（或采样端口）VDD纹波较大时，经过2个高耐压高精度的多晶电阻分压网络分压降压后的采样电压VK的波动能线性同步反应VDD的波动，进而完成电路电压采样的功能；同时，采样电压VK再经过电压自偏置电路中的齐纳二极管稳压处理后，输出的VQ几乎不变，进而导致串联分压管中的输出偏置电压VCC和串联电阻分压电路中的参考电压VREF几乎不变，从而获得稳定的偏置电压和参考电压。因此，上述电路结构，可以极其简化超高压降压分压偏置电路，并显著地提高电路的集成度，缩小芯片面积，降低成本。

附图说明

为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1是本发明一个实施例中提供的基于阱内高压高精度多晶电阻的降压分压偏置电路的示意图。

图2是本发明一个实施例中提供的阱内高压高精度多晶电阻的示意图。

图3是本发明一个实施例中提供的基于阱内高压高精度多晶电阻的降压分压偏置电路的应用场景的示意图。

具体实施方式

为使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明实施方式作进一步地详细描述。

图1所示为本发明提供的一种基于阱内高压高精度多晶电阻的降压分压偏置电路，其包括2个高耐压高精度的多晶电阻分压网络11和12、电压自偏置电路部分13和14、双极型复合管15、串联分压管16、串联电阻分压电路17和电流偏置电路部分18。图1所示电路的具体工作原理如下：

11可由多个高耐压高精度的多晶电阻串联构成，12可由多个高耐压高精度的多晶电阻串联构成，11和12串联构成一个高压分压降压结构，分压电压即为采样电压VK。采样电压VK可根据系统其他器件的工艺耐压而设定，当11的电阻比12更大时，采样电压VK越小。比如系统选择普通的CSMC 40V BCD工艺且VDD最大为200V的高压时； VK可定为最大40V且11和12的电阻比例约为4比1。另外，根据系统的具体功耗、静态电流及转换效率等要求，可以确定11和12的具体电阻值大小。比如11和12的电阻值越大，系统功耗和转换效率越高。其中，11和12中所包含的多晶电阻的个数可以相同或者不同，且图1仅以11和12中的多晶电阻的个数相同，且为n个来举例说明。

11和12所产生的采样电压VK经过13和14，获得一个较稳定的电压VQ。VQ的大小是由14中的m个串联的齐纳二极管D11~D1m决定，单个齐纳二极管的击穿电压由具体的工艺决定，比如CSMC 40V BCD工艺的齐纳二极管击穿电压约为5.8V。m个齐纳二极管串联的击穿电压VQ应是单个击穿电压与个数m的乘积，它不能超过采样电压VK，具体个数m需要根据系统内部所需要的偏置电压大小来决定。13中的PMOS管PM11的尺寸应根据VK大小和电路静态功耗等要求来谨慎设计，13中的PM11、R31、R32构成一种类似于自偏置的结构。其中，13的一端与12的一端相连，另一端与12的另一端以及14的一端相连，14的另一端接地，具体的，PM11的第一端与12的一端相连，PM11的第二端与R31的一端相连，R31的另一端与12的另一端相连到地，PM11的第三端与R32的一端相连，R32的另一端与14的一端相连，14的另一端接地。

15和16可对13和14所产生的稳定电压VQ进行降压微调，以产生合适的偏置电压VCC。15为Q11与Q12组成的双极型复合管结构，不仅可分掉一部分VQ电压，还可提高偏置电压VCC的带载能力；16为k个三极管Q21~Q2k以二极管形式串联连接，以进一步降低VQ电压，提供合适的低压偏置。比如CSMC 40V BCD工艺中，每个三级管的基极-发射极电压Vbe为0.6V左右，每个管子可微调的电压为0.6V，这样可直接微调至所需的偏置电压VCC。VCC是高压供电端口VDD经过降压后形成的低压偏置电压，可以给系统内部低压电路供电使用，k为正整数。实际实现时，15和16串联。

17与16串联，17为j个串联电阻对15和16所产生的低压VCC进行分压，R41~R4j中每个电阻产生一个参考电压VREF，该VREF根据系统内部电路具体需求而定，一般不作为偏置电压使用。VREF可以是高压端口VDD经过降压处理后所获得的较低参考电压VREF，它们能输入MOS管栅极作为参考电压使用。另外，17中的电阻可以是与11和12中同类型的阱内高耐压高精度的多晶电阻，也可以是普通BCD工艺库提供的其他高精度电阻。

18为电流偏置产生部分，包含类似于13功能的PMOS管PM12、NMOS管NM12及电阻R33。18对16中产生的偏置电压VCC进行处理，产生流过NM12的偏置电流，该电流通过MOS管对“PM13/NM13~PM1i/NM1i”拷贝出去。其中PM13~PM1i管输出电流偏置IBAS3~IBASi；VCC3~VCCi可以是16产生的偏置电压VCC，也可以是电路其他低压供电电压。其中，图1仅以包括i组PM和NM来举例说明，实际实现时，还可以为其他实现，且每组PM和NM的连接关系均与图中的连接关系类似，在此不再赘述。

图1实施例中所用的器件数目少，但却能提供稳定的精度较高的偏置电压。当高压电压端口（或采样端口）VDD纹波较大时，经过11和12分压降压后的采样电压VK的波动能线性同步反应VDD的波动，进而完成电路电压采样的功能；同时，采样电压VK再经过14中的齐纳二极管稳压处理后，输出的VQ几乎不变，进而导致16中的输出偏置电压VCC和17中的参考电压VREF几乎不变，从而获得稳定的偏置电压和参考电压。因此，采用图1实施例的电路结构，可以极其简化超高压降压分压偏置电路，并显著地提高电路的集成度，缩小芯片面积，降低成本。

图2为本发明提供的一种耐高压高精度的多晶硅电阻器件结构示意图，主要用于图1实施例中11和12的单个分压电阻，其具体结构包括：衬底21（P_sub或N_sub）、辅助漂移区22（P-或N-）、漂移区23（N-或P-）、阱24（N阱或P阱）、SiO2绝缘层25、绝缘介质层26、SiO2绝缘STI层27、SiN绝缘隔离层28、 硅化物接触点29、金属Al引线端口30、金属Al引线端口31、硅化物接触点32、多晶硅电阻区33、SiO2绝缘STI层34。电阻的具体结构及功能如下：

21是衬底层，它是整个器件的基础。以P衬底为例，以下的说明都由P衬底开始。

22是辅助漂移层，它可以是轻掺杂（典型浓度可为1×10¹²~5×10¹²cm^-2）的P-层，也可以是绝缘介质层（也即SOI结构）。

23是漂移区，它是主要的高压耐压区域，是轻掺杂（典型浓度可为1×10¹²~5×10¹²cm^-2）的N-层。该层的厚度越厚，可提供的耐压也越高，一般能满足几百伏特的耐压。

24是阱区，它是N型区域（典型浓度可为1×10¹³~3×10¹³cm^-2），是本发明的多晶硅电阻器件的生成区域。

25是SiO2绝缘层，同一般MOS管栅极下面的绝缘层，它可以隔离多晶硅电阻区的上表面。

26是厚的绝缘介质层，同一般MOS管栅极上面的绝缘介质层。

27与34是SiO2隔离STI层，它可以实现多晶硅电阻区的左右侧面与N阱的隔离。同时可通过改变其氧化时间来缩短多晶硅电阻区水平方向的长度，进而调节多晶硅电阻阻值大小；还可以通过控制其形状来改变多晶硅电阻阻值大小。

28是SiN绝缘介质隔离层，用来实现多晶硅电阻区的下表面与N阱的隔离。

29与32是硅化物接触点，使得该处形成良好的金属半导体接触。

31与30是金属引线端口，实现与电路其他器件的互连互通。

33是多晶硅电阻区，它是由25、27、28和34四面绝缘层围成的隔离的立体区域。它不容易受到周围环境影响，且大小固定，因而电阻精度很高。该区域可以通过改变大小和调整多晶硅的掺杂来改变多晶硅电阻阻值大小，获得高精度的电阻值。

图2中的多晶硅电阻区33是做在阱24里面的，该多晶硅电阻阻值调节可以通过多种方式：一是通过控制多晶硅电阻区33的掺杂水平来直接控制多晶硅电阻的阻值大小；二是通过调节阱24的厚度来进一步调整多晶硅区33的厚度，这可以显著地调节多晶硅电阻的阻值大小；三是通过调节27和34的SiO2隔离STI层的宽度和形状来改变多晶硅电阻区33的长度和形状，进而改变多晶硅电阻的阻值大小。前面第一种掺杂调节的方式，由于工艺掺杂的不确定性，适用于大幅度调整多晶硅电阻值；而后面两种调节方式可以精确地调整多晶硅电阻值，尤其第三种方式可以实现对多晶硅电阻的微调。因此，本发明所提供的多晶硅电阻，通过以上三种电阻调节方式，可以获得高精度的多晶硅电阻值。

图2中的多晶硅电阻区33是做在阱24里面的，而阱24下面是较厚的轻掺杂的漂移区23。阱24对衬底21的高压差，可以通过漂移区23吸收；多晶硅电阻区33对衬底21的高压差可以通过较厚的SiN绝缘隔离层28和漂移区23吸收；这就使得整个多晶硅电阻的纵向耐压可高达几百伏特。图2中的SiO2隔离STI层27和34比较厚，可以显著提高多晶硅电阻区33对阱区24的横向耐压。而多晶硅电阻本身两个端口之间的横向耐压，可以通过串联多个该多晶硅电阻来分压实现。因此，本发明所提供的多晶电阻的这种特殊结构，可实现其超高耐压的特性。

图2中的阱24和漂移区23可直接连接至多晶硅电阻端口（31或30）中电压高的那一个端口；也可以连接到高压电源（或采样）端口VDD；还可以直接悬空处理。

图2中辅助漂移区22可以是同衬底掺杂类型一致的轻掺杂区域，可起到提高耐压的作用。阱24、漂移区23、辅助辅助漂移区22及衬底21构成了一个耐高压的反偏PN结；但耐压越高，器件的泄露电流越大。这时，可以使辅助漂移区22采用绝缘介质层，形成类似于SOI的器件结构，从而可在提高器件耐压的基础上，进一步降低器件的泄漏电流。

图2这种特殊的多晶硅电阻器件结构，只需要在普通BCD工艺上，多加几道氧化、刻蚀和掺杂工序就能实现；必要时，可以省略辅助漂移区22，以便简化工艺流程。由于多晶硅电阻区33是做在阱24内，不影响SiO2介质层25以上的部分，可以显著的缩小栅极高度；同时采用普通BCD工艺，也极大地降低了工艺制造成本。

图3所示为本发明降压分压偏置电路的一种具体应用（AC-DC）实例。图中41为本发明提供的一种简易降压分压偏置电路的实施例，工艺采用普通 40V 高压BCD工艺；42为四个分离二极管器件构成的整流桥结构，也可以是市面上流行的集成整流桥器件；43为并联的两个大容量滤波电容（可采用几百μF的电解电容）。有效值为220V的交流市电经过整流桥42全波整流后；再经过滤波电容43稳压滤波，形成一个具有一定纹波的直流电压（瞬时值可高达310V）传送到41的VDD高压端口；最后经过降压分压处理后，输出恒定的偏置电压VCC及参考电压VREF1~VREFj。由于VDD高压端口的瞬时高压可达310V，因此41中的耐高压高精度的多晶硅分压电阻11和12的比例可取为27比4，这样13中的采样电压VK的瞬时高压不超过40V。假设VDD高压端口的电压纹波为25%（也即186V~310V），那么采样电压VK的变化范围约为24V~40V。14中的齐纳二极管只使用一个，那么在该高压BCD工艺、且VK在24V~40V的变化范围内，均可得到稳定的击穿电压VQ（约为5.8V）。若不使用16的分压三极管，那么最终可得到4.5V的稳定偏置电压VCC。通过上述过程，就实现了一个简易的交流转直流（AC-DC）的偏置电路；这里需要注意的是，整个电路适用于低功耗、小电流偏置场合。由于42和43是外部普通的独立器件，41是本发明的普通BCD工艺实现的简易降压分压偏置电路，因此，整个系统的成本低廉，外围元件少，集成度高，是一种极其简易化的降压型AC-DC偏置电路实施方案。

上述本发明实施例序号仅仅为了描述，不代表实施例的优劣。

本领域普通技术人员可以理解实现上述实施例的全部或部分步骤可以通过硬件来完成，也可以通过程序来指令相关的硬件完成，所述的程序可以存储于一种计算机可读存储介质中，上述提到的存储介质可以是只读存储器，磁盘或光盘等。

以上所述仅为本发明的较佳实施例，并不用以限制本发明，凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (10)

1.一种基于阱内高压高精度多晶电阻的降压分压偏置电路，其特征在于，所述偏置电路包括：2个高耐压高精度的多晶电阻分压电路11和12、电压自偏置电路13和14、双极型复合管15、串联分压管16、串联电阻分压电路17和电流偏置电路18；所述高耐压高精度的多晶电阻分压电路11与所述高耐压高精度的多晶电阻分压电路12串联，用于从高压端口VDD获取高压，并分压降压后得到采样电压VK；采样电压VK经过电压自偏置电路13和14稳压后产生稳定的电压VQ；稳定电压VQ经过双极型复合管15和串联分压管16进行电压降压微调后，输出恒定的低压偏置电压VCC；恒定的偏置电压VCC经过串联电阻分压电路17分压后，获得多种取值的参考电压VREF；同时电流偏置电路18利用恒定的偏置电压VCC产生多路的稳定偏置电流IBAS。

2.根据权利要求1所述的偏置电路，其特征在于，每个高耐压高精度的多晶电阻分压电路包括多个串联的高耐压高精度的多晶电阻，且每个高耐压高精度的多晶电阻分压电路中串联的多晶电阻的个数相同或者不同。

3.根据权利要求2所述的偏置电路，其特征在于，所述多晶电阻包括衬底21、辅助漂移区22、漂移区23、阱24、SiO2绝缘层25、绝缘介质层26、SiO2绝缘STI层27、SiN绝缘隔离层28、硅化物接触点29、金属Al引线端口30、金属Al引线端口31、硅化物接触点32、多晶硅电阻区33、SiO2绝缘STI层34。

4.根据权利要求3所述的偏置电路，其特征在于，所述漂移区23和所述阱24的电位连接至金属Al引线端口30或金属Al引线端口31中电压高的端口，或者，连接至高压电源端口VDD，或者，悬空。

5.根据权利要求3所述的偏置电路，其特征在于，所述多晶电阻的多晶硅电阻区33设置在阱24内，其四面被SiO2绝缘层25、SiO2绝缘STI层27、SiN绝缘隔离层28及SiO2绝缘STI层34完全封闭隔离。

6.根据权利要求1至5任一所述的偏置电路，其特征在于，所述电压自偏置电路14包括m个串联的齐纳二极管，所述m个串联的齐纳二极管的击穿电压为VQ，m为正整数。

7.根据权利要求1至5任一所述的偏置电路，其特征在于，所述双极型复合管15包括由Q11和Q12组成的双极型复合管结构。

8.根据权利要求1至5任一所述的偏置电路，其特征在于，所述串联分压管16包括k个串联的三极管Q21~Q2k，k为正整数。

9.根据权利要求1至5任一所述的偏置电路，其特征在于，所述串联电阻分压电路17包括j个串联电阻，每个串联电阻产生一个参考电压VREF，j为正整数。

10.根据权利要求1至5任一所述的偏置电路，其特征在于，所述电流偏置电路18 包括电阻R33、PMOS管PM12~PM1i以及NMOS管NM12~NM1i，其中，PM13~PM1i输出电流偏置IBAS3~IBASi，i为正整数。