CN109671701B - 装置、经封装装置及对多相式电压调节器进行修正的方法 - Google Patents

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Abstract

一种装置包括半导体管芯。所述半导体管芯上形成有具有相同设计的多个多相式电压调节器模块，所述多个多相式电压调节器模块形成在共用半导体衬底上。

Description

装置、经封装装置及对多相式电压调节器进行修正的方法
技术领域
本发明涉及一种电压调节器与对其进行缺陷修正的方法，特别是一种模块式电压调节器与对其进行缺陷修正的方法。
背景技术
电压调节器被广泛用于电子装置(例如，计算机、服务器、智能手机等)中以调节电压。这些不同的乃至相似的电子装置的需求(例如，经调节电压电平、电流消耗(currentdraw)等)有很大不同。通常，基于这些系统的输入电流要求而为较小范围的系统(或甚至为个别装置)设计特定电压调节器。
电感器元件是电压调节器的最大元件，且消耗最大的基板面(real estate)。这些电感器元件是会出现制造缺陷的一种元件。表现出制造缺陷(例如在电感器元件中)的电压调节器会被报废。此会造成低的电压调节器制造良率(yield)。
发明内容
本申请的一些实施例提供一种装置，其特征在于，包括：半导体管芯，所述半导体管芯上形成有具有相同设计的多个多相式电压调节器模块，所述多个多相式电压调节器模块形成在共用半导体衬底上。
此外，本申请的其他实施例提供一种经封装装置，其特征在于，包括：封装；半导体管芯，所述半导体管芯上形成有具有相同设计的多个电压调节器模块，所述多个电压调节器模块形成在共用半导体衬底上；以及芯片，通过所述封装电耦合到所述半导体管芯，其中所述芯片与所述管芯之间通过所述封装进行的电连接被配置成使得具有所述相同设计的所述多个电压调节器模块一起运行来向所述芯片提供经调节电压或者独立地运行来向所述芯片提供多个不同的经调节电压。
另外，本申请的其他实施例提供一种对多相式电压调节器进行缺陷修正的方法，其特征在于，包括以下步骤：制造具有多个相、与所述多个相对应的多个电感器、以及电压调节器输出的电压调节器；识别所述多个相中有缺陷的相；以及将所述电压调节器输出从所述有缺陷的相断开。
附图说明
结合附图阅读以下详细说明，会最好地理解本发明的各个方面。应注意，各种特征并非按比例绘制。事实上，为论述清晰起见，可任意增大或减小各种特征的尺寸。
图1示出根据一些实施例的多相式电压调节器的实例。
图2示出根据一些实施例的电压调节器的个别相电路(phase circuit)的电路设计。
图2A示出根据一些实施例的多相式电压调节器电路的电路设计。
图3示出根据一些实施例的晶片的一部分，其中图1中所示类型的多个电压调节器在整个所述晶片上排列成阵列。
图4A示出根据一些实施例的具有可由图3所示晶片形成的四个电压调节器模块的芯片。
图4B示出根据一些实施例的具有可由图3所示晶片形成的两个电压调节器模块的芯片。
图4C示出根据一些实施例的具有可由图3所示晶片形成的一个电压调节器模块的芯片。
图5示意性地示出根据一些实施例的包括电压调节器芯片及多电压轨条式芯片(multi-voltage rail chip)的多芯片式封装。
图6示意性地示出根据一些实施例的包括电压调节器芯片及单电压轨条式芯片(single-voltage rail chip)的多芯片式封装。
图7示出根据一些实施例的具有被禁用或被断开的有缺陷的相的多相式电压调节器的实例。
图8示出根据一些实施例的具有电压调节器的晶片在进行凸块移除之前的垂直剖视图。
图8A示出根据一些实施例的具有电压调节器的晶片在进行凸块移除之后的垂直剖视图。
图9示出根据一些实施例的具有从调节器输出断开的相的电压调节器的实施例。
图9A是图9所示一部分的放大图。
图10示出根据一些实施例的具有冗余控制逻辑的多相式电压调节器的实例。
图11示出根据一些实施例的经封装装置。
图12示出根据一些实施例的制作电压调节器的方法。
图13示出根据一些实施例的对电压调节器模块进行重新配置以弥补缺陷的方法。
[符号的说明]
10：电压调节器/16相式电压调节器
10A、10B、10C：电压调节器
12：管芯
14、14A：中心区
16：电压调节器输入焊料凸块
18、815、L：电感器
18A：电感器/有缺陷的电感器
20：焊料凸块/输出焊料凸块
22：焊料凸块
24：区域
26：导电导体/金属连接件
28：局部区
30a、30b：电压调节器驱动器
32：控制逻辑
34：冗余控制逻辑
50：相电路/电压调节器相电路
50a、50b、50p：相电路
60a、60b、60p：相控制信号
70：控制区块/控制电路
80：多相式电压调节器电路
100：晶片
110、412a、412b、412c、412d：电压调节器模块
150a、150b、150c、150d、150e：切割道
200A、200B、200C：芯片/电压调节器芯片
300、400：多芯片式封装
310、410：电压调节器芯片
312a：电压调节器模块/第一电压调节器模块
312b：电压调节器模块/第二电压调节器模块
312c：电压调节器模块/第三电压调节器模块
312d：电压调节器模块/第四电压调节器模块
320：芯片/多电压轨条式芯片
322a：第一电压域
322b：第二电压域
322c：第三电压域
322d：第四电压域
332a、332b、332c、332d、334b、334c、334d、840：连接
334a、434：共用电连接
420：芯片
422：电压域
432：经短接连接
436：连接/电连接
500：部分
500A：区域
502：装置层
504：金属内连线层
506：介电层
508：电感器线圈
510：凸块/焊料凸块
600、602、604、606、608、610、612、614、700、702、704、706、708：步骤
800：经封装装置/结构
810：电压调节器
820、830、845：导电凸块
825：CPU芯片
835：衬底
A：区域
HS_GATE、LS_GATE、VCOIL：信号
具体实施方式
以下公开内容阐述用于实作本主题的不同特征的各种示例性实施例。以下阐述组件及排列的具体实例以简化本公开内容。当然，这些仅为实例且不旨在进行限制。举例来说，应理解，当称元件“连接到”或“耦合到”另一元件时，此元件可直接连接到或直接耦合到所述另一元件，或者可存在一个或多个中间元件。
本文中所公开的是一种模块式电压调节器设计的实施例，所述模块式电压调节器设计使得针对不同产品的设计要求而定制的多个电压调节器能够由制造在同一晶片衬底上的相同电压调节器模块的阵列形成。具体来说，在实施例中，电压调节器模块在整个晶片上排列成阵列，所述晶片可基于系统的具体要求而被切断成不同大小的管芯，所述不同大小的管芯含有不同数目的电压调节器模块。管芯被接着与芯片封装在一起，所述管芯将对所述芯片进行以下操作：提供经调节电压，其中封装连接对电压调节器模块是否彼此独立地运行加以配置；例如以主从配置形式向多电压域式芯片提供例如多个经调节电压；或，一起对例如高电流域(high current domain)提供一个经调节电压输出。此种方式使得一个电压调节器模块设计能够用于提供大量不同的电压调节器。
本文中还公开一种电压调节器的实施例，所述电压调节器可被配置成对制造缺陷进行定址且由此提高良率。具体来说，在实施例中，电压调节器设计被配置成具有以下能力：基于制造缺陷来禁用电压调节器的个别相及/或对控制逻辑进行重新配置以仅使用所述电压调节器的工作电路(working circuit)。
在实施例中，电压调节器可设置在向其他电子电路(例如向中央处理器(centralprocessing unit，CPU)或其他电子电路)提供连接的封装中，所述封装提供通往其他电子电路(例如通往中央处理器或由所述电压调节器提供经调节电压的其他电子电路以及在一些实施例中向所述电压调节器提供参考电压的其他电子电路)的连接。在一些实施例中，模块式封装内电压调节器(modular in-package voltage regulator)可通过将多个电压调节器一起耦合在共用衬底上来提供范围大得多的电流传送(current delivery)。在一些实施例中，模块式封装内电压调节器也可同时从封装中的数目比先前设计小的芯片提供大量不同的电压。此种宽范围的使用是通过单一设计及试产(tape-out)来实现，而不是像其他方式将要求的那样为每一应用设计单独的产品。另外，由于具有选择性地禁用具有制造缺陷的电路的能力以及增大相同设计的产量的能力，因此所述制作电压调节器的过程的有效良率比传统电压调节器好。
在实施例中，本文中所使用的“封装”或“多芯片式封装”包括耦合到共用封装衬底且通过所述共用封装衬底而连接的电压调节器管芯与由所述电压调节器管芯提供一个或多个经调节电压的至少一个其他管芯(例如，CPU管芯)，所述电压调节器管芯通常具有焊料凸块，所述至少一个其他管芯也具有焊料凸块。此单一封装或多芯片式封装会形成单一产品，所述单一产品可耦合到较大的电子系统或产品中的印刷电路板。
图1示出多相式电压调节器的实例，具体来说是形成在管芯12上的16相式电压调节器10。在“多相式”电压调节器的上下文中使用的用语“相”是指不同时钟的时间交织(time interleaving)。各个相在时间上相对于彼此略微偏置(例如，0°、90°、180°等)。这些“分相(phased)”输出短接在一起以提供电压调节器的稳健输出电压，原因是每一个分相输出的响应相对于彼此略微偏置。在管芯12的中心区14中具有驱动器及控制逻辑，且在电路系统层之上放置有十六个电感器18。在一些实施例中，电感器18是电压调节器的最大元件，且因此电感器18在管芯12上占用的空间比驱动器及控制电路系统多。此意味着电压调节器所需的管芯的大小很大程度上是由电感器18的大小及数目来决定。电压调节器输入焊料凸块16被设置用于接收VDD参考电压及VSS参考电压以及控制信号二者且位于电压调节器10的管芯12的中心区14中。电压调节器输出(即，参考电压)设置在位于电压调节器10的管芯12的顶部及底部之间的输出焊料凸块20处。输出焊料凸块20电耦合到电感器18输出。应理解，其中设置有电压调节器10的封装将各焊料凸块20耦合在一起以提供电压调节器10的共用输出。
在传统设计中，需要较大最大电流的系统将需要具有更多相及/或更大电感器的经单独设计的电压调节器。而需要若干不同的独立电压输入的系统将需要形成在单独的衬底上且针对不同电压域而进行单独设计的若干电压调节器(例如，具有图1中所示类型的电压调节器)。这些单独的电压调节器将接着被集成为一个封装。
图2示出电压调节器(例如图1中所示电压调节器10)的个别相电路50的电路设计。应理解，提供图2仅是用于说明且任何电压调节器电路均可用于本发明的实施例。图2中所示电压调节器的电路设计以及其他设计的具体细节是所属领域中已知的且本文中不再对其予以赘述以避免使本发明模糊。如可在图2中看出，相电路50包括被标记为“L(外部的)”的电感器，所述电感器对应于图1中所示电感器18中的一者。图2A示出多相式电压调节器电路80的电路设计。假定有十六个相，则电压调节器相电路50会被复制到电压调节器的每一相。一个控制区块70驱动所有的相，且可被配置成根据可一起聚集成一个电压调节器(如以下所述)的电压调节器模块的最大数目来驱动多达n个相。主输入是参考电压(图2A所示控制区块70中所示的Vref)以及所期望电压的控制设定。每一相的输出是通过所贴合的对应电感器(L)提供的信号VCOIL。将Vref与所期望电压进行比较。如果Vref较低，则启用信号HS_GATE(图2)，从而提高输出处的电压。如果Vref较高，则启用信号LS_GATE(图2)，从而降低输出电压。此种操作被连续地执行以将连接到输出的装置中的电压(如由反馈机制Vref测量)驱动到目标电压。
图3示出晶片100的一部分，图1中所示类型的多个电压调节器模块110在晶片100上排列成阵列。具体来说，图3中示出由十二个电压调节器模块110构成的阵列，然而此数目仅是出于说明性目的而选择。在每一模块之间示出有切割道150。晶片100可基于个别设计所需的电压调节器模块110的数目(例如，每一管芯1个、2个、4个或8个模块)而被以选择性方式沿一个或多个切割道150切断成不同大小的管芯。应知，每一芯片的电压调节器模块110的数目无需是2的幂且可选择1与晶片100上的电压调节器模块110的总数之间的任意数目。图4A、图4B及图4C分别示出具有四个、两个及一个电压调节器模块110的芯片200A、200B及200C。举例来说，电压调节器芯片200A可通过沿切割道150a及/或150b进行切断来形成。电压调节器芯片200B可通过沿切割道150a及150c或150e进行切断来形成。此种相同的切割道选择方式还将提供电压调节器芯片200c。应理解，电压调节器芯片大小、且因此电压调节器模块的数目是基于封装中所需的电压轨条的数目及/或每一轨条的电流要求来选择。
图5示意性地示出根据一些实施例的多芯片式封装300，多芯片式封装300包括电压调节器芯片310及多电压轨条式芯片320(例如具有多个电压域的CPU芯片)。在此实例中，电压调节器芯片310包括N个电压调节器模块且芯片320包括N个电压域。在所示实施例中，N为四，然而应理解此仅是用于说明且N可为任意整数。电压调节器芯片310包括以以上结合图4A所论述的方式形成在共用管芯上的相同的电压调节器模块312a、312b、312c及312d。芯片320包括四个电压域，即第一电压域322a、第二电压域322b、第三电压域322c及第四电压域322d。每一电压调节器模块312通过封装而连接到电压域322中的相应一者且与电压域322中的所述相应一者相关联。所述封装提供例如连接332a，通过连接332a，参考电压及/或控制信号被从芯片320的第一电压域322a提供到电压调节器芯片310的第一电压调节器模块312a的输入焊料凸块。所述封装还提供共用电连接(轨条)334a，共用电连接(轨条)334a将电压调节器模块312a的输出焊料凸块连接到第一电压域322a。相似地，所述封装在第二电压域322b与第二电压调节器模块312b之间提供连接332b及334b；在第三电压域322c与第三电压调节器模块312c之间提供连接332c及334c；以及在第四电压域322d与第四电压调节器模块312d之间提供连接332d及334d。在此实施例中，一个电压调节器芯片310包括多个电压调节器模块312且所述多个电压调节器模块312各自被配置成根据芯片320上的相应电压域的相应参考电压(Vref)来独立地控制相应电压轨条。这样一来，一个电压调节器管芯可对多域式芯片提供多个参考电压。
图6示意性地示出根据一些实施例的多芯片式封装400，多芯片式封装400包括电压调节器芯片410及具有单一电压轨条的芯片420(例如具有一个电压域322的CPU芯片)。在此实例中，电压调节器芯片410包括N个电压调节器模块412。在所示实施例中，N是四，然而应理解，此仅是用于说明且N可为任意整数。电压调节器芯片410与电压调节器芯片310(图5)相同且包括以以上结合图4A所论述的方式形成在共用管芯上的相同的电压调节器模块412a、412b、412c及412d。与芯片320不同，芯片420包括一个电压域、或者具有被电压调节器芯片410提供经调节电压的轨条的至少仅一个电压域。电压调节器模块412被耦合成一起工作以向芯片420的电压域422供应单一经调节电压。所述封装提供例如经短接连接432，通过经短接连接432，单一参考电压及/或控制信号被从芯片420的电压域422提供到电压调节器芯片410的所述四个电压调节器模块412a、412b、412c及412d中的每一者的输入焊料凸块。所述封装还提供共用电连接(轨条)434，共用电连接(轨条)434将所有四个电压调节器模块412a、412b、412c、412d的输出焊料凸块连接到芯片420的电压域422。控制信号可通过封装(例如，通过电连接436)而以主从配置形式(在下文中称作“主从”)从所述电压调节器模块(例如，412a)中的一者的控制电路耦合到其他电压调节器模块(412b、412c、412d)。在此实施例中，一个电压调节器芯片410包括多个电压调节器模块412，所述多个电压调节器模块412被配置成提供单一经调节电压但电流比可从仅一个电压调节器模块获得的电流高。也就是说，电压调节器模块的输出短接在一起以向芯片420的高电流电压域提供经调节电压输出。在实施例中，由于需要仅一个参考电压(Vref)来调节所述电压，因此将所述仅一个参考电压(Vref)供应到电压调节器模块412a中的一者，电压调节器模块412a中的所述一者充当控制其他“从”模块的“主”模块以使所述电压调节器模块的所有相保持同步。此种控制是通过封装来连接，且可使用熔丝来选择将哪一电压调节器模块作为主模块且将哪些电压调节器模块作为从模块。具体来说，如果我们假定每一电压调节器模块被配置成与图2A所示电压调节器设计相同，则可将从电压调节器模块(例如，412b、412c、412d)的控制电路70关断或以另一种方式隔离(例如，通过触发熔丝)且可将来自电压调节器模块412a的控制电路70(图2A)的相控制信号60a至60p连接到所述从电压调节器模块的对应相电路50a至50p。此种连接可通过封装(例如通过图6中的连接436)来进行。
通过对图5及图6的论述应显而易见，以相同方式(例如各自具有四个相同的电压调节器模块)配置的同一片硅可仅通过使用具有不同封装配置形式的同一电压调节器来提供具有不同运行特性(例如，不同的轨条数目及/或电流能力)的两个完全不同的电压调节器。
尽管图5示出四个电压调节器模块提供四个单独的电压域、且图6示出四个电压调节器模块对单一域提供单一经调节电压，然而应显而易见，使用同一电压调节器及仅一个不同的封装配置形式便可实现所述两种技术的混合形式(mix)。在本文中被此称作“混合(hybrid)”配置形式。举例来说，假定CPU芯片包括两个电压域，其中一个域为高电流域且另一个域为低电流域。并且假定图5或图6中分别示出的相同的电压调节器芯片310或410。电压调节器模块中的一者可被配置成通过封装连接来供应CPU芯片的低电流域(例如，使用如图5中所示的配置形式)。其他三个电压调节器模块可一起被从控(使用图6所示技术)以向CPU芯片的高电流域提供经调节电压。
除本文所述可被配置用于各种电压/电流要求的模块式电压调节器以外，在一些实施例中电压调节器也可被配置成具有所述调节器的被选择性禁用或被选择性断开的相，所述被选择性禁用或被选择性断开的相具有有缺陷的电路系统。图7示出电压调节器10A的实施例，除一个相已因制造缺陷(例如有缺陷的电感器18A)而被选择性禁用或被选择性断开以外，电压调节器10A与图1所示电压调节器10相同。此种缺陷可在晶片分选(wafersort)期间被检测出。如图7中所示，与区域24中的有缺陷的相对应的焊料凸块22被移除。在一些实施例中，此种凸块移除是通过激光烧蚀(laser ablation)或者通过适宜于移除所述凸块或以另一种方式将相从电压调节器输出断开的另一方法而完成。内部熔丝可被设定成向控制逻辑指示哪些相正常工作以使所述控制逻辑可相应地进行平衡。
在实施例中，如果N是电压调节器中所需的相的最大数目，则所述电压调节器模块可被构造成具有N+1个相或N+2个相，即具有可用于替换有缺陷的相且在无缺陷事件中将保持不现用(inactive)或断开的附加相。
转到图8，示出电压调节器10的一部分500的垂直剖视图。如可看出，电压调节器具有形成在硅中的装置层502，装置层502提供用于所述电压调节器的控制电路及驱动器电路的装置(例如，晶体管)。金属内连线层504形成在装置层502之上且将所述装置层连接到电感器线圈508，电感器线圈508形成在介电层506中。电感器线圈508连接到焊料凸块510。如图8A中所示，区域500A的凸块510已通过激光烧蚀或其他技术而得到移除。激光烧蚀是通过选择性地对准贴合到有缺陷的电路系统的凸块并从硅的表面移除所述凸块来进行。应注意，由于仅对有缺陷的相电路进行此种工艺，因此在移除工艺期间略微损坏电感器线圈508及环绕区域也是可接受的，原因是此电感器线圈将不被使用。因此，烧蚀无需过度精确，此有助于将工艺成本降到最低。
尽管是结合电感器18A有缺陷的情况来进行阐述，然而应显而易见，相同的凸块移除工艺对于将电压调节器的因其他原因(例如因与相相关联的有缺陷的驱动器电路)而有缺陷的所述相断开来说是有效的。
图9示出用于凸块移除的替代性方法。图9示出电压调节器10B，除每一电感器18通过金属或其他导电导体26而连接到相应的一或多个焊料凸块以外，电压调节器10B与图7所示电压调节器10A相同。在此实施例中，使用例如聚焦离子束(focused ion beam，FIB)等纳米机加工工艺在局部区28处将有缺陷的电感器18A(或连接到有缺陷的相电路的电感器)从电压输出断开。在图9A中示出区域A的放大图，所述放大图示出切断整个金属连接件26以将电感器18A从焊料凸块22、且因此从电压输出断开。由于将电感器输出连接到凸块的金属在切断线方向上相对宽(例如，在一些实施例中比给定工艺宽十倍或十倍多)且在所述金属之下不具有金属或电路系统，此FIB工艺可在一些实施例中主动进行且具有高的成功率。
图10示出电压调节器10C，除其中具有驱动器及控制逻辑的管芯的中心区14A以外，电压调节器10C与图1所示电压调节器10相同。具体来说，管芯12的大小很大程度上由电感器的数目决定且逻辑(驱动器且特别是控制逻辑)占用硅的相对小的部分。这样一来，除控制逻辑32以外，电压调节器还设置有冗余控制逻辑34。还对相电路提供电压调节器驱动器30a及30b。当芯片被制造出时，如果控制逻辑32具有缺陷，则可使用冗余控制逻辑34(假定冗余控制逻辑34不具有缺陷)。由于控制逻辑是模块的小的区段，因此控制逻辑32与冗余控制逻辑34二者将不可能都具有缺陷。将使用熔丝来确定哪一控制区块是现用的。举例来说，如果控制逻辑32是有缺陷的(例如归因于制造缺陷)，则冗余控制逻辑34可通过以下方式连接到驱动器电路：触发任何必要的熔丝以连接冗余控制逻辑34且断开控制逻辑32。在实施例中，未经使用的控制逻辑32被进行电力门控(power-gated)，因此其不会在电压调节器的运行期间浪费电力。
使用在图8、图8A、以及图9及图9A中阐述的技术以及图10所示冗余控制逻辑方式使得电压调节器能够以具有成本效益的方式避免无论电感器缺陷、相电路缺陷还是控制逻辑缺陷。通过设置冗余控制逻辑、以及前面提及的禁用具有有缺陷的电感器或电压驱动器的相的能力，使得能够以非常高的良率制造出这些电压调节器模块。
图11示出根据一些实施例的经封装装置800。经封装装置800包括电压调节器810，电压调节器810具有电感器815及导电凸块820。电压调节器810是根据本文所述的一些实施例来制作。经封装装置800还包括由电压调节器810供应一个或多个经调节电压的芯片(例如CPU芯片825)。CPU芯片包括导电凸块830。电压调节器810与CPU芯片825安装在衬底835上且通过衬底835的连接840而电连接到彼此。衬底835包括导电凸块845，导电凸块845使得经封装装置800能够耦合在较大的系统(例如耦合到计算机的母板)。在一些实施例中，图11中所示结构800可(但无需)包封在包封层中。
图12示出根据一些实施例的制作电压调节器的方法。在步骤600处，生产上面制作有由相同电压调节器模块构成的阵列的晶片。在一些实施例中，电压调节器模块是多相式电压调节器模块。
在步骤602处，选择给定设计所需的电压调节器模块的数目。在实施例中，设计的电压调节器模块的数目为两个或多于两个。
在步骤604处，沿至少一个切割道切断晶片以提供具有所选择数目的电压调节器模块的管芯。
在步骤606处，选择封装配置形式。具体来说，判断：(a)每一电压调节器模块是否将独立地运行且提供自身的相应经调节电压(例如，以驱动例如图5中的多域式芯片)，(b)电压调节器模块是否将耦合在一起以向高电流设计提供电压经调节的输出(例如，以驱动如图6中的单一电压轨条)，或(c)是否期望混合设计，其中电压调节器模块被配置成驱动多个域且其中这些域具有不同的电流要求。
在步骤608处，如果选择选项(a)，则将管芯与由所述管芯使用适宜的封装连接提供经调节电压的至少一个其他管芯封装在一起。
在步骤610处，如果选择选项(b)，则将管芯与由所述管芯使用适宜的封装连接提供经调节电压的至少一个其他管芯封装在一起。
在步骤612处，如果选择选项(c)，则将管芯与由所述管芯使用适宜的封装连接提供经调节电压的至少一个其他管芯封装在一起。
在步骤614处，所述方法结束。通过前述内容应显而易见，同一电压调节器管芯可用于提供多个电压调节器设计，其中电压调节器不会改变且仅封装连接会有所变化。
图13示出根据一些实施例的对电压调节器模块进行重新配置以弥补缺陷的方法。此方法可例如作为图12所示方法中的步骤600的一部分来实践或在图12所示方法中的步骤600之后实践。在步骤700处，判断多相式电压调节器模块的相是否有缺陷。所述缺陷可为电感器缺陷或用于驱动电压调节器的相的驱动器中的缺陷。
如果检测到缺陷，则在步骤702处，将电压调节器输出从与有缺陷的相相关联的电感器断开。此种断开可例如涉及移除与有缺陷的相的电感器连接的焊料凸块或切断所述焊料凸块与所述电感器之间的导电连接。
在步骤704处，判断电压调节器的控制电路是否有缺陷。
在步骤706处，如果确定出缺陷，则选择冗余控制电路来用于电压调节器中。
在步骤708处，所述方法结束，此可涉及进行到图6所示步骤602或步骤606。
通过前述说明应显而易见，满足来自单一电压调节器管芯的多个设计要求的能力可大幅减少与设计习惯及具体电压调节器相关联的时间及费用，同时还会提高良率。举例来说，可大量制作电压调节器模块的主阵列，此会提供规模经济以及提供因高的生产量而使制造得到改善的机会。在一些实施例中，通过另外使用本文所述用于移除多相式电压调节器的有缺陷的相(可归咎于例如有缺陷的电感器等有缺陷的组件，或归咎于有缺陷的电压调节器相驱动器)的技术，这些益处得到进一步增强，由此使良率进一步提高。
在实施例中，一种装置包括：半导体管芯，所述半导体管芯上形成有具有相同设计的多个多相式电压调节器模块，所述多个多相式电压调节器模块形成在共用半导体衬底上。在实施例中，多相式电压调节器模块包括多个电感器，所述多个电感器中的每一者与所述多相式电压调节器模块的相应的相相关联。在实施例中，电压调节器模块包括多个导电凸块，所述多个导电凸块形成所述电压调节器模块的输出，其中所述电压调节器模块中的一者具有有缺陷的相，其中通过将与所述有缺陷的相相关联的电感器从所述输出断开来将所述有缺陷的相从所述输出断开。
在实施例中，一种经封装装置包括：封装；半导体管芯，所述半导体管芯上形成有具有相同设计的多个电压调节器模块，所述多个电压调节器模块形成在共用半导体衬底上；以及芯片，通过封装电耦合到半导体管芯。芯片与管芯之间通过封装进行的电连接被配置成使得具有相同设计的所述多个电压调节器模块一起运行来向所述芯片提供经调节电压或者独立地运行来向所述芯片提供多个不同的经调节电压。在实施例中，芯片包括第一电压域及第二电压域，且半导体管芯包括所述多个电压调节器模块中的耦合到所述第一电压域的第一电压轨条的第一电压调节器模块以及所述多个电压调节器模块中的耦合到所述第二电压域的第二电压轨条的第二电压调节器模块。在实施例中，第一电压调节器模块提供第一经调节电压，所述第一经调节电压不同于由第二电压调节器模块提供的第二经调节电压。在实施例中，第一电压调节器模块通过封装耦合到芯片以从所述芯片接收第一参考电压，且第二电压调节器模块通过所述封装耦合到所述芯片以从所述芯片接收第二参考电压。在实施例中，芯片包括第一电压域，且半导体管芯包括所述多个电压调节器模块中的第一电压调节器模块及第二电压调节器模块，所述第一电压调节器模块的输出与所述第二电压调节器模块的输出一起耦合到所述第一电压域的电压轨条。在实施例中，第一电压调节器模块与第二电压调节器模块能够以主从配置形式运行。在实施例中，第一电压调节器模块通过封装耦合到芯片以从所述芯片接收参考电压，且所述第一电压调节器模块中的控制逻辑通过所述封装耦合到第二电压调节器模块以向所述第二电压调节器模块提供控制信号。在实施例中，第一电压调节器模块及第二电压调节器模块是N相式电压调节器模块，其中N是大于1的整数，且其中控制信号包括用于所述第二电压调节器模块的所述N个相的N个相控制信号。在实施例中，电压调节器模块是包括多个电感器的多相式电压调节器模块，所述多个电感器中的每一者与所述多相式电压调节器模块的相应的相相关联。在实施例中，电压调节器模块包括多个导电凸块，所述多个导电凸块形成所述电压调节器模块的输出，其中所述电压调节器模块中的一者具有有缺陷的相，其中通过将与所述有缺陷的相相关联的电感器从所述输出断开来将所述有缺陷的相从所述输出断开。
在实施例中，一种对多相式电压调节器进行缺陷修正的方法包括以下步骤：制造具有多个相、与所述多个相对应的多个电感器、以及电压调节器输出的电压调节器；识别所述多个相中有缺陷的相；以及将电压调节器输出从有缺陷的相断开。在实施例中，所述多个电感器中的每一者耦合到与电压调节器输出对应的相应导电凸块，且断开步骤包括移除与和有缺陷的相对应的所述电感器相关联的所述导电凸块。在实施例中，移除步骤包括通过激光烧蚀移除导电凸块。在实施例中，所述多个电感器中的每一者耦合到与电压调节器输出对应的相应导电凸块，且断开步骤包括切断导电凸块与和有缺陷的相对应的所述电感器之间的电连接。在实施例中，切断步骤包括使用聚焦离子束。在实施例中，电压调节器包括控制逻辑及冗余控制逻辑，且所述方法还包括以下步骤：如果控制逻辑有缺陷，则投入冗余控制逻辑并解除所述控制逻辑。在实施例中，所述投入及所述解除包括触发电压调节器模块中的至少一个熔丝。
在实施例中，一种制作电压调节器的方法包括以下步骤：形成由形成在共用半导体衬底上的具有相同设计的电压调节器模块构成的阵列；从由电压调节器模块构成的阵列中选择将包括在电压调节器中的调节器模块的数目，其中所述数目是大于1的整数；切断晶片以提供包括所选择数目的电压调节器模块的管芯；以及将管芯与芯片封装在一起，使得所述管芯与所述芯片电耦合以提供经调节电压。在实施例中，芯片包括第一电压域及第二电压域，且所述方法还包括将所述多个电压调节器模块中的第一电压调节器模块耦合到所述第一电压域的第一电压轨条且将所述多个电压调节器模块中的第二电压调节器模块耦合到所述第二电压域的第二电压轨条。在实施例中，芯片包括第一电压域，且半导体管芯包括所述多个电压调节器模块中的第一电压调节器模块及第二电压调节器模块，且所述方法还包括以下步骤：将第一电压调节器模块的输出与第二电压调节器模块的输出一起耦合到第一电压域的电压轨条。在实施例中，所述方法还包括以主从配置形式来耦合第一电压调节器模块与第二电压调节器模块。
在实施例中，一种装置包括：封装；半导体管芯，所述半导体管芯上形成有形成在共用半导体衬底上的具有相同设计的多个电压调节器模块；以及CPU芯片，通过封装电耦合到半导体管芯以从所述半导体管芯接收经调节电压，其中所述CPU芯片包括第一电压域及第二电压域，其中所述多个电压调节器模块中的第一电压调节器模块通过所述封装耦合到所述第一电压域以接收第一参考电压且使用所述第一参考电压来提供第一经调节电压，且其中所述多个电压调节器模块中的第二电压调节器模块通过所述封装耦合到所述第二电压域以接收第二参考电压且使用所述第二参考电压来提供第二经调节电压。在实施例中，所述封装包括电路板，半导体管芯及CPU芯片结合到所述电路板。
在实施例中，一种装置包括：封装；半导体管芯，所述半导体管芯上形成有形成在共用半导体衬底上的具有相同设计的多个电压调节器模块；以及CPU芯片，通过封装电耦合到半导体管芯以从所述半导体管芯接收经调节电压，其中所述CPU芯片包括第一电压域，其中所述多个电压调节器模块中的第一电压调节器模块的输出与第二电压调节器模块的输出一起耦合到所述第一电压域以使用来自CPU芯片的参考电压来提供经调节电压，其中所述第一电压调节器模块通过所述封装耦合到CPU芯片以接收所述参考电压，且其中在主从配置形式中所述第二电压调节器模块对于第一电压调节器模块来说是从装置，其中所述第一电压调节器模块通过所述封装向第二电压调节器模块提供控制信号。在实施例中，所述封装包括电路板，半导体管芯及CPU芯片结合到所述电路板。在实施例中，电压调节器模块是N相式电压调节器模块且第一电压调节器模块向第二电压调节器模块的N个相提供N个相应的控制信号。在实施例中，CPU芯片包括第二电压域，且所述多个电压调节器模块中的第三电压调节器模块通过封装耦合到所述第二电压域以对所述第二电压域提供经调节电压。
以上概述了若干实施例的特征，以使所属领域中的普通技术人员可更好地理解本发明的各个方面。所属领域中的技术人员应知，其可容易地使用本发明作为设计或修改其他工艺及结构的基础来施行与本文中所介绍的实施例相同的目的及/或实现与本文中所介绍的实施例相同的优点。所属领域中的技术人员还应认识到，这些等效构造并不背离本发明的精神及范围，而且他们可在不背离本发明的精神及范围的条件下对其作出各种改变、代替、及变更。

Claims (38)

1.一种经封装装置，其特征在于，包括：封装；
半导体管芯，所述半导体管芯上形成有具有相同设计的多个电压调节器模块，所述多个电压调节器模块形成在共用半导体衬底上，其中每个具有所述相同设计的所述电压调节器模块是多相式电压调节器模块，所述多相式电压调节器模块包括多个相电路与控制逻辑，所述多个相电路在所述电压调节器模块的共同输出中提供不同相的对应输出，所述控制逻辑被配置为驱动所述电压调节器的所述多个相电路，其中所述多个电压调节器模块中的具有所述相同设计的所述电压调节器模块的所述输出的所述不同相均相同；以及
芯片，通过封装电耦合到所述半导体管芯，
其中所述芯片与所述管芯之间通过所述封装进行的电连接被配置成使得具有所述相同设计的所述多个电压调节器模块一起运行来向所述芯片提供经调节电压或者独立地运行来向所述芯片提供多个不同的经调节电压。
2.根据权利要求 1 所述的经封装装置，其特征在于，所述芯片包括第一电压域及第二电压域，且其中所述半导体管芯包括所述多个电压调节器模块中的耦合到所述第一电压域的第一电压轨条的第一电压调节器模块以及所述多个电压调节器模块中的耦合到所述第二电压域的第二电压轨条的第二电压调节器模块。
3.根据权利要求 2 所述的经封装装置，其特征在于，所述第一电压调节器模块提供第一经调节电压，所述第一经调节电压不同于由所述第二电压调节器模块提供的第二经调节电压。
4.根据权利要求 2 所述的经封装装置，其特征在于，所述第一电压调节器模块通过所述封装耦合到所述芯片以从所述芯片接收第一参考电压，且其中所述第二电压调节器模块通过所述封装耦合到所述芯片以从所述芯片接收第二参考电压。
5.根据权利要求 1 所述的经封装装置，其特征在于，所述芯片包括第一电压域，且其中所述半导体管芯包括所述多个电压调节器模块中的第一电压调节器模块及第二电压调节器模块，其中所述第一电压调节器模块与所述第二电压调节器模块的所述共同输出一起耦合到所述第一电压域的电压轨条。
6.根据权利要求 5 所述的经封装装置，其特征在于，所述第一电压调节器模块与所述第二电压调节器模块能够以主从配置形式运行。
7.根据权利要求 6 所述的经封装装置，其特征在于，所述第一电压调节器模块通过所述封装耦合到所述芯片以从所述芯片接收参考电压，且其
中所述第一电压调节器模块中的所述控制逻辑通过所述封装耦合到所述第二电压调节器模块以向所述第二电压调节器模块提供控制信号。
8.根据权利要求 7 所述的经封装装置，其特征在于，所述第一电压调节器模块及所述第二电压调节器模块是N 相式电压调节器模块，其中N 是大于 1 的整数，且其中所述控制信号包括用于所述第二电压调节器模块的N 个相的N 个相控制信号。
9.根据权利要求 1 所述的经封装装置，其特征在于，每个所述电压调节器模块包括多个电感器，所述多个电感器中的每一者与所述多相式电压调节器模块的相应的相相关联。
10.根据权利要求 9 所述的经封装装置，其特征在于，所述电压调节器模块包括多个导电凸块，所述多个导电凸块对应于所述电压调节器模块的所述共同输出，其中所述电压调节器模块中的一者具有有缺陷的相，其中通过将与所述有缺陷的相相关联的所述电感器从所述输出断开来将所述有缺陷的相从所述输出断开。
11.一种经封装装置，其特征在于，包括：封装；
半导体管芯，所述半导体管芯上形成有具有相同设计的多个电压调节器模块，所述多个电压调节器模块形成在共用半导体衬底上；以及
CPU 芯片，通过所述封装电耦合到所述半导体管芯以从所述半导体管芯接收经调节电压，
其中所述CPU 芯片包括第一电压域，
其中所述多个电压调节器模块中的第一电压调节器模块的输出及第二电压调节器模块的输出一起耦合到所述第一电压域以使用来自CPU 芯片的参考电压来提供经调节电压，
其中所述第一电压调节器模块通过所述封装耦合到所述CPU 芯片以从所述CPU 芯片接收所述参考电压，且
其中在主从配置形式中所述第二电压调节器模块对于第一电压调节器模块来说是从装置，其中所述第一电压调节器模块通过所述封装向第二电压调节器模块提供控制信号。
12.根据权利要求 11 所述的经封装装置，其特征在于，所述封装包括电路板，所述半导体管芯及所述CPU 芯片结合到所述电路板。
13.根据权利要求 11 所述的经封装装置，其特征在于，所述电压调节器模块是N 相式电压调节器模块且所述第一电压调节器模块向所述第二电压调节器模块的N 个相提供N个相应的控制信号。
14.根据权利要求 13 所述的经封装装置，其特征在于，N 大于 1。
15.根据权利要求 11 所述的经封装装置，其特征在于，所述 CPU 芯片包括第二电压域，且所述多个电压调节器模块中的第三电压调节器模块通过所述封装耦合到所述第二电压域以对所述第二电压域提供经调节电压。
16.一种经封装装置，其特征在于，包括：封装；
半导体管芯，所述半导体管芯上形成有具有相同设计的多个电压调节器模块，所述多个电压调节器模块形成在共用半导体衬底上；以及
芯片，通过所述封装电耦合到所述半导体管芯，其中所述芯片与所述管芯之间通过所述封装进行的电连接被配置成使得具有所述相同设计的所述多个电压调节器模块一起运行来向所述芯片提供经调节电压或者独立地运行来向所述芯片提供多个不同的经调节电压，
其中所述芯片包括第一电压域，且其中所述半导体管芯包括所述多个电压调节器模块中的第一电压调节器模块以及第二电压调节器模块，所述第一电压调节器模块的输出与所述第二电压调节器模块的输出一起耦合到所述第一电压域的电压轨条，其中所述第一电压调节器模块与所述第二电压调节器模块以主从配置形式运行，
其中所述第一电压调节器模块通过所述封装耦合到所述芯片以从所述芯片接收参考电压，且
其中所述第一电压调节器模块中的控制逻辑通过所述封装耦合到所述第二电压调节器模块以向所述第二电压调节器模块提供控制信号。
17.根据权利要求 16 所述的经封装装置，其特征在于，所述第一电压调节器模块及所述第二电压调节器模块是N 相式电压调节器模块，其中 N 是大于 1 的整数，且其中所述控制信号包括用于所述第二电压调节器模块的N 个相的N 个相控制信号。
18.一种经封装装置，其特征在于，包括：封装；
半导体管芯，所述半导体管芯上形成有具有相同设计的多个电压调节器模块，所述多个电压调节器模块形成在共用半导体衬底上；以及
芯片，通过所述封装电耦合到所述半导体管芯，其中所述芯片与所述管芯之间通过所述封装进行的电连接被配置成使得具有所述相同设计的所述多个电压调节器模块一起运行来向所述芯片提供经调节电压或者独立地运行来向所述芯片提供多个不同的经调节电压，
其中所述电压调节器模块是包括多个电感器的多相式电压调节器模块，所述多个电感器中的每一者与所述多相式电压调节器模块的相应的相相关联，
其中所述电压调节器模块包括多个导电凸块，所述多个导电凸块形成所述电压调节器模块的输出，
其中所述电压调节器模块中的一者具有有缺陷的相，且
其中通过将与所述有缺陷的相相关联的所述电感器从所述输出断开来将所述有缺陷的相从所述输出断开。
19.一种装置，其特征在于，包括：
半导体管芯，所述半导体管芯上形成有具有相同设计的多个多相式电压调节器模块，所述多个多相式电压调节器模块形成在共用半导体衬底上，其中每个具有所述相同设计的所述电压调节器模块是多相式电压调节器模块，包括多个相电路与控制逻辑，所述多个相电路在所述电压调节器模块的共同输出中提供不同相的对应输出，所述控制逻辑被配置为驱动所述电压调节器的所述多个相电路，其中多个电压调节器模块中的具有所述相同设计的所述电压调节器模块的所述输出的所述不同相均相同，
其中所述多个电压调节器模块中的第一电压调节器模块耦合到第一电压域以接收第一参考电压且使用所述第一参考电压来提供第一经调节电压，且
其中所述多个电压调节器模块中的第二电压调节器模块耦合到第二电压域以接收第二参考电压且使用所述第二参考电压来提供第二经调节电压，
其中所述第一经调节电压不同于所述第二经调节电压，
所述装置还包括与所述半导体管芯电耦合以提供所述第一参考电压和所述第二参考电压并接收所述第一经调节电压和所述第二经调节电压的芯片。
20.根据权利要求 19 所述的装置，其特征在于，所述多相式电压调节器模块包括多个电感器，所述多个电感器中的每一者与所述多相式电压调节器模块的相应的相相关联。
21.根据权利要求 20 所述的装置，其特征在于，所述电压调节器模块包括多个导电凸块，所述多个导电凸块形成所述电压调节器模块的输出，其中所述电压调节器模块中的一者具有有缺陷的相，其中通过将与所述有缺陷的相相关联的所述电感器从所述输出断开来将所述有缺陷的相从所述输出断开。
22.一种经封装装置，其特征在于，包括：封装；
半导体管芯，所述半导体管芯上形成有具有相同设计的多个电压调节器模块，所述多个电压调节器模块形成在共用半导体衬底上；以及
芯片，通过所述封装电耦合到所述半导体管芯以从所述半导体管芯接收经调节电压，
其中所述芯片包括第一电压域及第二电压域，
其中所述多个电压调节器模块中的第一电压调节器模块通过所述封装耦合到所述第一电压域接收第一参考电压且使用所述第一参考电压来提供第一经调节电压，且
其中所述多个电压调节器模块中的第二电压调节器模块通过所述封装耦合到所述第二电压域接收以第二参考电压且使用所述第二参考电压来提供第二经调节电压。
23.根据权利要求 22 所述的经封装装置，其特征在于，所述芯片为
CPU 芯片。
24.根据权利要求 22 所述的经封装装置，其特征在于，所述封装包括衬底，所述半导体管芯及所述芯片结合到所述衬底，其中所述衬底包括用来耦合所述半导体管芯及所述芯片的电连结。
25.根据权利要求 24 所述的经封装装置，其特征在于，所述衬底为电路板。
26.根据权利要求 22 所述的经封装装置，其特征在于，所述第一经调节电压不同于所述第二经调节电压。
27.根据权利要求 22 所述的经封装装置，其特征在于，所述第一参考电压不同于所述第二参考电压。
28.根据权利要求 22 所述的经封装装置，其特征在于，所述第一电压调节器模块与所述第二电压调节器模块是包括多个电感器的多相式电压调节器模块，所述多个电感器中的每一者与所述多相式电压调节器模块的相应的相相关联。
29.根据权利要求 28 所述的经封装装置，其特征在于，所述第一电压调节器模块与所述第二电压调节器模块包括多个导电凸块，所述多个导电凸块形成所述电压调节器模块的输出，其中所述电压调节器模块中的一者具有有缺陷的相，其中通过将与所述有缺陷的相相关联的所述电感器从所述输出断开来将所述有缺陷的相从所述输出断开。
30.根据权利要求 22 所述的经封装装置，其特征在于，其中每个具有相同设计的所述电压调节器模块是多相式电压调节器模块，包括多个相电路与控制逻辑，所述多个相电路在所述电压调节器模块的共同输出中提供不同相的对应输出，所述控制逻辑被配置为驱动所述电压调节器的所述多个相电路，其中所述多个电压调节器模块中的具有所述相同设计的所述电压调节器模块的所述输出的所述不同相均相同。
31.一种对多相式电压调节器进行缺陷修正的方法，其特征在于，包括以下步骤：
制造电压调节器芯片，所述电压调节器芯片包括：
电压调节器，具有多个相、及对应所述多个相的多个电感器；
多个导电凸块，其中所述多个电感器中的每一者耦合到个别导电凸块；将所述电压调节器芯片连接至封装衬底以将所述多个导电凸块电耦合在一起作为电压调节器输出；
识别所述多个相中有缺陷的相；以及
将所述电压调节器输出从所述有缺陷的相断开。
32.根据权利要求 31 所述的方法，其特征在于，其中断开步骤包括移除与和所述有缺陷的相对应的所述电感器相关联的所述导电凸块，移除步骤发生在将所述电压调节器芯片连接至所述封装衬底之前。
33.根据权利要求 32 所述的方法，其特征在于，所述移除步骤包括通过激光烧蚀移除所述导电凸块。
34.根据权利要求 31 所述的方法，其特征在于，所述多个电感器中的每一者耦合到与所述电压调节器输出对应的相应导电凸块，且其中断开步骤包括切断导电凸块与和所述有缺陷的相对应的所述电感器之间的电连接。
35.根据权利要求 34 所述的方法，其特征在于，切断步骤包括使用纳米加工工艺。
36.根据权利要求 35 所述的方法，其特征在于，所述纳米加工工艺包括聚焦离子束。
37.根据权利要求 31 所述的方法，其特征在于，所述电压调节器包括控制逻辑及冗余控制逻辑，所述方法还包括以下步骤：如果所述控制逻辑有缺陷，则投入所述冗余控制逻辑并解除所述控制逻辑。
38.根据权利要求 37 所述的方法，其特征在于，所述投入及所述解除包括触发电压调节器模块中的至少一个熔丝。
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