CN109669801A - 电子设备 - Google Patents

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Abstract

电子设备可以包括数据转换电路、奇偶校验位转换电路和验证信号发生电路。数据转换电路可以被配置为转换数据以产生内部数据。奇偶校验位转换电路可以被配置为转换奇偶校验位以产生内部奇偶校验位。验证信号发生电路可以被配置为根据校正子信号和错误插入码来产生验证信号。校正子信号可以根据内部数据和内部奇偶校验位来产生。

Description

电子设备
相关申请的交叉引用
本申请要求于2017年10月17日提交的申请号为10-2017-0134860的韩国专利申请的优先权，其通过引用整体合并于此。
技术领域
本公开的实施例总体而言涉及电子设备，并且更具体地涉及与错误有关的电子设备。
背景技术
近来，已经使用在每个时钟周期期间接收和输出四比特位数据或八比特位数据的DDR2方案或DDR3方案来提高半导体设备的操作速度。如果半导体设备的数据传输速度增加，那么当使用半导体设备传输数据时，发生错误的概率可能会增加。因此，已经提出了新的设计方案来提高数据传输的可靠性。
无论何时在半导体设备中传输数据，都可以产生能够检测到错误发生的错误码并且错误码与数据一起传输，以保证数据传输的可靠性。错误码可以包括能够检测错误的错误检测码(EDC)和能够自行校正错误的错误校正码(ECC)。
发明内容
根据一个实施例，可以提供一种电子设备。电子设备可以包括错误发生控制电路、数据转换电路、奇偶校验位转换电路(parity conversion circuit)和验证信号发生电路。错误发生控制电路可以被配置为每当在读取操作期间输出数据时，都产生被计数的错误插入码。数据转换电路可以被配置为响应于错误插入码来转换数据以产生内部数据。奇偶校验位转换电路可以被配置为响应于错误插入码来转换奇偶校验位以产生内部奇偶校验位。验证信号发生电路可以被配置为根据校正子信号(syndrome signal)和错误插入码来产生验证信号。校正子信号可以根据内部数据和内部奇偶校验位来产生。
根据一个实施例，可以提供一种电子设备。电子设备可以包括奇偶校验位发生电路、数据转换电路、奇偶校验位转换电路和验证信号发生电路。奇偶校验位发生电路可以被配置为响应于错误校验矩阵来执行从数据中包括的比特位中选中的至少两个比特位的逻辑电平的逻辑运算以产生奇偶校验位。数据转换电路可以被配置为响应于错误插入码来转换数据以产生内部数据。奇偶校验位转换电路可以被配置为响应于错误插入码来转换奇偶校验位以产生内部奇偶校验位。验证信号发生电路可以被配置为根据校正子信号和错误插入码来产生验证信号。校正子信号可以根据内部数据和内部奇偶校验位来产生。
根据一个实施例，电子设备可以包括错误发生控制电路、数据转换电路、奇偶校验位转换电路和验证信号发生电路。错误发生控制电路可以被配置为根据错误校验矩阵来产生具有与数据和奇偶校验位中包括的至少一个比特位相对应的逻辑电平组合的错误插入码。数据转换电路可以被配置为根据错误插入码的逻辑电平组合来将数据中包括的至少一个比特位的逻辑电平进行反相以产生内部数据。奇偶校验位转换电路可以被配置为根据错误插入码的逻辑电平组合来将奇偶校验位中包括的至少一个比特位的逻辑电平进行反相以产生内部奇偶校验位。验证信号发生电路可以被配置为根据校正子信号和错误插入码来产生验证信号。校正子信号可以根据内部数据和内部奇偶校验位来产生。
根据一个实施例，可以提供一种电子设备。电子设备可以包括奇偶校验位转换电路、数据转换电路和验证信号发生电路。数据转换电路可以被配置为使用由错误校验矩阵产生的错误插入码来将错误比特位插入与比特位位置的数据中并且产生内部数据。奇偶校验位转换电路可以被配置为使用错误插入码来将错误比特位插入到与比特位位置相对应的奇偶校验位中，并且产生内部奇偶校验位。验证信号发生电路可以被配置为通过检测在所期望的位置是否产生了错误比特位来验证是否已经正确执行了用于内部数据和内部奇偶校验位的错误校正操作。
附图说明
图1是示出根据本公开的一个实施例的电子设备的配置的框图。
图2是示出用于实现图1的电子设备中使用的错误校正码的错误校验矩阵的示例的表格。
图3是示出图1的电子设备中包括的奇偶校验位发生电路的示例的电路图。
图4示出图1的电子设备中包括的错误发生控制电路的示例。
图5是示出由图4所示的错误发生控制电路产生的错误插入码的各种逻辑电平组合的表格。
图6是示出图1的电子设备中包括的数据转换电路的示例的电路图。
图7是示出图1的电子设备中包括的奇偶校验位转换电路的示例的电路图。
图8是示出图1的电子设备中包括的校正子发生电路的示例的电路图。
图9是示出图1的电子设备中包括的验证信号发生电路的示例的电路图。
图10是示出采用图1所示的电子设备的电子系统的配置的框图。
图11是示出采用图1所示的电子设备的电子系统的配置的框图。
具体实施方式
以下将参照附图来描述本公开的各种实施例。然而，本文中所描述的实施例仅用于说明的目的，而非意在限制本公开的范围。
作为参考，可以提供包括附加组件的实施例。此外，指示信号或电路的状态的逻辑高配置或逻辑低配置可以根据实施例而改变。此外，可以更改实现相同功能或操作所需的一个或多个逻辑门的配置。即，根据具体情况，一种类型操作的逻辑门配置和用于相同类型操作的另一个逻辑门配置可以彼此替换。如果需要，可以应用各种逻辑门来实现配置。
各种实施例可以针对被配置为验证错误校正码的电子设备。
参考图1，根据一个实施例的电子设备可以包括奇偶校验位发生电路1、错误发生控制电路2、数据转换电路3、奇偶校验位转换电路4、校正子发生电路5和验证信号发生电路6。
奇偶校验位发生电路1可以接收数据D<4:1>以产生奇偶校验位P<3:1>。奇偶校验位发生电路1可以对数据D<4:1>中包括的比特位执行选择性逻辑运算，以产生奇偶校验位P<3:1>。奇偶校验位P<3:1>可以由使用汉明码(Hamming code)的错误校正码(ECC)电路来产生。汉明码可以由用于校正数据错误的错误校验矩阵来实现。稍后将参考图2和图3来描述奇偶校验位发生电路1的配置和操作。
错误发生控制电路2可以响应于读取信号RD和列脉冲CASP而产生错误插入码EI<3:1>。错误发生控制电路2可以在读取信号RD被使能的同时创建列脉冲CASP的时间点处产生被计数的错误插入码EI<3:1>。读取信号RD可以被使能以执行读取操作。在读取操作期间，每当从存储单元阵列(未示出)输出数据D<4:1>时，可以创建列脉冲CASP。稍后将参考图4和图5描述错误发生控制电路2的配置和操作。
数据转换电路3可以响应于错误插入码EI<3:1>而从数据D<4:1>产生内部数据ID<4:1>。数据转换电路3可以通过将数据D<4:1>中包括的比特位之中的与错误插入码EI<3:1>的逻辑电平组合相对应的比特位的逻辑电平进行反相来产生内部数据ID<4:1>。与错误插入码EI<3:1>的每个逻辑电平组合相对应的数据D<4:1>的比特位可以根据实施例而被设置为不同。稍后将参考图6描述数据转换电路3的配置和操作。
奇偶校验位转换电路4可以响应于错误插入码EI<3:1>而从奇偶校验位P<3:1>来产生内部奇偶校验位IP<3:1>。奇偶校验位转换电路4可以通过将奇偶校验位P<3:1>中包括的比特位之中的与错误插入码EI<3:1>的逻辑电平组合相对应的比特位的逻辑电平反相来产生内部奇偶校验位IP<3:1>。与错误插入码EI<3:1>的每个逻辑电平组合相对应的奇偶校验位P<3:1>的比特位可以根据实施例而被设置为不同。稍后将参考图7来描述奇偶校验位转换电路4的配置和操作。
校正子发生电路5可以响应于内部数据ID<4:1>和内部奇偶校验位IP<3:1>来产生校正子信号S<3:1>。校正子发生电路5可以对内部数据ID<4:1>和内部奇偶校验位IP<3:1>中包括的比特位执行逻辑运算，以产生校正子信号S<3:1>。校正子信号S<3:1>可以由使用汉明码的错误校正码(ECC)电路来产生。汉明码可以由用于校正数据错误的错误校验矩阵来实现。稍后将参考图8来描述校正子发生电路5的配置和操作。
验证信号发生电路6可以响应于错误插入码EI<3:1>和校正子信号S<3:1>而产生验证信号VR。如果错误插入码EI<3:1>与校正子信号S<3:1>相同，则验证信号发生电路6可以产生具有第一逻辑电平的验证信号VR。如果错误插入码EI<3:1>与校正子信号S<3:1>不同，则验证信号发生电路6可以产生具有第二逻辑电平的验证信号VR。验证信号VR的第一逻辑电平可以被设置为逻辑“高”电平，而验证信号VR的第二逻辑电平可以被设置为逻辑“低”电平。在其他一些实施例中，验证信号VR的第一逻辑电平可以被设置为逻辑“低”电平，而验证信号VR的第二逻辑电平可以被设置为逻辑“高”电平。稍后将参考图9来描述验证信号发生电路6的配置和操作。
参考图2，示出了在根据一个实施例的电子设备中所使用的错误校验矩阵。根据实施例的电子设备中所使用的错误校验矩阵可以包括第一矩阵1st MATRIX和第二矩阵2ndMATRIX。
第一矩阵1st MATRIX可以包括关于奇偶校验位P<3:1>的比特位是否具有错误的信息。如果校正子信号S<3:1>被产生为具有与第一矩阵1st MATRIX的第一列的逻辑电平组合相同的逻辑电平组合“1，0，0”，则奇偶校验位P<3:1>的第一比特位P<1>可以被视为错误比特位。在校正子信号S<3:1>中，逻辑电平组合“1，0，0，”意味着校正子信号S<3:1>的第一比特位S<1>具有逻辑“高”电平，而校正子信号S<3:1>的第二比特位和第三比特位S<2:3>两者都具有逻辑“低”电平。如果校正子信号S<3:1>被产生为具有与第一矩阵1st MATRIX的第二列的逻辑电平组合相同的逻辑电平组合“0，1，0”，则奇偶校验位P<3:1>的第二比特位P<2>可以被视为错误比特位。如果校正子信号S<3:1>被产生为具有与第一矩阵1st MATRIX的第三列相同的逻辑电平组合“0，0，1”，则奇偶校验位P<3:1>的第三比特位P<3>可以被视为错误比特位。在下文中，具有值“1”的逻辑电平可以表示逻辑“高”电平，而具有值“0”的逻辑电平可以表示逻辑“低”电平。
第二矩阵2nd MATRIX可以包括关于数据D<4:1>的比特位是否为错误比特位的信息。如果校正子信号S<3:1>被产生为具有与第二矩阵2nd MATRIX的第一列的逻辑电平组合相同的逻辑电平组合“1，1，0”，则数据D<4:1>的第一比特位D<1>可以被视为是错误比特位。如果校正子信号S<3:1>被产生为具有与第二矩阵2nd MATRIX的第二列的逻辑电平组合相同的逻辑电平组合“1，0，1”，则数据D<4:1>的第二比特位D<2>可以被视为错误比特位。如果校正子信号S<3:1>被产生为具有与第二矩阵2nd MATRIX的第三列的逻辑电平组合相同的逻辑电平组合“0，1，1”，则数据D<4:1>的第三比特位D<3>可以被视为是错误比特位。如果校正子信号S<3:1>被产生为具有与第二矩阵2nd MATRIX的第四列的逻辑电平组合相同的逻辑电平组合“1，1，1”，则数据D<4:1>的第四比特位D<4>可以被视为是错误比特位。
第二矩阵2nd MATRIX可以包括关于数据D<4:1>中包括的比特位的逻辑电平组合的信息，以便产生奇偶校验位P<3:1>。由于第二矩阵2nd MATRIX的第一行具有逻辑电平组合“1，1，0，1”，因此奇偶校验位P<3:1>的第一比特位P<1>的逻辑电平可以由数据D<4:1>的第一比特位D<1>、第二比特位D<2>和第四比特位D<4>的异或逻辑运算来产生。由于第二矩阵2nd MATRIX的第二行具有逻辑电平组合“1，0，1，1”，因此奇偶校验位P<3:1>的第二比特位P<2>的逻辑电平可以由数据D<4:1>的第一比特位D<1>、第三比特位D<3>和第四比特位D<4>的异或逻辑运算来产生。由于第二矩阵2nd MATRIX的第三行具有逻辑电平组合“0，1，1，1”，因此奇偶校验位P<3:1>的第三比特位P<3>的逻辑电平可以由数据D<4:1>的第二比特位D<2>、第三比特位D<3>和第四比特位D<4>的异或逻辑运算来产生。
参考图3，奇偶校验位发生电路1可以包括第一奇偶校验位发生电路11、第二奇偶校验位发生电路12和第三奇偶校验位发生电路13。由于图2所示的第二矩阵2nd MATRIX的第一行具有逻辑电平组合“1，1，0，1”，因此第一奇偶校验位发生电路11可以执行数据D<4:1>的第一比特位D<1>、第二比特位D<2>和第四比特位D<4>的异或逻辑运算，以产生奇偶校验位P<3:1>的第一比特位P<1>。由于图2所示的第二矩阵2nd MATRIX的第二行具有逻辑电平组合“1，0，1，1”，因此第二奇偶校验位发生电路12可以执行数据D<4:1>的第一比特位D<1>、第三比特位D<3>和第四比特位D<4>的异或逻辑运算，以产生奇偶校验位P<3:1>的第二比特位P<2>。由于图2所示的第二矩阵2nd MATRIX的第三行具有逻辑电平组合“0，1，1，1”，因此第三奇偶校验位发生电路13可以执行数据D<4:1>的第二比特位D<2>、第三比特位D<3>和第四比特位D<4>的异或逻辑运算，以产生奇偶校验位P<3:1>的第三比特位P<3>。在一个实施例中，例如，第一奇偶校验位发生电路11可以包括用于执行异或运算的逻辑门。例如，第一奇偶校验位发生电路11可以包括异或门XOR31和XOR32。异或门XOR31可以被配置为接收第一比特位和第二比特位D<1:2>并对其执行异或运算，并且输出结果信号。异或门XOR32可以被配置为接收第四比特位D<4>和结果信号并对其执行异或运算，并且输出第一比特位P<1>。例如，第二奇偶校验位发生电路12可以包括异或门XOR33和XOR34。第二奇偶校验位发生电路12可以与第一奇偶校验位发生电路11以相同的方式来配置，除了输入其和从其输出的指定信号不同。例如，第三奇偶校验位发生电路13可以包括异或门XOR35和XOR36。第三奇偶校验位发生电路13可以与第一奇偶校验位发生电路11以相同的方式来配置，除了输入其和从其输出的指定信号不同。
参考图4，错误发生控制电路2可以包括计数脉冲发生电路21和计数电路22。计数脉冲发生电路21可以响应于读取信号RD和列脉冲CASP而产生计数脉冲CNTP。在读取信号RD被使能以执行读取操作的同时，每当由从存储器单元阵列(未示出)输出的数据D<4:1>创建列脉冲CASP时，计数脉冲发生电路21可以产生计数脉冲CNTP。在一个实施例中，例如，计数脉冲发生电路21可以被配置为对读取信号RD和列脉冲CASP执行与非逻辑与运算，输出结果信号，并且对结果信号执行反相运算以输出计数脉冲CNTP。例如，计数脉冲发生电路21可以包括与非门NAND41和反相器IV42。与非门NAND41可以对读取信号RD和列脉冲CASP执行与非运算，并且输出结果信号。反相器IV42可以将结果信号反相并输出计数脉冲CNTP。每当创建计数脉冲CNTP时，计数电路22可以产生被顺序地计数的错误插入码EI<3：1>。
参考图5，示出了由图4的错误发生控制电路2产生的错误插入码EI<3:1>的各种逻辑电平组合。如果在错误插入码EI<3:1>具有逻辑电平组合“0，0，0”的同时创建了第一个计数脉冲CNTP，则错误插入码EI<3:1>可以被计数为具有逻辑电平组合“0，0，1”。在错误插入码EI<3:1>中，逻辑电平组合“0，0，1”意味着错误插入码EI<3:1>的第一比特位EI<1>具有逻辑“高”电平并且错误插入码EI<3:1>的第二比特位和第三比特位EI<3:2>两者都具有逻辑“低”电平。如果第二个计数脉冲CNTP被创建，则错误插入码EI<3:1>可以被计数为具有逻辑电平组合“0，1，0”，并且如果第三个计数脉冲CNTP被创建，则错误插入码EI<3:1>可以被计数为具有逻辑电平组合“0，1，1”。另外，如果第四个计数脉冲CNTP被创建，则错误插入码EI<3:1>可以被计数为具有逻辑电平组合“1，0，0”，并且如果第五个计数脉冲CNTP被创建，则错误插入码EI<3:1>可以被计数为具有逻辑电平组合“1，0，1”。此外，如果第六个计数脉冲CNTP被创建，则错误插入码EI<3:1>可以被计数为具有逻辑电平组合“1，1，0”，并且如果第七个计数脉冲CNTP被创建，则错误插入码EI<3:1>可以被计数为具有逻辑电平组合“1，1，1”。
错误插入码EI<3:1>中的逻辑电平组合“0，0，1”可以与当奇偶校验位P<3:1>的第一比特位P<1>是错误比特位时产生的校正子信号S<3:1>的逻辑电平组合相同。错误插入码EI<3:1>中的逻辑电平组合“0，1，0”可以与当奇偶校验位P<3:1>的第二比特位P<2>是错误比特位时产生的校正子信号S<3:1>的逻辑电平组合相同。错误插入码EI<3:1>中的逻辑电平组合“0，1，1”可以与当数据D<4:1>的第一比特位D<1>是错误比特位时产生的校正子信号S<3:1>的逻辑电平组合相同。错误插入码EI<3:1>中的逻辑电平组合“1，0，0”可以与当奇偶校验位P<3:1>的第三比特位P<3>是错误比特位时产生的校正子信号S<3:1>的逻辑电平组合相同。错误插入码EI<3:1>中的逻辑电平组合“1，0，1”可以与当数据D<4:1>的第二比特位D<2>是错误比特位时产生的校正子信号S<3:1>的逻辑电平组合相同。错误插入码EI<3:1>中的逻辑电平组合“1，1，0”可以与当数据D<4:1>的第三比特位D<3>是错误比特位时产生的校正子信号S<3:1>的逻辑电平组合相同。错误插入码EI<3:1>中的逻辑电平组合“1，1，1”可以与当数据D<4:1>的第四比特位D<4>是错误比特位时产生的校正子信号S<3:1>的逻辑电平组合相同。
参考图6，数据转换电路3可以包括数据转换信号发生电路31、第一内部数据发生电路32、第二内部数据发生电路33、第三内部数据发生电路34和第四内部数据发生电路35。
当错误插入码EI<3:1>具有逻辑电平组合“0，1，1”时，数据转换信号发生电路31可以产生具有逻辑“高”电平的第一转换数据DV<1>。当错误插入码EI<3:1>具有逻辑电平组合“1，0，1”时，数据转换信号发生电路31可以产生具有逻辑“高”电平的第二转换数据DV<2>。当错误插入码EI<3:1>具有逻辑电平组合“1，1，0”时，数据转换信号发生电路31可以产生具有逻辑“高”电平的第三转换数据DV<3>。当错误插入码EI<3:1>具有逻辑电平组合“1，1，1”时，数据转换信号发生电路31可以产生具有逻辑“高”电平的第四转换数据DV<4>。在一个实施例中，例如，数据转换信号发生电路31可以被配置为对错误插入码EI<3:1>执行与运算和反相运算。例如，数据转换信号发生电路31可以包括反相器IV61、IV62和IV63以及与门AND64至AND67。例如，反相器IV61可以对比特位EI<3>进行反相并输出结果信号，并且与门AND64可以对结果信号与比特位EI<2>和EI<1>执行与运算以输出第一转换数据DV<1>。例如，反相器IV62可以对比特位EI<2>进行反相并输出结果信号，并且与门AND65可以对结果信号与比特位EI<3>和EI<1>执行与运算以输出第二转换数据DV<2>。例如，反相器IV63可以对比特位EI<1>进行反相并输出结果信号，并且与门AND66可以对结果信号与比特位EI<2>和EI<3>执行与运算以输出第三转换数据DV<3>。例如，与门AND67可以对错误插入码EI<3:1>执行与运算以输出第四转换数据DV<4>。
如果第一转换数据DV<1>具有逻辑“高”电平，则第一内部数据发生电路32可以将数据D<4:1>的第一比特位D<1>的逻辑电平反相，以产生内部数据ID<4:1>的第一比特位ID<1>。如果第一转换数据DV<1>由于错误插入码EI<3:1>具有逻辑电平组合“0，1，1”而具有逻辑“高”电平，则第一内部数据发生电路32可以将数据D<4:1>的第一比特位D<1>的逻辑电平进行反相，以引起内部数据ID<4:1>的第一比特位ID<1>的错误。在一个实施例中，例如，第一内部数据发生电路32可以包括反相器IV64和IV65以及传输门PG1和PG2。反相器IV64可以被输入第一转换数据DV<1>并输出结果信号。传输门PG1可以具有被输入第一比特位D<1>的输入端、被输入第一转换数据DV<1>的第一控制端、被输入来自反相器IV64的结果信号的第二控制端以及输出结果信号的输出端。反相器IV65可以被输入从传输门PG1输出的结果信号并输出内部数据ID<4:1>的第一比特位ID<1>。传输门PG2可以具有被输入第一比特位D<1>的输入端、被输入从反相器IV64输出的结果信号的第一控制端、被输入第一转换数据DV<1>的第二控制端以及输出内部数据ID<4:1>的第一比特位ID<1>的输出端。
如果第二转换数据DV<2>具有逻辑“高”电平，则第二内部数据发生电路33可以将数据D<4:1>的第二比特位D<2>的逻辑电平进行反相，以产生内部数据ID<4:1>的第二比特位ID<2>。如果第二转换数据DV<2>由于错误插入码EI<3:1>具有逻辑电平组合“1，0，1”而具有逻辑“高”电平，则第二内部数据发生电路33可以将数据D<4:1>的第二比特位D<2>的逻辑电平进行反相，以引起内部数据ID<4:1>的第二比特位ID<2>的错误。第二内部数据发生电路33可以包括反相器IV66和IV67以及传输门PG3和PG4。第二内部数据发生电路33可以与第一内部数据发生电路32以相同的方式来配置，除了输入其和从其输出的指定信号不同。
如果第三转换数据DV<3>具有逻辑“高”电平，则第三内部数据发生电路34可以将数据D<4:1>的第三比特位D<3>的逻辑电平进行反相，以产生内部数据ID<4:1>的第三比特位ID<3>。如果第三转换数据DV<3>由于错误插入码EI<3:1>具有逻辑电平组合“1，1，0”而具有逻辑“高”电平，则第三内部数据发生电路34可以将数据D<4:1>的第三比特位D<3>的逻辑电平进行反相，以引起内部数据ID<4:1>的第三比特位ID<3>的错误。第三内部数据发生电路34可以包括反相器IV68和IV69以及传输门PG5和PG6。第三内部数据发生电路34可以与第一内部数据发生电路32以相同的方式来配置，除了输入其和从其输出的指定信号不同。
如果第四转换数据DV<4>具有逻辑“高”电平，则第四内部数据发生电路35可以将数据D<4:1>的第四比特位D<4>的逻辑电平进行反相，以产生内部数据ID<4:1>的第四比特位ID<4>。如果第四转换数据DV<4>由于错误插入码EI<3:1>具有逻辑电平组合“1，1，1”而具有逻辑“高”电平，则第四内部数据发生电路35可以将数据D<4:1>的第四比特位D<4>的逻辑电平进行反相，以引起内部数据ID<4:1>的第四比特位ID<4>的错误。第四内部数据发生电路35可以包括反相器IV70和IV71以及传输门PG7和PG8。第四内部数据发生电路35可以与第一内部数据发生电路32以相同的方式来配置，除了输入其和从其输出的指定信号不同。
参考图7，奇偶校验位转换电路4可以包括奇偶校验位转换信号发生电路41、第一内部奇偶校验位发生电路42、第二内部奇偶校验位发生电路43和第三内部奇偶校验位发生电路44。
当错误插入码EI<3:1>具有逻辑电平组合“0，0，1”时，奇偶校验位转换信号发生电路41可以产生具有逻辑“高”电平的第一转换奇偶校验位PV<1>。当错误插入码EI<3:1>具有逻辑电平组合“0，1，0”时，奇偶校验位转换信号发生电路41可以产生具有逻辑“高”电平的第二转换奇偶校验位PV<2>。当错误插入码EI<3:1>具有逻辑电平组合“1，0，0”时，奇偶校验位转换信号发生电路41可以产生具有逻辑“高”电平的第三转换奇偶校验位PV<3>。在一个实施例中，例如，奇偶校验位转换信号发生电路41可以被配置为对错误插入码EI<3:1>执行与运算和反相运算。例如，奇偶校验位转换信号发生电路41可以包括反相器IV72、IV73和IV74以及与门AND75至AND77。例如，反相器IV72可以对比特位EI<3>进行反相并输出结果信号，反相器IV73可以对比特位EI<2>进行反相并输出结果信号，并且反相器IV74可以对比特位EI<1>进行反相并输出结果信号。与门AND75可以对反相器IV72和IV73的结果信号与比特位EI<1>执行与运算，以输出第一转换奇偶校验位PV<1>。与门AND76可以对反相器IV72和IV74的结果信号与比特位EI<2>执行与运算，以输出第二转换奇偶校验位PV<2>。与门AND77可以对反相器IV73和IV74的结果信号与比特位EI<3>执行与运算，以输出第三转换奇偶校验位PV<3>。
如果第一转换奇偶校验位PV<1>具有逻辑“高”电平，则第一内部奇偶校验位发生电路42可以将奇偶校验位P<3:1>的第一比特位P<1>的逻辑电平进行反相，以产生内部奇偶校验位IP<3:1>的第一比特位IP<1>。如果第一转换奇偶校验位PV<1>由于错误插入码EI<3:1>具有逻辑电平组合“0，0，1”而具有逻辑“高”电平，则第一内部奇偶校验位发生电路42可以将奇偶校验位P<3:1>的第一比特位P<1>的逻辑电平进行反相，以引起内部奇偶校验位IP<3:1>的第一比特位IP<1>的错误。在一个实施例中，例如，第一内部奇偶校验位发生电路42可以包括反相器IV78和IV79以及传输门PG84和PG85。反相器IV78可以被输入第一转换奇偶校验位PV<1>并输出结果信号。传输门PG84可以具有被输入第一比特位P<1>的输入端、被输入第一转换奇偶校验位PV<1>的第一控制端、被输入来自反相器IV78的结果信号的第二控制端以及输出结果信号的输出端。反相器IV79可以被输入从传输门PG84输出的结果信号并输出内部奇偶校验位IP<3:1>的第一比特位IP<1>。传输门PG85可以具有被输入第一比特位P<1>的输入端、被输入从反相器IV78输出的结果信号的第一控制端、被输入第一转换奇偶校验位PV<1>的第二控制端以及输出内部数据IP<3:1>的第一比特位IP<1>的输出端。
如果第二转换奇偶校验位PV<2>具有逻辑“高”电平，则第二内部奇偶校验位发生电路43可以将奇偶校验位P<3:1>的第二比特位P<2>的逻辑电平进行反相，以产生内部奇偶校验位IP<3:1>的第二比特位IP<2>。如果第二转换奇偶校验位PV<2>由于错误插入码EI<3:1>具有逻辑电平组合“0，1，0”而具有逻辑“高”电平，则第二内部奇偶校验位发生电路43可以将奇偶校验位P<3:1>的第二比特位P<2>的逻辑电平进行反相，以引起内部奇偶校验位IP<3:1>的第二比特位IP<2>的错误。第二内部奇偶校验位发生电路43可以包括反相器IV80和IV81以及传输门PG86和PG87。第二内部奇偶校验位发生电路43可以与第一内部奇偶校验位发生电路42以相同的方式来配置，除了输入其和从其输出的指定信号不同。
如果第三转换奇偶校验位PV<3>具有逻辑“高”电平，则第三内部奇偶校验位发生电路44可以将奇偶校验位P<3:1>的第三比特位P<3>的逻辑电平进行反相，以产生内部奇偶校验位IP<3:1>的第三比特位IP<3>。如果第三转换奇偶校验位PV<3>由于错误插入码EI<3:1>具有逻辑电平组合“1，0，0”而具有逻辑“高”电平，则第三内部奇偶校验位发生电路44可以将奇偶校验位P<3:1>的第三比特位P<3>的逻辑电平进行反相，以引起内部奇偶校验位IP<3:1>的第三比特位IP<3>的错误。第三内部奇偶校验位发生电路44可以包括反相器IV82和IV83以及传输门PG88和PG89。第三内部奇偶校验位发生电路44可以与第一内部奇偶校验位发生电路42以相同的方式来配置，除了输入其和从其输出的指定信号不同。
参考图8，校正子发生电路5可以包括第一校正子发生电路51、第二校正子发生电路52和第三校正子发生电路53。
第一校正子发生电路51可以对内部数据ID<4:1>的第一比特位ID<1>、内部数据ID<4:1>的第二比特位ID<2>、内部数据ID<4:1>的第四比特位ID<4>以及内部奇偶校验位IP<3:1>的第一比特位IP<1>执行异或逻辑运算，以产生校正子信号S<3:1>的第一比特位S<1>。用于产生校正子信号S<3:1>的第一比特位S<1>的逻辑运算公式可以由第一矩阵1stMATRIX的第一行中的逻辑电平组合“1，0，0”和第二矩阵2nd MATRIX的第一行中的逻辑电平组合“1，1，0，1”来确定。在一个实施例中，例如，第一校正子发生电路51可以包括异或门XOR81至XOR83。异或门XOR81可以被输入第一比特位和第二比特位ID<2:1>以输出结果信号。异或门XOR82可以被输入从异或门XOR81输出的结果信号和第四比特位ID<4>以输出结果信号。异或门XOR83可以被输入从异或门XOR82输出的结果信号和第一比特位IP<1>以输出校正子信号S<3:1>的第一比特位S<1>。
第二校正子发生电路52可以对内部数据ID<4:1>的第一比特位ID<1>、内部数据ID<4:1>的第三比特位ID<3>、内部数据ID<4:1>的第四比特位ID<4>以及内部奇偶校验位IP<3:1>的第二比特位IP<2>执行异或逻辑运算，以产生校正子信号S<3:1>的第二比特位S<2>。用于产生校正子信号S<3:1>的第二比特位S<2>的逻辑运算公式可以由第一矩阵1stMATRIX的第二行中的逻辑电平组合“0，1，0”和第二矩阵2nd MATRIX的第二行中的逻辑电平组合“1，0，1，1”来确定。第二校正子发生电路52可以包括异或门XOR84至XOR86。第二校正子发生电路52可以与第一校正子发生电路51以相同的方式来配置，除了输入其和从其输出的指定信号不同。
第三校正子发生电路53可以对内部数据ID<4:1>的第二比特位ID<2>、内部数据ID<4:1>的第三比特位ID<3>、内部数据ID<4:1>的第四比特位ID<4>以及内部奇偶校验位IP<3:1>的第三比特位IP<3>执行异或逻辑运算，以产生校正子信号S<3:1>的第三比特位S<3>。用于产生校正子信号S<3:1>的第三比特位S<3>的逻辑运算公式可以由第一矩阵1stMATRIX的第三行中的逻辑电平组合“0，0，1”和第二矩阵2nd MATRIX的第三行中的逻辑电平组合“0，1，1，1”来确定。第三校正子发生电路53可以包括异或门XOR87至XOR89。第三校正子发生电路53可以与第一校正子发生电路51以相同的方式来配置，除了输入其和从其输出的指定信号不同。
参考图9，验证信号发生电路6可以包括用于执行异或运算的逻辑门，例如但不限于异或门XOR61、XOR62和XOR63。验证信号发生电路6可以包括用于执行或非运算的逻辑门，例如但不限于或非门NOR61。异或门XOR61可以对校正子信号S<3:1>的第一比特位S<1>和错误插入码EI<3:1>的第一比特位EI<1>执行异或运算。如果校正子信号S<3:1>的第一比特位S<1>和错误插入码EI<3:1>的第一比特位EI<1>具有相同的逻辑电平，则异或门XOR61可以输出具有逻辑“低”电平的信号，而如果校正子信号S<3:1>的第一比特位S<1>和错误插入码EI<3:1>的第一比特位EI<1>具有不同的逻辑电平，则异或门XOR61可以输出具有逻辑“高”电平的信号。异或门XOR62可以对校正子信号S<3:1>的第二比特位S<2>和错误插入码EI<3:1>的第二比特位EI<2>执行异或运算。如果校正子信号S<3:1>的第二比特位S<2>和错误插入码EI<3:1>的第二比特位EI<2>具有相同的逻辑电平，则异或门XOR62可以输出具有逻辑“低”电平的信号，而如果校正子信号S<3:1>的第二比特位S<2>和错误插入码EI<3:1>的第二比特位EI<2>具有不同的逻辑电平，则异或门XOR62可以输出具有逻辑“高”电平的信号。异或门XOR63可以对校正子信号S<3:1>的第三比特位S<3>和错误插入码EI<3:1>的第三比特位EI<3>执行异或运算。如果校正子信号S<3:1>的第三比特位S<3>和错误插入码EI<3:1>的第三比特位EI<3>具有相同的逻辑电平，则异或门XOR63可以输出具有逻辑“低”电平的信号，而如果校正子信号S<3:1>的第三比特位S<3>和错误插入码EI<3:1>的第三比特位EI<3>具有不同的逻辑电平，则异或门XOR63可以输出具有逻辑“高”电平的信号。如果异或门XOR61、XOR62和XOR63的所有输出信号都具有逻辑“低”电平，则或非门NOR61可以输出具有逻辑“高”电平的验证信号VR。如果异或门XOR61、XOR62和XOR63的输出信号中的至少一个具有逻辑“高”电平，则或非门NOR61可以输出具有逻辑“低”电平的验证信号VR。
如果校正子信号S<3:1>和错误插入码EI<3:1>具有相同的逻辑电平组合，则验证信号发生电路6可以产生具有逻辑“高”电平的验证信号VR。如果校正子信号S<3:1>和错误插入码EI<3:1>具有不同的逻辑电平组合，则验证信号发生电路6可以产生具有逻辑“低”电平的验证信号VR。
根据一个实施例的电子设备可以使用错误校验矩阵来产生错误插入码EI<3:1>，并且可以根据错误插入码EI<3:1>的逻辑电平组合而将错误插入到数据D<4:1>和奇偶校验位P<3:1>中以产生内部数据ID<4:1>和内部奇偶校验位IP<3:1>。根据一个实施例的电子设备可以响应于包括错误的内部数据ID<4:1>和包括错误的内部奇偶校验位IP<3:1>来产生校正子信号S<3:1>，并且可以根据校正子信号S<3:1>和错误插入码EI<3:1>的等同性或非等同性而验证错误校正操作是否由错误校验矩阵来正常地执行。即，根据一个实施例的电子设备可以在期望的位置处产生错误，并且可以通过检测是否在期望的位置处产生错误来验证错误校正操作是否正常地执行。
根据上述实施例，数据的错误可以由错误校正码(ECC)来产生，并且可以验证使用ECC的错误校正操作是否由从包括错误的数据中产生的校正子信号来正常地执行。
参考图1至图9描述的电子设备可以应用于包括存储系统、图形系统、计算系统、移动系统等的电子系统。例如，如图10所示，根据一个实施例的电子系统1000可以包括数据储存电路1001、存储器控制器1002、缓冲存储器1003和输入/输出(I/O)接口1004。
根据从存储器控制器1002输出的控制信号，数据储存电路1001可以储存从存储器控制器1002输出的数据，或者可以读取所储存的数据并将所储存的数据输出到存储器控制器1002。数据储存电路1001可以包括图1中所示的电子设备。同时，数据储存电路1001可以包括非易失性存储器，即使其电源中断时也可以保留其储存的数据。非易失性存储器可以是诸如NOR型快闪存储器或NAND型快闪存储器的快闪存储器、相变随机存取存储器(PRAM)、电阻式随机存取存储器(RRAM)、自旋转移力矩随机存取存储器(STTRAM)、磁性随机存取存储器(MRAM)等。
存储器控制器1002可以通过I/O接口1004接收从外部设备(例如，主机设备)输出的命令，并且可以对从主机设备输出的命令进行解码以控制用于将数据输入到数据储存电路1001或缓冲存储器1003中的操作，或者用于输出储存在数据储存电路1001或缓冲存储器1003中的数据的操作。虽然图10用单个框示出了存储器控制器1002，但是存储器控制器1002可以包括用于控制数据储存电路1001的一个控制器和用于控制由易失性存储器组成的缓冲存储器1003的另一个控制器。
缓冲存储器1003可以临时储存由存储器控制器1002处理的数据。即，缓冲存储器1003可以临时储存从数据储存电路1001输出或将要输入到数据储存电路1001的数据。缓冲存储器1003可以根据控制信号来储存从存储器控制器1002输出的数据。缓冲存储器1003可以读取所储存的数据并将所储存的数据输出到存储器控制器1002。缓冲存储器1003可以包括诸如动态随机存取存储器(DRAM)、移动DRAM或静态随机存取存储器(SRAM)的易失性存储器。
I/O接口1004可以将存储器控制器1002物理地和电地连接到外部设备(即，主机)。因此，存储器控制器1002可以通过I/O接口1004接收从外部设备(即，主机)供给的控制信号和数据，并且可以通过I/O接口1004将从存储器控制器1002输出的数据输出到外部设备(即，主机)。即，电子系统1000可以通过I/O接口1004与主机通信。I/O接口1004可以包括各种接口协议中的任意一种，各种接口协议诸如通用串行总线(USB)、多媒体卡(MMC)、外围组件互连快速(PCI-E)、串行附接SCSI(SAS)、串行AT附件(SATA)、并行AT附件(PATA)、小型计算机系统接口(SCSI)、增强型小型设备接口(ESDI)和集成驱动电子设备(IDE)。
电子系统1000可以用作主机的辅助储存设备或外部储存设备。电子系统1000可以包括固态硬盘(SSD)、USB存储器、安全数字(SD)卡、迷你安全数字(mSD)卡、微型安全数字(微型SD)卡、安全数字高容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式多媒体卡(eMMC)、紧凑型闪存(CF)卡等。
参考图11，根据一个实施例的电子系统2000可以包括主机2001、存储器控制器2002和数据储存电路2003。
主机2001可以将请求信号和数据输出到存储器控制器2002以访问数据储存电路2003。存储器控制器2002可以响应于请求信号而将数据、数据选通信号、命令、地址和时钟信号供给到数据储存电路2003，并且数据储存电路2003可以响应于该命令而执行写入操作或读取操作。主机2001可以将数据发送到存储器控制器2002以将数据储存到数据储存电路2003中。另外，主机2001可以通过存储器控制器2002接收从数据储存电路2003输出的数据。主机2001可以包括使用错误校正码(ECC)电路校正数据错误的电路。
存储器控制器2002可以用作将主机2001连接到数据储存电路2003以在主机2001与数据储存电路2003之间通信的接口。存储器控制器2002可以接收来自主机2001的请求信号和数据，并且可以产生并供给数据、数据选通信号、命令、地址和时钟信号到数据储存电路2003，以便控制数据储存电路2003的操作。另外，存储器控制器2002可以将从数据储存电路2003输出的数据供给到主机2001。
数据储存电路2003可以包括多个存储器。数据储存电路2003可以从存储器控制器2002接收数据、数据选通信号、命令、地址和时钟信号以执行写入操作或读取操作。包括在数据储存电路2003中的每个存储器可以包括使用错误校正码(ECC)电路来校正数据的错误的电路。数据储存电路2003可以包括图1中所示的电子设备。
在一些实施例中，电子系统2000可以被实现为选择性地操作包括在主机2001和数据储存电路2003中的任意一个ECC电路。或者，电子系统2000可以被实现为同时操作包括在主机2001和数据储存电路2003中所有的ECC电路。根据实施例，主机2001和存储器控制器2002可以在单个芯片中实现。根据实施例，存储器控制器2002和数据储存电路2003可以在单个芯片中实现。

Claims (24)

1.一种电子设备，包括：
错误发生控制电路，其被配置为每当在读取操作期间输出数据时，都产生被计数的错误插入码；
数据转换电路，其被配置为响应于错误插入码来转换数据以产生内部数据；
奇偶校验位转换电路，其被配置为响应于错误插入码来转换奇偶校验位以产生内部奇偶校验位；以及
验证信号发生电路，其被配置为根据校正子信号和错误插入码来产生验证信号，
其中，校正子信号根据内部数据和内部奇偶校验位来产生。
2.根据权利要求1所述的电子设备，其中，每当响应于读取信号和列脉冲而创建计数脉冲时，都对错误插入码进行计数。
3.根据权利要求2所述的电子设备，
其中，读取信号被使能以执行读取操作；以及
其中，每当输出数据时都创建列脉冲。
4.根据权利要求1所述的电子设备，其中，根据错误校验矩阵，错误插入码的每个逻辑电平组合对应于数据和奇偶校验位中包括的至少一个比特位。
5.根据权利要求1所述的电子设备，其中，数据转换电路根据错误插入码的逻辑电平组合来将数据中包括的至少一个比特位的逻辑电平进行反相以产生内部数据。
6.根据权利要求1所述的电子设备，其中，基于错误校验矩阵，奇偶校验位通过对从数据中包括的比特位中选中的至少两个比特位的逻辑电平执行逻辑运算来产生。
7.根据权利要求1所述的电子设备，其中，奇偶校验位转换电路根据错误插入码的逻辑电平组合来将奇偶校验位中包括的至少一个比特位的逻辑电平进行反相，以产生内部奇偶校验位。
8.根据权利要求1所述的电子设备，其中，基于错误校验矩阵，校正子信号中包括的比特位的每个逻辑电平通过对从内部数据中包括的比特位中选中的至少两个比特位与从内部奇偶校验位中包括的比特位中选中的任意一个比特位执行逻辑运算来确定。
9.根据权利要求1所述的电子设备，其中，校正子信号包括关于内部数据中包括的任意一个比特位的位置的信息，所述内部数据通过将数据中包括的任意一个比特位进行反相来产生，或者校正子信号包括关于内部奇偶校验位中包括的任意一个比特位的位置的信息，所述内部奇偶校验位通过将奇偶校验位中包括的任意一个比特位进行反相来产生。
10.根据权利要求1所述的电子设备，
其中，如果校正子信号和错误插入码彼此相同，则验证信号发生电路产生具有第一逻辑电平的验证信号；以及
其中，如果校正子信号和错误插入码彼此不同，则验证信号发生电路产生具有第二逻辑电平的验证信号。
11.一种电子设备，包括：
奇偶校验位发生电路，其被配置为响应于错误校验矩阵来执行从数据中包括的比特位中选中的至少两个比特位的逻辑电平的逻辑运算以产生奇偶校验位；
数据转换电路，其被配置为响应于错误插入码来转换数据以产生内部数据；
奇偶校验位转换电路，其被配置为响应于错误插入码来转换奇偶校验位以产生内部奇偶校验位；以及
验证信号发生电路，其被配置为根据校正子信号和错误插入码来产生验证信号，
其中，校正子信号根据内部数据和内部奇偶校验位来产生。
12.根据权利要求11所述的电子设备，
其中，每当响应于读取信号和列脉冲来创建计数脉冲时，都对错误插入码进行计数；
其中，读取信号被使能以执行读取操作；以及
其中，每当输出数据时都创建列脉冲。
13.根据权利要求11所述的电子设备，其中，根据错误校验矩阵，错误插入码的每个逻辑电平组合对应于数据和奇偶校验位中包括的至少一个比特位。
14.根据权利要求11所述的电子设备，其中，数据转换电路根据错误插入码的逻辑电平组合来将数据中包括的至少一个比特位的逻辑电平进行反相以产生内部数据。
15.根据权利要求11所述的电子设备，其中，奇偶校验位转换电路根据错误插入码的逻辑电平组合来将奇偶校验位中包括的至少一个比特位的逻辑电平进行反相以产生内部奇偶校验位。
16.根据权利要求11所述的电子设备，
其中，基于错误校验矩阵，校正子信号中包括的比特位的每个逻辑电平通过对从内部数据中包括的比特位中选中的至少两个比特位与从内部奇偶校验位中包括的比特位中选中的任意一个比特位执行逻辑运算来确定；以及
其中，校正子信号包括关于内部数据中包括的任意一个比特位的位置的信息，所述内部数据通过将数据中包括的任意一个比特位进行反相来产生，或者校正子信号包括关于内部奇偶校验位中包括的任意一个比特位的位置的信息，所述内部奇偶校验位通过将奇偶校验位中包括的任意一个比特位进行反相来产生。
17.根据权利要求11所述的电子设备，
其中，如果校正子信号和错误插入码彼此相同，则验证信号发生电路产生具有第一逻辑电平的验证信号；以及
其中，如果校正子信号和错误插入码彼此不同，则验证信号发生电路产生具有第二逻辑电平的验证信号。
18.一种电子设备，包括：
错误发生控制电路，其被配置为根据错误校验矩阵来产生具有与数据和奇偶校验位中包括的至少一个比特位相对应的逻辑电平组合的错误插入码；
数据转换电路，其被配置为根据错误插入码的逻辑电平组合来将数据中包括的至少一个比特位的逻辑电平进行反相以产生内部数据；
奇偶校验位转换电路，其被配置为根据错误插入码的逻辑电平组合来将奇偶校验位中包括的至少一个比特位的逻辑电平进行反相以产生内部奇偶校验位；以及
验证信号发生电路，其被配置为根据校正子信号和错误插入码来产生验证信号，
其中，校正子信号根据内部数据和内部奇偶校验位来产生。
19.根据权利要求18所述的电子设备，
其中，每当响应于读取信号和列脉冲而创建计数脉冲时，都对错误插入码进行计数；
其中，读取信号被使能以执行读取操作；以及
其中，每当输出数据时都创建列脉冲。
20.根据权利要求18所述的电子设备，
其中，基于错误校验矩阵，校正子信号中包括的比特位的每个逻辑电平通过对从内部数据中包括的比特位中选中的至少两个比特位和从内部奇偶校验位中包括的比特位中选中的任意一个比特位执行逻辑运算来确定；以及
其中，校正子信号包括关于内部数据中包括的任意一个比特位的位置的信息，所述内部数据通过将数据中包括的任意一个比特位进行反相来产生，或者校正子信号包括关于内部奇偶校验位中包括的任意一个比特位的位置的信息，所述内部奇偶校验位通过将奇偶校验位中包括的任意一个比特位进行反相来产生。
21.根据权利要求18所述的电子设备，
其中，如果校正子信号和错误插入码彼此相同，则验证信号发生电路产生具有第一逻辑电平的验证信号；以及
其中，如果校正子信号和错误插入码彼此不同，则验证信号发生电路产生具有第二逻辑电平的验证信号。
22.一种电子设备，包括：
数据转换电路，其被配置为使用由错误校验矩阵产生的错误插入码来将错误比特位插入到与比特位位置相对应的数据中并产生内部数据；
奇偶校验位转换电路，其被配置为使用错误插入码来将错误比特位插入到与比特位位置相对应的奇偶校验位中并产生内部奇偶校验位；以及
验证信号发生电路，其被配置为通过检测在所期望的位置处是否已经产生了错误比特位来验证是否已经正确执行了用于内部数据和内部奇偶校验位的错误校正操作。
23.根据权利要求22所述的电子设备，其中，根据错误插入码的逻辑电平组合来执行使用错误插入码来将错误插入数据和奇偶校验位以产生内部数据和内部奇偶校验位。
24.根据权利要求22所述的电子设备，还包括：
校正子发生电路，其被配置为使用汉明码对内部数据和内部奇偶校验位执行逻辑运算和错误校正操作以产生校正子信号；以及
其中，验证信号发生电路通过将校正子信号与错误插入码进行比较来验证用于内部数据和内部奇偶校验位的错误校正操作是否已经正确执行。
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