TW201917575A - 電子設備 - Google Patents

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Abstract

電子設備可以包括資料轉換電路、校驗資料轉換電路和驗證訊號產生電路。資料轉換電路可以被配置為用以轉換資料以產生內部資料。校驗資料轉換電路可以被配置為轉換校驗資料以產生內部校驗資料。驗證訊號產生電路可以被配置為根據徵狀訊號和錯誤插入碼來產生驗證訊號。徵狀訊號可以根據內部資料和內部校驗資料來產生。

Description

電子設備
相關申請的交叉引用：本發明於2017年10月17日提交韓國專利申請No. 10-2017-0134860的優先權，所述韓國專利申請的全部內容透過引用的方式併入本發明中。
本發明有關於一種電子設備，尤指一種與錯誤更正有關的電子設備。
近來，在每個時脈週期期間接收和輸出四位元資料或八位元資料的DDR2方案或DDR3方案已經使用來提高半導體設備的操作速度。如果半導體設備的資料傳輸速度增加，那麼當使用半導體設備傳輸資料時，產生錯誤的機率可能會增加。因此，新的設計方案被提出以提高資料傳輸的可靠性。
無論何時在半導體設備中傳輸資料，都可以產生能夠檢測到錯誤產生的錯誤碼並且將錯誤碼與資料一起傳輸，以保證資料傳輸的可靠性。錯誤碼可以包括能夠檢測錯誤的錯誤偵測碼(EDC)和能夠自行校正錯誤的錯誤更正碼(ECC)。
本發明實施例提供一種電子設備。電子設備可以包括錯誤產生控制電路、資料轉換電路、校驗資料轉換電路(parity conversion circuit)和驗證訊號產生電路。錯誤產生控制電路用以產生錯誤插入碼，當資料在讀取操作期間被輸出時，錯誤插入碼會被計數。資料轉換電路可以被配置為回應於錯誤插入碼來轉換資料以產生內部資料。校驗資料轉換電路可以被配置為回應於錯誤插入碼來轉換校驗資料以產生內部校驗資料。驗證訊號產生電路可以被配置為根據徵狀訊號(syndrome signal)和錯誤插入碼來產生驗證訊號。徵狀訊號可以根據內部資料和內部校驗資料來產生。
根據一個實施例，可以提供一種電子設備。電子設備可以包括校驗資料產生電路、資料轉換電路、校驗資料轉換電路和驗證訊號產生電路。校驗資料產生電路可以被配置為回應於錯誤校驗矩陣來執行從資料中包括的位元中選中的至少兩個位元的邏輯電位的邏輯運算以產生校驗資料。資料轉換電路可以被配置為回應於錯誤插入碼來轉換資料以產生內部資料。校驗資料轉換電路可以被配置為回應於錯誤插入碼來轉換校驗資料以產生內部校驗資料。驗證訊號產生電路可以被配置為根據徵狀訊號和錯誤插入碼來產生驗證訊號。徵狀訊號可以根據內部資料和內部校驗資料來產生。
根據一個實施例，電子設備可以包括錯誤產生控制電路、資料轉換電路、校驗資料轉換電路和驗證訊號產生電路。錯誤產生控制電路可以被配置為根據錯誤校驗矩陣來產生具有與資料和校驗資料中包括的至少一個位元相對應的邏輯電位組合的錯誤插入碼。資料轉換電路可以被配置為根據錯誤插入碼的邏輯電位組合來將資料中包括的至少一個位元的邏輯電位進行反相以產生內部資料。校驗資料轉換電路可以被配置為根據錯誤插入碼的邏輯電位組合來將校驗資料中包括的至少一個位元的邏輯電位進行反相以產生內部校驗資料。驗證訊號產生電路可以被配置為根據徵狀訊號和錯誤插入碼來產生驗證訊號。徵狀訊號可以根據內部資料和內部校驗資料來產生。
根據一個實施例，可以提供一種電子設備。電子設備可以包括校驗資料轉換電路、資料轉換電路和驗證訊號產生電路。資料轉換電路可以被配置為使用由錯誤校驗矩陣產生的錯誤插入碼來將錯誤位元插入與位元位置相對應的資料中並且產生內部資料。校驗資料轉換電路可以被配置為使用錯誤插入碼來將錯誤位元插入到與位元位置相對應的校驗資料中，並且產生內部校驗資料。驗證訊號產生電路可以被配置為藉由檢測在所期望的位置是否產生了錯誤位元來驗證是否已經正確執行了用於內部資料和內部校驗資料的錯誤更正操作。
以下將參照附圖來說明本發明的各種實施例。然而，本文中所描述的實施例僅用於說明目的，而非用以限制本發明的範圍。
本發明提供包括附加元件的實施例作為參考。此外，表示訊號或電路的狀態(邏輯高狀態或邏輯低狀態)可以根據實施例而改變。在其他實施例中，更可以更改實現相同功能或操作所需的一個或多個邏輯閘的配置。即，根據具體情況，一種類型的操作的邏輯閘配置和用於相同類型的操作的另一個邏輯閘配置可以彼此替換。在其他實施例中，本領域之通常知識者可根據實際需求應用各種邏輯閘來實現邏輯運算的配置。
本發明所提的實施例適於作為驗證錯誤更正碼的電子設備。
參考圖1，根據本發明實施例的電子設備包括校驗資料產生電路1、錯誤產生控制電路2、資料轉換電路3、校驗資料轉換電路4、徵狀訊號產生電路5和驗證訊號產生電路6。
校驗資料產生電路1接收資料D＜4:1＞以產生校驗資料P＜3:1＞。校驗資料產生電路1對資料D＜4:1＞中所包括的位元執行選擇性邏輯運算，以產生校驗資料P＜3:1＞。校驗資料P＜3:1＞可以由使用漢明碼(Hamming code)的錯誤更正碼(ECC)電路來產生。漢明碼可以由用於校正資料錯誤的錯誤校驗矩陣來實現。稍後將參考圖2和圖3來描述校驗資料產生電路1的配置和操作。
錯誤產生控制電路2回應於讀取訊號RD和列脈衝CASP而產生錯誤插入碼EI＜3:1＞。錯誤產生控制電路2在列脈衝CASP因為讀取訊號RD被致能而產生的時間點產生被計數的錯誤插入碼EI＜3:1＞。讀取訊號RD被致能以執行讀取操作。在讀取操作期間，每當從儲存單元陣列(未示出)輸出資料D＜4:1＞時，產生列脈衝CASP。稍後將參考圖4和圖5描述錯誤產生控制電路2的配置和操作。
資料轉換電路3可以回應於錯誤插入碼EI＜3:1＞而從資料D＜4:1＞產生內部資料ID＜4:1＞。資料轉換電路3可以藉由將資料D＜4:1＞中包括的位元的邏輯電位進行反相來產生內部資料ID＜4:1＞，所述位元為具有與錯誤插入碼EI＜3:1＞的邏輯電位組合相對應的邏輯電位的位元。與錯誤插入碼EI＜3:1＞的每個邏輯電位組合相對應的資料D＜4:1＞的位元可以根據實施例而被設置為不同。稍後將參考圖6描述資料轉換電路3的配置和操作。
校驗資料轉換電路4可以回應於錯誤插入碼EI＜3:1＞而從校驗資料P＜3:1＞來產生內部校驗資料IP＜3:1＞。校驗資料轉換電路4可以藉由將校驗資料P＜3:1＞中包括的位元的邏輯電位進行反相來產生內部校驗資料IP＜3:1＞，所述位元為具有與錯誤插入碼EI＜3:1＞的邏輯電位組合相對應的邏輯電位的位元。與錯誤插入碼EI＜3:1＞的每個邏輯電位組合相對應的校驗資料P＜3:1＞的位元可以根據實施例而被設置為不同。稍後將參考圖7來描述校驗資料轉換電路4的配置和操作。
徵狀訊號產生電路5可以回應於內部資料ID＜4:1＞和內部校驗資料IP＜3:1＞來產生徵狀訊號S＜3:1＞。徵狀訊號產生電路5可以對內部資料ID＜4:1＞和內部校驗資料IP＜3:1＞中包括的位元執行邏輯運算，以產生徵狀訊號S＜3:1＞。徵狀訊號S＜3:1＞可以由使用漢明碼的錯誤更正碼(ECC)電路來產生。漢明碼可以由用於校正資料錯誤的錯誤校驗矩陣來實現。稍後將參考圖8來描述徵狀訊號產生電路5的配置和操作。
驗證訊號產生電路6可以回應於錯誤插入碼EI＜3:1＞和徵狀訊號S＜3:1＞而產生驗證訊號VR。如果錯誤插入碼EI＜3:1＞與徵狀訊號S＜3:1＞相同，則驗證訊號產生電路6可以產生具有第一邏輯電位的驗證訊號VR。如果錯誤插入碼EI＜3:1＞與徵狀訊號S＜3:1＞不同，則驗證訊號產生電路6可以產生具有第二邏輯電位的驗證訊號VR。驗證訊號VR的第一邏輯電位可以被設置為邏輯“高”電位，而驗證訊號VR的第二邏輯電位可以被設置為邏輯“低”電位。在其他一些實施例中，驗證訊號VR的第一邏輯電位可以被設置為邏輯“低”電位，而驗證訊號VR的第二邏輯電位可以被設置為邏輯“高”電位。稍後將參考圖9來描述驗證訊號產生電路6的配置和操作。
參考圖2，圖2為根據本發明實施例的電子設備中所使用的錯誤校驗矩陣的示意圖。根據實施例的電子設備中所使用的錯誤校驗矩陣可以包括第一矩陣1st MATRIX和第二矩陣2nd MATRIX。
第一矩陣1st MATRIX可以包括關於校驗資料P＜3:1＞的位元是否具有錯誤的訊息。如果徵狀訊號S＜3:1＞被產生為具有與第一矩陣1st MATRIX的第一列的邏輯電位組合相同的邏輯電位組合“0，0，1”，則校驗資料P＜3:1＞的第一位元P＜1＞可以被視為錯誤位元。在徵狀訊號S＜3:1＞中，邏輯電位組合“0，0，1，”意味著徵狀訊號S＜3:1＞的第一位元S＜1＞具有邏輯“高”電位，而徵狀訊號S＜3:1＞的第二位元和第三位元S＜2:3＞兩者都具有邏輯“低”電位。如果徵狀訊號S＜3:1＞被產生為具有與第一矩陣1st MATRIX的第二列的邏輯電位組合相同的邏輯電位組合“0，1，0”，則校驗資料P＜3:1＞的第二位元P＜2＞可以被視為錯誤位元。如果徵狀訊號S＜3:1＞被產生為具有與第一矩陣1st MATRIX的第三列相同的邏輯電位組合“1，0，0”，則校驗資料P＜3:1＞的第三位元P＜3＞可以被視為錯誤位元。在下文中，具有值“1”的邏輯電位可以表示邏輯“高”電位，而具有值“0”的邏輯電位可以表示邏輯“低”電位。
第二矩陣2nd MATRIX可以包括關於資料D＜4:1＞的位元是否為錯誤位元的訊息。如果徵狀訊號S＜3:1＞被產生為具有與第二矩陣2nd MATRIX的第一列的邏輯電位組合相同的 邏輯電位組合“0，1，1”，則資料D＜4:1＞的第一位元D＜1＞可以被視為是錯誤位元。如果徵狀訊號S＜3:1＞被產生為具有與第二矩陣2nd MATRIX的第二列的邏輯電位組合相同的邏輯電位組合“1，0，1”，則資料D＜4:1＞的第二位元D＜2＞可以被視為錯誤位元。如果徵狀訊號S＜3:1＞被產生為具有與第二矩陣2nd MATRIX的第三列的邏輯電位組合相同的邏輯電位組合“1，1，0”，則資料D＜4:1＞的第三位元D＜3＞可以被視為是錯誤位元。如果徵狀訊號S＜3:1＞被產生為具有與第二矩陣2nd MATRIX的第四列的邏輯電位組合相同的邏輯電位組合“1，1，1”，則資料D＜4:1＞的第四位元D＜4＞可以被視為是錯誤位元。
第二矩陣2nd MATRIX可以包括關於資料D＜4:1＞中包括的位元的邏輯電位組合的訊息，以便產生校驗資料P＜3:1＞。由於第二矩陣2nd MATRIX的第一行具有邏輯電位組合“1，1，0，1”，因此校驗資料P＜3:1＞的第一位元P＜1＞的邏輯電位可以由資料D＜4:1＞的第一位元D＜1＞、第二位元D＜2＞和第四位元D＜4＞的互斥或邏輯運算來產生。由於第二矩陣2nd MATRIX的第二行具有邏輯電位組合“1，0，1，1”，因此校驗資料P＜3:1＞的第二位元P＜2＞的邏輯電位可以由資料D＜4:1＞的第一位元D＜1＞、第三位元D＜3＞和第四位元D＜4＞的互斥或邏輯運算來產生。由於第二矩陣2nd MATRIX的第三行具有邏輯電位組合“0，1，1，1”，因此校驗資料P＜3:1＞的第三位元P＜3＞的邏輯電位可以由資料D＜4:1＞的第二位元D＜2＞、第三位元D＜3＞和第四位元D＜4＞的互斥或邏輯運算來產生。
參考圖3，校驗資料產生電路1可以包括第一校驗資料產生電路11、第二校驗資料產生電路12和第三校驗資料產生電路13。由於圖2所示的第二矩陣2nd MATRIX的第一行具有邏輯電位組合“1，1，0，1”，因此第一校驗資料產生電路11可以執行資料D＜4:1＞的第一位元D＜1＞、第二位元D＜2＞和第四位元D＜4＞的互斥或邏輯運算，以產生校驗資料P＜3:1＞的第一位元P＜1＞。由於圖2所示的第二矩陣2nd MATRIX的第二行具有邏輯電位組合“1，0，1，1”，因此第二校驗資料產生電路12可以執行資料D＜4:1＞的第一位元D＜1＞、第三位元D＜3＞和第四位元D＜4＞的互斥或邏輯運算，以產生校驗資料P＜3:1＞的第二位元P＜2＞。由於圖2所示的第二矩陣2nd MATRIX的第三行具有邏輯電位組合“0，1，1，1”，因此第三校驗資料產生電路13可以執行資料D＜4:1＞的第二位元D＜2＞、第三位元D＜3＞和第四位元D＜4＞的互斥或邏輯運算，以產生校驗資料P＜3:1＞的第三位元P＜3＞。在一個實施例中，第一校驗資料產生電路11可以包括用於執行互斥或運算的邏輯閘。例如第一校驗資料產生電路11可以包括互斥或閘XOR31和XOR32。互斥或閘XOR31可以被配置為接收第一位元和第二位元D＜1:2＞並對其執行互斥或運算，並且輸出結果訊號。互斥或閘XOR32可以被配置為接收第四位元D＜4＞和結果訊號並對其執行互斥或運算，並且輸出第一位元P＜1＞。例如第二校驗資料產生電路12可以包括互斥或閘XOR33和XOR34。第二校驗資料產生電路12可以與第一校驗資料產生電路11以相同的方式來配置，除了輸入與輸出的指定訊號不同。例如第三校驗資料產生電路13可以包括互斥或閘XOR35和XOR36。第三校驗資料產生電路13可以與第一校驗資料產生電路11以相同的方式來配置，除了輸入與輸出的指定訊號不同。
參考圖4，錯誤產生控制電路2可以包括計數脈衝產生電路21和計數電路22。計數脈衝產生電路21可以回應於讀取訊號RD和列脈衝CASP而產生計數脈衝CNTP。在讀取訊號RD被致能以執行讀取操作的同時，每當由從記憶體單元陣列(未示出)輸出的資料D＜4:1＞產生列脈衝CASP時，計數脈衝產生電路21可以產生計數脈衝CNTP。在一個實施例中，例如，計數脈衝產生電路21可以被配置為對讀取訊號RD和列脈衝CASP執行反及邏輯與運算以輸出結果訊號，並且對結果訊號執行反相運算以輸出計數脈衝CNTP。例如，計數脈衝產生電路21可以包括反及閘NAND41和反相器IV42。反及閘NAND41可以對讀取訊號RD和列脈衝CASP執行反及運算，並且輸出結果訊號。反相器IV42可以將結果訊號反相並輸出計數脈衝CNTP。每當產生計數脈衝CNTP時，計數電路22可以產生被依序地計數的錯誤插入碼EI＜3：1＞。
參考圖5，示出了由圖4的錯誤產生控制電路2產生的錯誤插入碼EI＜3:1＞的各種邏輯電位組合。如果在錯誤插入碼EI＜3:1＞具有邏輯電位組合“0，0，0”的同時產生了第一個計數脈衝CNTP，則錯誤插入碼EI＜3:1＞可以被計數為具有邏輯電位組合“0，0，1”。在錯誤插入碼EI＜3:1＞中，邏輯電位組合“0，0，1”意味著錯誤插入碼EI＜3:1＞的第一位元EI＜1＞具有邏輯“高”電位並且錯誤插入碼EI＜3:1＞的第二位元和第三位元EI＜3:2＞兩者都具有邏輯“低”電位。如果第二個計數脈衝CNTP被產生，則錯誤插入碼EI＜3:1＞可以被計數為具有邏輯電位組合“0，1，0”，並且如果第三個計數脈衝CNTP被產生，則錯誤插入碼EI＜3:1＞可以被計數為具有邏輯電位組合“0，1，1”。另外，如果第四個計數脈衝CNTP被產生，則錯誤插入碼EI＜3:1＞可以被計數為具有邏輯電位組合“1，0，0”，並且如果第五個計數脈衝CNTP被產生，則錯誤插入碼EI＜3:1＞可以被計數為具有邏輯電位組合“1，0，1”。此外，如果第六個計數脈衝CNTP被產生，則錯誤插入碼EI＜3:1＞可以被計數為具有邏輯電位組合“1，1，0”，並且如果第七個計數脈衝CNTP被產生，則錯誤插入碼EI＜3:1＞可以被計數為具有邏輯電位組合“1，1，1”。
錯誤插入碼EI＜3:1＞中的邏輯電位組合“0，0，1”可以與當校驗資料P＜3:1＞的第一位元P＜1＞是錯誤位元時產生的徵狀訊號S＜3:1＞的邏輯電位組合相同。錯誤插入碼EI＜3:1＞中的邏輯電位組合“0，1，0”可以與當校驗資料P＜3:1＞的第二位元P＜2＞是錯誤位元時產生的徵狀訊號S＜3:1＞的邏輯電位組合相同。錯誤插入碼EI＜3:1＞中的邏輯電位組合“0，1，1”可以與當資料D＜4:1＞的第一位元D＜1＞是錯誤位元時產生的徵狀訊號S＜3:1＞的邏輯電位組合相同。錯誤插入碼EI＜3:1＞中的邏輯電位組合“1，0，0”可以與當校驗資料P＜3:1＞的第三位元P＜3＞是錯誤位元時產生的徵狀訊號S＜3:1＞的邏輯電位組合相同。錯誤插入碼EI＜3:1＞中的邏輯電位組合“1，0，1”可以與當資料D＜4:1＞的第二位元D＜2＞是錯誤位元時產生的徵狀訊號S＜3:1＞的邏輯電位組合相同。錯誤插入碼EI＜3:1＞中的邏輯電位組合“1，1，0”可以與當資料D＜4:1＞的第三位元D＜3＞是錯誤位元時產生的徵狀訊號S＜3:1＞的邏輯電位組合相同。錯誤插入碼EI＜3:1＞中的邏輯電位組合“1，1，1”可以與當資料D＜4:1＞的第四位元D＜4＞是錯誤位元時產生的徵狀訊號S＜3:1＞的邏輯電位組合相同。
參考圖6，資料轉換電路3可以包括資料轉換訊號產生電路31、第一內部資料產生電路32、第二內部資料產生電路33、第三內部資料產生電路34和第四內部資料產生電路35。
當錯誤插入碼EI＜3:1＞具有邏輯電位組合“0，1，1”時，資料轉換訊號產生電路31可以產生具有邏輯“高”電位的第一轉換資料DV＜1＞。當錯誤插入碼EI＜3:1＞具有邏輯電位組合“1，0，1”時，資料轉換訊號產生電路31可以產生具有邏輯“高”電位的第二轉換資料DV＜2＞。當錯誤插入碼EI＜3:1＞具有邏輯電位組合“1，1，0”時，資料轉換訊號產生電路31可以產生具有邏輯“高”電位的第三轉換資料DV＜3＞。當錯誤插入碼EI＜3:1＞具有邏輯電位組合“1，1，1”時，資料轉換訊號產生電路31可以產生具有邏輯“高”電位的第四轉換資料DV＜4＞。在一個實施例中，例如，資料轉換訊號產生電路31可以被配置為對錯誤插入碼EI＜3:1＞執行與運算和反相運算。例如，資料轉換訊號產生電路31可以包括反相器IV61、IV62和IV63以及及閘AND64至AND67。例如，反相器IV61可以對位元EI＜3＞進行反相並輸出結果訊號，並且及閘AND64可以對結果訊號與位元EI＜2＞和EI＜1＞執行與運算以輸出第一轉換資料DV＜1＞。例如，反相器IV62可以對位元EI＜2＞進行反相並輸出結果訊號，並且及閘AND65可以對結果訊號與位元EI＜3＞和EI＜1＞執行與運算以輸出第二轉換資料DV＜2＞。例如，反相器IV63可以對位元EI＜1＞進行反相並輸出結果訊號，並且及閘AND66可以對結果訊號與位元EI＜2＞和EI＜3＞執行與運算以輸出第三轉換資料DV＜3＞。例如，及閘AND67可以對錯誤插入碼EI＜3:1＞執行與運算以輸出第四轉換資料DV＜4＞。
如果第一轉換資料DV＜1＞具有邏輯“高”電位，則第一內部資料產生電路32可以將資料D＜4:1＞的第一位元D＜1＞的邏輯電位反相，以產生內部資料ID＜4:1＞的第一位元ID＜1＞。如果第一轉換資料DV＜1＞由於錯誤插入碼EI＜3:1＞具有邏輯電位組合“0，1，1”而具有邏輯“高”電位，則第一內部資料產生電路32可以將資料D＜4:1＞的第一位元D＜1＞的邏輯電位進行反相，以引起內部資料ID＜4:1＞的第一位元ID＜1＞的錯誤。在一個實施例中，例如，第一內部資料產生電路32可以包括反相器IV64和IV65以及傳輸閘PG1和PG2。反相器IV64可以被輸入第一轉換資料DV＜1＞並輸出結果訊號。傳輸閘PG1可以具有被輸入第一位元D＜1＞的輸入端、被輸入第一轉換資料DV＜1＞的第一控制端、被輸入來自反相器IV64的結果訊號的第二控制端以及輸出結果訊號的輸出端。從傳輸閘PG1輸出的結果訊號可以被輸入至反相器IV65，反相器IV65並輸出內部資料ID＜4:1＞的第一位元ID＜1＞。傳輸閘PG2可以具有被輸入第一位元D＜1＞的輸入端、被輸入從反相器IV64輸出的結果訊號的第一控制端、被輸入第一轉換資料DV＜1＞的第二控制端以及輸出內部資料ID＜4:1＞的第一位元ID＜1＞的輸出端。
如果第二轉換資料DV＜2＞具有邏輯“高” 電位，則第二內部資料產生電路33可以將資料D＜4:1＞的第二位元D＜2＞的邏輯電位進行反相，以產生內部資料ID＜4:1＞的第二位元ID＜2＞。如果第二轉換資料DV＜2＞由於錯誤插入碼EI＜3:1＞具有邏輯電位組合“1，0，1”而具有邏輯“高”電位，則第二內部資料產生電路33可以將資料D＜4:1＞的第二位元D＜2＞的邏輯電位進行反相，以引起內部資料ID＜4:1＞的第二位元ID＜2＞的錯誤。第二內部資料產生電路33可以包括反相器IV66和IV67以及傳輸閘PG3和PG4。第二內部資料產生電路33可以與第一內部資料產生電路32以相同的方式來配置，除了輸入其和從其輸出的指定訊號不同。
如果第三轉換資料DV＜3＞具有邏輯“高” 電位，則第三內部資料產生電路34可以將資料D＜4:1＞的第三位元D＜3＞的邏輯電位進行反相，以產生內部資料ID＜4:1＞的第三位元ID＜3＞。如果第三轉換資料DV＜3＞由於錯誤插入碼EI＜3:1＞具有邏輯電位組合“1，1，0”而具有邏輯“高” 電位，則第三內部資料產生電路34可以將資料D＜4:1＞的第三位元D＜3＞的邏輯電位進行反相，以引起內部資料ID＜4:1＞的第三位元ID＜3＞的錯誤。第三內部資料產生電路34可以包括反相器IV68和IV69以及傳輸閘PG5和PG6。第三內部資料產生電路34可以與第一內部資料產生電路32以相同的方式來配置，除了輸入其和從其輸出的指定訊號不同。
如果第四轉換資料DV＜4＞具有邏輯“高” 電位，則第四內部資料產生電路35可以將資料D＜4:1＞的第四位元D＜4＞的邏輯電位進行反相，以產生內部資料ID＜4:1＞的第四位元ID＜4＞。如果第四轉換資料DV＜4＞由於錯誤插入碼EI＜3:1＞具有邏輯電位組合“1，1，1”而具有邏輯“高”電位，則第四內部資料產生電路35可以將資料D＜4:1＞的第四位元D＜4＞的邏輯電位進行反相，以引起內部資料ID＜4:1＞的第四位元ID＜4＞的錯誤。第四內部資料產生電路35可以包括反相器IV70和IV71以及傳輸閘PG7和PG8。第四內部資料產生電路35可以與第一內部資料產生電路32以相同的方式來配置，除了輸入其和從其輸出的指定訊號不同。
請參考圖7，校驗資料轉換電路4可以包括校驗資料轉換訊號產生電路41、第一內部校驗資料產生電路42、第二內部校驗資料產生電路43和第三內部校驗資料產生電路44。
當錯誤插入碼EI＜3:1＞具有邏輯電位組合“0，0，1”時，校驗資料轉換訊號產生電路41可以產生具有邏輯“高”電位的第一轉換校驗資料位元PV＜1＞。當錯誤插入碼EI＜3:1＞具有邏輯電位組合“0，1，0”時，校驗資料轉換訊號產生電路41可以產生具有邏輯“高” 電位的第二轉換校驗資料位元PV＜2＞。當錯誤插入碼EI＜3:1＞具有邏輯電位組合“1，0，0”時，校驗資料轉換訊號產生電路41可以產生具有邏輯“高” 電位的第三轉換校驗資料位元PV＜3＞。在一個實施例中，例如，校驗資料轉換訊號產生電路41可以被配置為對錯誤插入碼EI＜3:1＞執行及運算和反相運算。例如，校驗資料轉換訊號產生電路41可以包括反相器IV72、IV73和IV74以及及閘AND75至AND77。例如，反相器IV72可以對位元EI＜3＞進行反相並輸出結果訊號，反相器IV73可以對位元EI＜2＞進行反相並輸出結果訊號，並且反相器IV74可以對位元EI＜1＞進行反相並輸出結果訊號。及閘AND75可以對反相器IV72和IV73的結果訊號與位元EI＜1＞執行及運算，以輸出第一轉換校驗資料位元PV＜1＞。及閘AND76可以對反相器IV72和IV74的結果訊號與位元EI＜2＞執行及運算，以輸出第二轉換校驗資料位元PV＜2＞。及閘AND77可以對反相器IV73和IV74的結果訊號與位元EI＜3＞執行及運算，以輸出第三轉換校驗資料位元PV＜3＞。
如果第一轉換校驗資料位元PV＜1＞具有邏輯“高”電位，則第一內部校驗資料產生電路42可以將校驗資料P＜3:1＞的第一位元P＜1＞的邏輯電位進行反相，以產生內部校驗資料IP＜3:1＞的第一位元IP＜1＞。如果第一轉換校驗資料位元PV＜1＞由於錯誤插入碼EI＜3:1＞具有邏輯電位組合“0，0，1”而具有邏輯“高” 電位，則第一內部校驗資料產生電路42可以將校驗資料P＜3:1＞的第一位元P＜1＞的邏輯電位進行反相，以引起內部校驗資料IP＜3:1＞的第一位元IP＜1＞的錯誤。在一個實施例中，例如，第一內部校驗資料產生電路42可以包括反相器IV78和IV79以及傳輸閘PG84和PG85。第一轉換校驗資料校驗資料位元PV＜1＞被輸入至反相器IV78，反相器IV78據以輸出結果訊號。傳輸閘PG84具有用已輸入第一位元P＜1＞的輸入端、輸入第一轉換校驗資料位元PV＜1＞的第一控制端、輸入來自反相器IV78的結果訊號的第二控制端以及輸出結果訊號的輸出端。從傳輸閘PG84輸出的結果訊號被輸入至反相器IV79，反相器IV79據以輸出內部校驗資料IP＜3:1＞的第一位元IP＜1＞。傳輸閘PG85具有輸入第一位元P＜1＞的輸入端、輸入從反相器IV78輸出的結果訊號的第一控制端、輸入第一轉換校驗資料位元PV＜1＞的第二控制端以及輸出內部資料IP＜3:1＞的第一位元IP＜1＞的輸出端。
如果第二轉換校驗資料位元PV＜2＞具有邏輯“高”電位，則第二內部校驗資料產生電路43可以將校驗資料P＜3:1＞的第二位元P＜2＞的邏輯電位進行反相，以產生內部校驗資料IP＜3:1＞的第二位元IP＜2＞。如果第二轉換校驗資料位元PV＜2＞由於錯誤插入碼EI＜3:1＞具有邏輯電位組合“0，1，0”而具有邏輯“高” 電位，則第二內部校驗資料產生電路43可以將校驗資料P＜3:1＞的第二位元P＜2＞的邏輯電位進行反相，以引起內部校驗資料IP＜3:1＞的第二位元IP＜2＞的錯誤。第二內部校驗資料產生電路43可以包括反相器IV80和IV81以及傳輸閘PG86和PG87。第二內部校驗資料產生電路43可以與第一內部校驗資料產生電路42以相同的方式來配置，除了輸入其和從其輸出的指定訊號不同。
如果第三轉換校驗資料位元PV＜3＞具有邏輯“高”電位，則第三內部校驗資料產生電路44可以將校驗資料P＜3:1＞的第三位元P＜3＞的邏輯電位進行反相，以產生內部校驗資料IP＜3:1＞的第三位元IP＜3＞。如果第三轉換校驗資料位元PV＜3＞由於錯誤插入碼EI＜3:1＞具有邏輯電位組合“1，0，0”而具有邏輯“高”電位，則第三內部校驗資料產生電路44可以將校驗資料P＜3:1＞的第三位元P＜3＞的邏輯電位進行反相，以引起內部校驗資料IP＜3:1＞的第三位元IP＜3＞的錯誤。第三內部校驗資料產生電路44可以包括反相器IV82和IV83以及傳輸閘PG88和PG89。第三內部校驗資料產生電路44可以與第一內部校驗資料產生電路42以相同的方式來配置，除了輸入其和從其輸出的指定訊號不同。
參考圖8，徵狀訊號產生電路5可以包括第一徵狀訊號產生電路51、第二徵狀訊號產生電路52和第三徵狀訊號產生電路53。
第一徵狀訊號產生電路51可以對內部資料ID＜4:1＞的第一位元ID＜1＞、內部資料ID＜4:1＞的第二位元ID＜2＞、內部資料ID＜4:1＞的第四位元ID＜4＞以及內部校驗資料IP＜3:1＞的第一位元IP＜1＞執行互斥或邏輯運算，以產生徵狀訊號S＜3:1＞的第一位元S＜1＞。用於產生徵狀訊號S＜3:1＞的第一位元S＜1＞的邏輯運算公式可以由第一矩陣1st MATRIX的第一行中的邏輯電位組合“1，0，0”和第二矩陣2nd MATRIX的第一行中的邏輯電位組合“1，1，0，1”來確定。在一個實施例中，例如第一徵狀訊號產生電路51可以包括互斥或閘XOR81至XOR83。互斥或閘XOR81可以被輸入第一位元ID＜1＞和第二位元ID＜2:1＞以輸出結果訊號。互斥或閘XOR82可以被輸入從互斥或閘XOR81輸出的結果訊號和第四位元ID＜4＞以輸出結果訊號。互斥或閘XOR83可以被輸入從互斥或閘XOR82輸出的結果訊號和第一位元IP＜1＞以輸出徵狀訊號S＜3:1＞的第一位元S＜1＞。
第二徵狀訊號產生電路52可以對內部資料ID＜4:1＞的第一位元ID＜1＞、內部資料ID＜4:1＞的第三位元ID＜3＞、內部資料ID＜4:1＞的第四位元ID＜4＞以及內部校驗資料IP＜3:1＞的第二位元IP＜2＞執行互斥或邏輯運算，以產生徵狀訊號S＜3:1＞的第二位元S＜2＞。用於產生徵狀訊號S＜3:1＞的第二位元S＜2＞的邏輯運算公式可以由第一矩陣1st MATRIX的第二行中的邏輯電位組合“0，1，0”和第二矩陣2nd MATRIX的第二行中的邏輯電位組合“1，0，1，1”來確定。第二徵狀訊號產生電路52可以包括互斥或閘XOR84至XOR86。第二徵狀訊號產生電路52可以與第一徵狀訊號產生電路51以相同的方式來配置，除了輸入其和從其輸出的指定訊號不同。
第三徵狀訊號產生電路53可以對內部資料ID＜4:1＞的第二位元ID＜2＞、內部資料ID＜4:1＞的第三位元ID＜3＞、內部資料ID＜4:1＞的第四位元ID＜4＞以及內部校驗資料IP＜3:1＞的第三位元IP＜3＞執行互斥或邏輯運算，以產生徵狀訊號S＜3:1＞的第三位元S＜3＞。用於產生徵狀訊號S＜3:1＞的第三位元S＜3＞的邏輯運算公式可以由第一矩陣1st MATRIX的第三行中的邏輯電位組合“0，0，1”和第二矩陣2nd MATRIX的第三行中的邏輯電位組合“0，1，1，1”來確定。第三徵狀訊號產生電路53可以包括互斥或閘XOR87至XOR89。第三徵狀訊號產生電路53可以與第一徵狀訊號產生電路51以相同的方式來配置，除了輸入其和從其輸出的指定訊號不同。
參考圖9，驗證訊號產生電路6可以包括用於執行互斥或運算的邏輯閘，例如但不限於互斥或閘XOR61、XOR62和XOR63。驗證訊號產生電路6可以包括用於執行反或運算的邏輯閘，例如但不限於反或閘NOR61。互斥或閘XOR61可以對徵狀訊號S＜3:1＞的第一位元S＜1＞和錯誤插入碼EI＜3:1＞的第一位元EI＜1＞執行互斥或運算。如果徵狀訊號S＜3:1＞的第一位元S＜1＞和錯誤插入碼EI＜3:1＞的第一位元EI＜1＞具有相同的邏輯電位，則互斥或閘XOR61可以輸出具有邏輯“低”電位的訊號，而如果徵狀訊號S＜3:1＞的第一位元S＜1＞和錯誤插入碼EI＜3:1＞的第一位元EI＜1＞具有不同的邏輯電位，則互斥或閘XOR61可以輸出具有邏輯“高”電位的訊號。互斥或閘XOR62可以對徵狀訊號S＜3:1＞的第二位元S＜2＞和錯誤插入碼EI＜3:1＞的第二位元EI＜2＞執行互斥或運算。如果徵狀訊號S＜3:1＞的第二位元S＜2＞和錯誤插入碼EI＜3:1＞的第二位元EI＜2＞具有相同的邏輯電位，則互斥或閘XOR62可以輸出具有邏輯“低”準位的訊號，而如果徵狀訊號S＜3:1＞的第二位元S＜2＞和錯誤插入碼EI＜3:1＞的第二位元EI＜2＞具有不同的邏輯電位，則互斥或閘XOR62可以輸出具有邏輯“高”準位的訊號。互斥或閘XOR63可以對徵狀訊號S＜3:1＞的第三位元S＜3＞和錯誤插入碼EI＜3:1＞的第三位元EI＜3＞執行互斥或運算。如果徵狀訊號S＜3:1＞的第三位元S＜3＞和錯誤插入碼EI＜3:1＞的第三位元EI＜3＞具有相同的邏輯電位，則互斥或閘XOR63可以輸出具有邏輯“低”準位的訊號，而如果徵狀訊號S＜3:1＞的第三位元S＜3＞和錯誤插入碼EI＜3:1＞的第三位元EI＜3＞具有不同的邏輯電位，則互斥或閘XOR63可以輸出具有邏輯“高”準位的訊號。如果互斥或閘XOR61、XOR62和XOR63的所有輸出訊號都具有邏輯“低”準位，則反或閘NOR61可以輸出具有邏輯“高”準位的驗證訊號VR。如果互斥或閘XOR61、XOR62和XOR63的輸出訊號中的至少一個具有邏輯“高”準位，則反或閘NOR61可以輸出具有邏輯“低”準位的驗證訊號VR。
如果徵狀訊號S＜3:1＞和錯誤插入碼EI＜3:1＞具有相同的邏輯電位組合，則驗證訊號產生電路6可以產生具有邏輯“高”電位的驗證訊號VR。如果徵狀訊號S＜3:1＞和錯誤插入碼EI＜3:1＞具有不同的邏輯電位組合，則驗證訊號產生電路6可以產生具有邏輯“低”電位的驗證訊號VR。
根據一個實施例的電子設備可以使用錯誤校驗矩陣來產生錯誤插入碼EI＜3:1＞，並且可以根據錯誤插入碼EI＜3:1＞的邏輯電位組合而將錯誤插入到資料D＜4:1＞和校驗資料P＜3:1＞中以產生內部資料ID＜4:1＞和內部校驗資料IP＜3:1＞。根據一個實施例的電子設備可以回應於包括錯誤的內部資料ID＜4:1＞和包括錯誤的內部校驗資料IP＜3:1＞來產生徵狀訊號S＜3:1＞，並且可以根據徵狀訊號S＜3:1＞和錯誤插入碼EI＜3:1＞的一致性或非一致性而驗證錯誤更正操作是否由錯誤校驗矩陣來正常地執行。即，根據一個實施例的電子設備可以在期望的位置處產生錯誤，並且可以藉由檢測是否在期望的位置處產生錯誤來驗證錯誤更正操作是否正常地執行。
根據上述實施例，資料的錯誤可以由錯誤更正碼(ECC)來產生，並且可以驗證使用ECC的錯誤更正操作是否由從包括錯誤的資料中產生的徵狀訊號來正常地執行。
圖1至圖9描述的電子設備可以應用於包括儲存系統、圖形系統、計算系統、移動系統等的電子系統。例如，如圖10所示，根據一個實施例的電子系統1000可以包括資料儲存電路1001、記憶體控制器1002、緩衝記憶體1003和輸入/輸出(I/O)介面1004。
根據從記憶體控制器1002輸出的控制訊號，資料儲存電路1001可以儲存從記憶體控制器1002輸出的資料，或者可以讀取所儲存的資料並將所儲存的資料輸出到記憶體控制器1002。資料儲存電路1001可以包括圖1中所示的電子設備。同時，資料儲存電路1001可以包括非揮發性記憶體，即使其電源中斷時也可以保留其儲存的資料。非揮發性記憶體可以是諸如NOR型快閃記憶體或NAND型快閃記憶體的快閃記憶體、相變記憶體(PRAM)、電阻式隨機存取記憶體(RRAM)、 旋轉力矩轉移隨機存取記憶體(STTRAM)、磁阻式隨機存取記憶體(MRAM)等。
記憶體控制器1002可以藉由I/O介面1004接收從外部設備(例如，主機設備)輸出的命令，並且可以對從主機設備輸出的命令進行解碼以控制用於將資料輸入到資料儲存電路1001或緩衝記憶體1003中的操作，或者用於輸出儲存在資料儲存電路1001或緩衝記憶體1003中的資料的操作。雖然圖10用單個方塊示出了記憶體控制器1002，但是記憶體控制器1002可以包括用於控制資料儲存電路1001的一個控制器和用於控制由揮發性記憶體組成的緩衝記憶體1003的另一個控制器。
緩衝記憶體1003可以臨時儲存由記憶體控制器1002處理的資料。即，緩衝記憶體1003可以臨時儲存從資料儲存電路1001輸出或將要輸入到資料儲存電路1001的資料。緩衝記憶體1003可以根據控制訊號來儲存從記憶體控制器1002輸出的資料。緩衝記憶體1003可以讀取所儲存的資料並將所儲存的資料輸出到記憶體控制器1002。緩衝記憶體1003可以包括諸如動態隨機存取記憶體(DRAM)、移動DRAM或靜態隨機存取記憶體(SRAM)的揮發性記憶體。
I/O介面1004可以將記憶體控制器1002實體地和電性地連接到外部設備(即，主機)。因此，記憶體控制器1002可以藉由I/O介面1004接收從外部設備(即，主機)供給的控制訊號和資料，並且可以藉由I/O介面1004將從記憶體控制器1002輸出的資料輸出到外部設備(即，主機)。即，電子系統1000可以藉由I/O介面1004與主機通訊。I/O介面1004可以包括各種介面協議中的任意一種，各種介面協議諸如通用序列匯流排(USB)、多媒體記憶卡(MMC)、快捷外設互聯標準(PCI-E)、序列式SCSI(SAS)、串行ATA(SATA)、並列高技術配置(PATA)、小型電腦系統介面(SCSI)、增強型小型裝置介面(ESDI)和整合裝置電路(IDE)。
電子系統1000可以用作主機的輔助儲存設備或外部儲存設備。電子系統1000可以包括固態硬碟(SSD)、USB儲存裝置、安全數位(SD)卡、迷你安全數位(mSD)卡、微型安全數位(微型SD)卡、高容量版安全數位(SDHC)卡、記憶棒卡、智慧媒體(SM)卡、多媒體記憶卡(MMC)、嵌入式多媒體記憶卡(eMMC)、緊湊型快閃記憶(CF)卡等。
參考圖11，根據一個實施例的電子系統2000可以包括主機2001、記憶體控制器2002和資料儲存電路2003。
主機2001可以將請求訊號和資料輸出到記憶體控制器2002以訪問資料儲存電路2003。記憶體控制器2002可以回應於請求訊號而將資料、資料觸發訊號、命令、地址和時脈訊號供給到資料儲存電路2003，並且資料儲存電路2003可以回應於該命令而執行寫入操作或讀取操作。主機2001可以將資料發送到記憶體控制器2002以將資料儲存到資料儲存電路2003中。另外，主機2001可以藉由記憶體控制器2002接收從資料儲存電路2003輸出的資料。主機2001可以包括使用錯誤更正碼(ECC)電路更正資料錯誤的電路。
記憶體控制器2002可以用作將主機2001連接到資料儲存電路2003以在主機2001與資料儲存電路2003之間通訊的介面。記憶體控制器2002可以接收來自主機2001的請求訊號和資料，並且可以產生並供給資料、資料選通訊號、命令、地址和時脈訊號到資料儲存電路2003，以便控制資料儲存電路2003的操作。另外，記憶體控制器2002可以將從資料儲存電路2003輸出的資料供給到主機2001。
資料儲存電路2003可以包括多個記憶體。資料儲存電路2003可以從記憶體控制器2002接收資料、資料觸發訊號、命令、地址和時脈訊號以執行寫入操作或讀取操作。包括在資料儲存電路2003中的每個記憶體可以包括使用錯誤更正碼(ECC)電路來校正資料的錯誤的電路。資料儲存電路2003可以包括圖1中所示的電子設備。
在一些實施例中，電子系統2000可以被實現為選擇性地操作包括在主機2001和資料儲存電路2003中的任意一個ECC電路。或者，電子系統2000可以被實現為同時操作包括在主機2001和資料儲存電路2003中所有的ECC電路。根據實施例，主機2001和記憶體控制器2002可以在單個晶片中實現。根據實施例，記憶體控制器2002和資料儲存電路2003可以在單個晶片中實現。
1‧‧‧校驗資料產生電路
11、12、13‧‧‧校驗資料產生電路
2‧‧‧錯誤產生控制電路
21‧‧‧計數脈衝產生電路
22‧‧‧計數電路
3‧‧‧資料轉換電路
31‧‧‧資料轉換訊號產生電路
32、33、34、35‧‧‧內部資料產生電路
4‧‧‧校驗資料轉換電路
41‧‧‧校驗資料轉換訊號產生電路
42、43、44‧‧‧內部校驗資料產生電路
5‧‧‧徵狀訊號產生電路
51、52、53‧‧‧徵狀訊號產生電路
6‧‧‧驗證訊號產生電路
1000‧‧‧電子系統
1001‧‧‧資料儲存電路
1002‧‧‧記憶體控制器
1003‧‧‧緩衝記憶體
1004‧‧‧I/O介面
2000‧‧‧電子系統
2001‧‧‧主機
2002‧‧‧記憶體控制器
2003‧‧‧資料儲存電路
RD‧‧‧讀取訊號
CASP‧‧‧列脈衝
CNTP‧‧‧計數脈衝
VR‧‧‧驗證訊號
D＜4:1＞‧‧‧資料
DV＜1＞、DV＜2＞、DV＜3＞、DV＜4＞‧‧‧轉換資料
EI＜3:1＞‧‧‧錯誤插入碼
P＜3:1＞‧‧‧校驗資料
ID＜4:1＞‧‧‧內部資料
IP＜3:1＞‧‧‧內部校驗資料
S＜3:1＞‧‧‧徵狀訊號
1st MATRIX‧‧‧第一矩陣
2nd MATRIX‧‧‧第二矩陣
D＜1＞、D＜2＞、D＜3＞、D＜4＞、P＜1＞、P＜2＞、P＜3＞、EI＜1＞、EI＜2＞、EI＜3＞、ID＜1＞、ID＜2＞、ID＜3＞、ID＜4＞、IP＜1＞、IP＜2＞、IP＜3＞、S＜1＞、S＜2＞、S＜3＞‧‧‧位元
XOR31~36、XOR61~63、XOR81~89‧‧‧互斥或閘
NOR61‧‧‧反或閘
NAND41‧‧‧反及閘
IV42、IV61~83‧‧‧反相器
AND64~67、AND75~77‧‧‧及閘
PG1~8、PG84~89‧‧‧傳輸閘
PV＜1＞、PV＜2＞、PV＜3＞‧‧‧校驗資料位元
圖1為根據本發明實施例的電子設備的配置的方塊圖的示意圖； 圖2為用於實現圖1的電子設備中使用的錯誤更正碼的錯誤校驗矩陣的實施例的表格； 圖3為圖1的電子設備中所包括的校驗資料產生電路的電路圖的示意圖； 圖4為圖1的電子設備中所包括的錯誤產生控制電路的示意圖； 圖5為由圖4所示的錯誤產生控制電路產生的錯誤插入碼的各種邏輯電位組合的表格； 圖6為圖1的電子設備中所包括的資料轉換電路的電路圖的示意圖； 圖7為圖1的電子設備中所包括的校驗資料轉換電路的電路圖的示意圖； 圖8為圖1的電子設備中所包括的徵狀訊號產生電路的電路圖的示意圖； 圖9為圖1的電子設備中包括的驗證訊號產生電路的電路圖的示意圖； 圖10為採用圖1所示的電子設備的電子系統的配置的方塊圖；以及 圖11為採用圖1所示的電子設備的電子系統的配置的方塊圖。

Claims (24)

  1. 一種電子設備，其包括： 一錯誤產生控制電路，其被配置為每當在讀取操作期間輸出一資料時，都產生被計數的一錯誤插入碼； 一資料轉換電路，其被配置為回應於該錯誤插入碼來轉換該資料以產生一內部資料； 一校驗資料轉換電路，其被配置為回應於該錯誤插入碼來轉換一校驗資料以產生一內部校驗資料；以及 一驗證訊號產生電路，其被配置為根據一徵狀訊號和該錯誤插入碼來產生一驗證訊號， 其中，該徵狀訊號根據該內部資料和該內部校驗資料來產生。
  2. 如請求項1所述的電子設備，其中每當回應於一讀取訊號和一列脈衝而產生一計數脈衝時，都對該錯誤插入碼進行計數。
  3. 如請求項2所述的電子設備， 其中該讀取訊號被致能以執行讀取操作；以及 其中每當輸出該資料時都產生該列脈衝。
  4. 如請求項1所述的電子設備，其中根據一錯誤校驗矩陣，該錯誤插入碼的每個邏輯電位組合對應於該資料和該校驗資料中包括的至少一個位元。
  5. 如請求項1所述的電子設備，其中該資料轉換電路根據該錯誤插入碼的邏輯電位組合來將該資料中包括的至少一個位元的邏輯電位進行反相以產生該內部資料。
  6. 如請求項1所述的電子設備，其中基於一錯誤校驗矩陣，該校驗資料藉由對從該資料中包括的位元中選中的至少兩個位元的邏輯電位執行邏輯運算來產生。
  7. 如請求項1所述的電子設備，其中該校驗資料轉換電路根據該錯誤插入碼的邏輯電位組合來將該校驗資料中包括的至少一個位元的邏輯電位進行反相，以產生該內部校驗資料。
  8. 如請求項1所述的電子設備，其中基於一錯誤校驗矩陣，該徵狀訊號中包括的位元的每個邏輯電位藉由對從該內部資料中包括的位元中選中的至少兩個位元與從該內部校驗資料中包括的位元中選中的任意一個位元執行邏輯運算來確定。
  9. 如請求項1所述的電子設備，其中該徵狀訊號包括關於該內部資料中包括的任意一個位元的位置的訊息，該內部資料藉由將該資料中包括的任意一個位元進行反相來產生，或者該徵狀訊號包括關於該內部校驗資料中包括的任意一個位元的位置的訊息，該內部校驗資料藉由將該校驗資料中包括的任意一個位元進行反相來產生。
  10. 如請求項1所述的電子設備， 其中如果該徵狀訊號和該錯誤插入碼彼此相同，則該驗證訊號產生電路產生具有第一邏輯電位的該驗證訊號；以及 其中，如果該徵狀訊號和該錯誤插入碼彼此不同，則該驗證訊號產生電路產生具有第二邏輯電位的驗證訊號。
  11. 一種電子設備，其包括： 一校驗資料產生電路，其被配置為回應於一錯誤校驗矩陣來執行從一資料中包括的位元中選中的至少兩個位元的邏輯電位的邏輯運算以產生一校驗資料； 一資料轉換電路，其被配置為回應於一錯誤插入碼來轉換該資料以產生一內部資料； 一校驗資料轉換電路，其被配置為回應於該錯誤插入碼來轉換該校驗資料以產生一內部校驗資料；以及 一驗證訊號產生電路，其被配置為根據一徵狀訊號和該錯誤插入碼來產生一驗證訊號， 其中，該徵狀訊號根據該內部資料和該內部校驗資料來產生。
  12. 如請求項11所述的電子設備， 其中每當回應於一讀取訊號和一列脈衝來產生一計數脈衝時，都對該錯誤插入碼進行計數； 其中該讀取訊號被致能以執行一讀取操作；以及 其中，每當輸出該資料時都產生該列脈衝。
  13. 如請求項11所述的電子設備，其中根據該錯誤校驗矩陣，該錯誤插入碼的每個邏輯電位組合對應於該資料和該校驗資料中包括的至少一個位元。
  14. 如請求項11所述的電子設備，其中該資料轉換電路根據該錯誤插入碼的邏輯電位組合來將資料中包括的至少一個位元的邏輯電位進行反相以產生該內部資料。
  15. 如請求項11所述的電子設備，其中該校驗資料轉換電路根據該錯誤插入碼的邏輯電位組合來將該校驗資料中包括的至少一個位元的邏輯電位進行反相以產生該內部校驗資料。
  16. 如請求項11所述的電子設備， 其中基於該錯誤校驗矩陣，該徵狀訊號中包括的位元的每個邏輯電位藉由對從該內部資料中包括的位元中選中的至少兩個位元與從該內部校驗資料中包括的位元中選中的任意一個位元執行邏輯運算來確定；以及 其中，該徵狀訊號包括關於該內部資料中包括的任意一個位元的位置的訊息，該內部資料藉由將該資料中包括的任意一個位元進行反相來產生，或者該徵狀訊號包括關於該內部校驗資料中包括的任意一個位元的位置的訊息，該內部校驗資料藉由將該校驗資料中包括的任意一個位元進行反相來產生。
  17. 如請求項11所述的電子設備， 其中如果該徵狀訊號和該錯誤插入碼彼此相同，則該驗證訊號產生電路產生具有第一邏輯電位的該驗證訊號；以及 其中如果該徵狀訊號和該錯誤插入碼彼此不同，則該驗證訊號產生電路產生具有第二邏輯電位的驗證訊號。
  18. 一種電子設備，包括： 一錯誤產生控制電路，其被配置為根據一錯誤校驗矩陣來產生具有與一資料和一校驗資料中包括的至少一個位元相對應的邏輯電位組合的一錯誤插入碼； 一資料轉換電路，其被配置為根據該錯誤插入碼的邏輯電位組合來將該資料中包括的至少一個位元的邏輯電位進行反相以產生一內部資料； 一校驗資料轉換電路，其被配置為根據該錯誤插入碼的邏輯電位組合來將該校驗資料中包括的至少一個位元的邏輯電位進行反相以產生一內部校驗資料；以及 一驗證訊號產生電路，其被配置為根據一徵狀訊號和該錯誤插入碼來產生一驗證訊號， 其中，該徵狀訊號根據一內部資料和一內部校驗資料來產生。
  19. 如請求項18所述的電子設備， 其中每當回應於一讀取訊號和一列脈衝而產生一計數脈衝時，都對該錯誤插入碼進行計數； 其中該讀取訊號被致能以執行讀取操作；以及 其中每當輸出該資料時都產生該列脈衝。
  20. 如請求項18所述的電子設備， 其中基於該錯誤校驗矩陣，該徵狀訊號中包括的位元的每個邏輯電位藉由對從該內部資料中包括的位元中選中的至少兩個位元和從該內部校驗資料中包括的位元中選中的任意一個位元執行邏輯運算來確定；以及 其中，該徵狀訊號包括關於該內部資料中包括的任意一個位元的位置的訊息，該內部資料藉由將該資料中包括的任意一個位元進行反相來產生，或者該徵狀訊號包括關於該內部校驗資料中包括的任意一個位元的位置的訊息，該內部校驗資料藉由將該校驗資料中包括的任意一個位元進行反相來產生。
  21. 如請求項18所述的電子設備， 其中如果該徵狀訊號和該錯誤插入碼彼此相同，則該驗證訊號產生電路產生具有第一邏輯電位的該驗證訊號；以及 其中如果該徵狀訊號和該錯誤插入碼彼此不同，則該驗證訊號產生電路產生具有第二邏輯電位的該驗證訊號。
  22. 一種電子設備，包括： 一資料轉換電路，其被配置為使用由一錯誤校驗矩陣產生的一錯誤插入碼來將一錯誤位元插入到與位元位置相對應的一資料中並產生一內部資料； 一校驗資料轉換電路，其被配置為使用一錯誤插入碼來將一錯誤位元插入到與位元位置相對應的一校驗資料中並產生一內部校驗資料；以及 一驗證訊號產生電路，其被配置為藉由檢測在所期望的位置處是否已經產生了一錯誤位元來驗證是否已經正確執行了用於該內部資料和該內部校驗資料的錯誤校正操作。
  23. 如請求項22所述的電子設備，其中根據該錯誤插入碼的邏輯電位組合來執行使用該錯誤插入碼來將一錯誤插入該資料和該校驗資料以產生該內部資料和該內部校驗資料。
  24. 如請求項22所述的電子設備，還包括： 一徵狀訊號產生電路，其被配置為使用漢明碼對該內部資料和該內部校驗資料執行邏輯運算和錯誤更正操作以產生該徵狀訊號；以及 其中，該驗證訊號產生電路藉由將該徵狀訊號與該錯誤插入碼進行比較來驗證用於該內部資料和該內部校驗資料的錯誤更正操作是否已經正確執行。
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