CN109660250A - 一种基于阻变存储器的多态门 - Google Patents

Abstract

本发明公开了基于阻变存储器的多态门，用于实现n输入的多种组合逻辑功能，包括2ⁿ行n列的阻变存储器阵列，每个阻变存储器的两端分别设置引出端以接入赋值电压；每行内的阻变存储器依次相连，相邻两个阻变存储器间的相连方式为正端连正端、正端连负端或负端连负端；每行首个阻变存储器的左端设置选择信号输入端，各行最末一个阻变存储器的右端接到一起形成多态门输出端；以列为单位控制各列阻变存储器两端的电压差，分别对n列阻变存储器进行赋值以控制阻变存储器的阻值状态，并在赋值后向2ⁿ个控制信号输入端施加多种不同组合的选择电压，实现对n个输入信号的多种逻辑运算。本发明无需分压电阻，且能以固定结构实现对输入的多种不同逻辑运算。

Description

一种基于阻变存储器的多态门

技术领域

本发明涉及电路设计领域，尤其是涉及一种基于阻变存储器的多态门。

背景技术

美国NASAJPL的Stoica等人于2001年首次提出了多态电路及多态电子学的概念。多态电路是一种新型的多功能电路，能够在不改变电路结构的前提下通过感知外部环境的变化(如温度、光照、电压等)自适应地改变电路的功能，节约电路资源。

多态门的设计是多态电子学实现的基础，Stoica等人在晶体管级进化基础上通过无约束结构的仿真实验及实际FPTA平台实验构造了多种多态门。其中有受温度控制的AND/OR多态门，这种多态门在27℃的情况下实现与门的特性，在125℃的情况下实现或门的特性；还有受到电压控制的AND/OR多态门，当V_morph＝0V时实现与门功能，当V_morph＝3.3V时实现或门功能。其并于2004年利用进化方法设计了一种以Vdd作为控制信号的NAND/NOR多态门，采用HP0.5μmCMOS技术进行了实现。硅片测试表明该多态门实际性能与仿真结果一致，并且电路功能在Vdd偏差10％及温度范围20℃～200℃之间保持稳定，这也是实际构造实现的第一个多态门。然而，通过设计及实验也表明，晶体管级多态电路进化目前最复杂仅能实现单个门功能。对于多态门的实际性能研究一直较少，Sekanina等人通过研究发现Stoica等设计的多态门很难作为构建模块用于复杂电路设计，原因在于这些多态门在驱动与其输出相连的其他门电路时存在问题。因此通过在原有AND/OR多态门输出位添加非门的方法实现了NAND/NOR多态门，保证了输出电平值的稳定，使其能够用于构建复杂电路，并在其基础上再添加非门实现了AND/OR多态门，利用该方法保证了多态门实际应用性能的稳定。Ruzicka等人采用AMIS CMOS 0.7μm技术制造了特性不同的NAND/NOR多态门，其多态控制电压Vdd以1.2KHz的频率在3.3V与5V之间转换。此外，Ruzicka等人也对实现性能更加稳健的多态门进行了研究，构造了一个采用外部信号控制的三输入双功能NAND/XOR多态门。当外部信号为高电平时实现NAND功能，为低电平时实现XOR功能。仿真结果表明，该多态门性能更加稳健，并且嵌入了常规CMOS XOR门的特性，该多态门共消耗9个晶体管，而传统方法至少需要10个晶体管。2010年，IBMT.J华盛顿研究中心提出了一种多功能石墨烯门，其采用的石墨烯技术性能优于之前普遍使用的CMOS技术，科学界预测石墨烯技术将逐渐替代目前的硅技术，这也为多态门的实现提供了一个更好的平台。

1971年，蔡少棠教授根据物理学对称性，预测了能够关联磁通和电荷的第四种基本电路元件——忆阻器的存在。严格意义上的忆阻器I-V特性曲线呈现自交叉的回滞特性，并且回滞曲线会随频率的升高逐渐收缩为一条线。然而，由于受限于加工工艺，直到2008年，惠普实验室才宣布首次物理意义上实现了忆阻器。

忆阻器又具体分为阻变存储器(RRAM)、相变存储器(PCM)等类别。相变存储器利用材料晶态和非晶态之间转化后导电性的差异来存储信息，过程主要可以分为SET和RESET两步。当材料处于非晶态时，升高温度至高于再结晶温度但低于熔点温度，然后缓慢冷却(这一过程是制约PCM速度的关键因素)，材料会转变为晶态(这一步骤被称为SET)，此时材料具有长距离的原子能级和较高的自由电子密度，故电阻率较低。当材料处于晶态时，升高温度至略高于熔点温度，然后进行淬火迅速冷却，材料就会转变为非晶态(这一步骤被称为RESET)，此时材料具有短距离的原子能级和较低的自由电子密度，故电阻率很高。相变材料在晶态和非晶态的时候电阻率差距相差几个数量级，使得其具有较高的噪声容限，足以区分“0”态和“1”态。

阻变存储器是一种二端口元件，基本结构简单：如图1所示，上下电极11、12之间有阻变材料夹层20，类似于电容的电极-介质-电极(MIM，metal-insulator-metal)结构。阻变材料种类丰富多样，主要有钙钛矿氧化物、过渡金属氧化物、有机材料、固态电解质材料等。目前没有确切的研究能够证实哪一种材料更优，甚至把任何绝缘材料做到纳米级，它便很有可能就具备了阻变特性。而电极材料的选择则依赖于阻变材料的种类，有活泼金属电极(如Ag、Cu或者Ni等)和惰性电极(如Pt、W或者Ir等)。因此，阻变存储器的材料来源丰富，可选择性极高。

阻变存储器在逻辑电路方面的应用是近年来的研究热点，相比传统的CMOS逻辑电路有显著的优势。一方面，阻变存储器的阻变机理决定其尺寸可缩小到几纳米甚至原子级，电路面积和功耗会小得多；另一方面，阻变存储器有着独特的记忆功能，为计算和存储的有效融合提供了可能。

目前已有利用忆阻器实现逻辑电路的研究，譬如武汉科技大学朱平平硕士学位论文《基于忆阻器的逻辑门实现》中公开了利用忆阻器实现两输入的与门、或门，三输入的与门、或门、与或门，然而，该文献中是利用特定的电路连接方式实现特定的逻辑功能，譬如两输入与门是将两个忆阻器的正端对接，两输入或门是将两个忆阻器的负端对接等等。这样的实现方案，只能以特定电路结构实现某一种特定的逻辑功能，因此电路的逻辑功能单一，而且在实际使用中，攻击者可以通过电路结构判断其在应用环境中的功能，导致硬件安全性低。

以上背景技术内容的公开仅用于辅助理解本发明的发明构思及技术方案，其并不必然属于本专利申请的现有技术，在没有明确的证据表明上述内容在本专利申请的申请日前已经公开的情况下，上述背景技术不应当用于评价本申请的新颖性和创造性。

发明内容

本发明的主要目的在于利用阻变存储器，构建一种以固定电路结构实现多种不同逻辑功能的多态门，以克服现有技术中基于忆阻器的逻辑电路所存在的逻辑功能单一、在硬件安全方面容易被攻击的问题。

为达上述目的，本发明提出以下技术方案：

一种基于阻变存储器的多态门，用于实现n输入的多种组合逻辑功能，包括2ⁿ行n列的阻变存储器阵列，每一个阻变存储器的两端分别设置引出端以接入赋值电压；每一行内的阻变存储器依次相连，且相邻两个阻变存储器之间的相连方式为正端对正端相连、正端对负端相连或负端对负端相连；每一行首个阻变存储器的左端设置选择信号输入端，各行最末一个阻变存储器的右端连接到一起形成多态门输出端；以列为单位控制各列阻变存储器两端的电压差，分别对n列阻变存储器进行赋值操作以控制阻变存储器的阻值状态，并在赋值后向2ⁿ个选择信号输入端施加多种不同组合的选择电压，实现对n个输入信号的多种逻辑运算。

本发明上述技术方案提供的多态门，利用阻变存储器的高低阻阻值状态的差异特性，根据输入信号对阻变存储器进行赋值，然后向选择信号输入端施加不同种组合的选择电压，实现对输入信号的不同逻辑运算。本发明的多态门，将输入信号转变为阻变存储器的阻值状态进行逻辑运算，能够以固定的电路结构实现对输入信号的多种不同逻辑运算；并且，本发明的多态门不需要分压电阻分压(元器件只需要阻变存储器)，可以实现“自举”输出，同时由于阻变存储器阵列中存储了输入信号信息，运算结果得以保存，运算和存储有效地融合；另外，由于攻击者无法从电路结构判定该多态门所实现的运算功能，使得该多态门在硬件安全领域可以有独特的应用。

附图说明

图1是阻变存储器的结构示意图；

图2是本发明具体实施例提供的一种示例性的两输入多态门；

图3-1是图2所示的多态门实现的与门仿真结果；

图3-2是图2所示的多态门实现的或门仿真结果；

图4是本发明具体实施例提供的一种示例性的三输入多态门。

具体实施方式

下面结合附图和具体的实施方式对本发明作进一步说明。

在本发明的描述中，需要理解的是，术语“左端”、“右端”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，并非指示或暗示相应元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。

本发明的具体实施方式提供一种基于阻变存储器的多态门，用于对n个输入信号进行多种不同的逻辑运算。该多态门不需要分压电阻进行分压，利用输入信号对阻变存储器进行赋值使输入信号转变为阻变存储器的阻值状态参与逻辑运算，依靠施加不同的选择电压，能够以固定的电路结构实现对输入信号的多种逻辑运算，包括最基本的与、或、非等逻辑运算，及其它更加复杂的组合逻辑运算。

所述基于阻变存储器的多态门包括2ⁿ行n列的阻变存储器阵列，每一个阻变存储器的两端分别设置引出端以接入赋值电压；每一行内的阻变存储器依次相连，且相邻两个阻变存储器之间的相连方式为正端对正端相连、正端对负端相连或负端对负端相连；每一行首个阻变存储器的左端设置选择信号输入端，各行最末一个阻变存储器的右端连接到一起形成多态门输出端；以列为单位控制各列阻变存储器两端的电压差，分别对n列阻变存储器进行赋值操作以控制阻变存储器的阻值状态，并在赋值后向2ⁿ个选择信号输入端施加多种不同组合的选择电压，实现对n个输入信号的多种逻辑运算。

其中，以列为单位控制各列阻变存储器两端的电压差，分别对n列阻变存储器进行赋值操作具体包括：

当输入信号的逻辑值为1时，阻变存储器的左端接电压V_p、右端接地，左端为正端的阻变存储器被置为低阻状态，右端为正端的阻变存储器被置为高阻状态；当输入信号的逻辑值为0时，阻变存储器的左端接电压-V_p、右端接地，左端为正端的阻变存储器被置为高阻状态，右端为正端的阻变存储器被置为低阻状态；其中，V_p≥max{|V_close|,V_open}，V_open为阻变存储器置为低阻状态所需阈值电压，V_close为阻变存储器置为高阻状态所需阈值电压。同一列阻变存储器赋值时采用相同的电压，即，一个输入信号决定一列阻变存储器的阻值状态。当有两个以上输入(n≥2)时，为防止干扰，相邻两列阻变存储器的赋值操作不同时进行。由于每一列阻变存储器的赋值操作分别需要一个时钟周期，因此优选地，相邻两列阻变存储器的赋值操作相差一个时钟周期。

赋值后，分别向每个选择信号输入端施加低电平或高电平作为选择电压，以使所述多态门开始进行逻辑运算，选择信号输入端的选择电压决定了多态门实现何种逻辑功能；其中，高电平端接V_c电压，V_c＜min{|V_close|,V_open}，低电平端接地。

图2所示是根据本发明实施例的一种示例性的两输入多态门，由2²×2的阻变存储器阵列构成，即4行2列共8个阻变存储器M1～M8构成，图中阻变存储器的正端用粗黑线表示，在图2所示的多态门电路中，阻变存储器M1、M2、M3和M6正端朝左，其余四个正端朝右。每一个阻变存储器的两端设置引出端，作为赋值电压输入端，并根据输入信号的逻辑值进行赋值。在该示例性的两输入多态门中，根据输入信号A的逻辑值对第一列阻变存储器M1、M3、M5、M7进行赋值，根据输入信号B的逻辑值对第二列阻变存储器M2、M4、M6、M8进行赋值。当输入信号A的逻辑值为1时，阻变存储器M1、M3、M5和M7的左端接电压V_p、右端接地，由于V_p是高电平，此时阻变存储器M1和M3为低阻状态、M5和M7为高阻状态。当输入信号A的逻辑值为0时，阻变存储器M1、M3、M5和M7的左端接电压-V_p、右端接地，此时阻变存储器M1和M3为高阻状态、M5和M7为低阻状态。当输入信号B的逻辑值为1时，阻变存储器M2、M4、M6和M8的左端接电压V_p、右端接地，此时阻变存储器M2和M6为低阻状态、M4和M8为高阻状态。当输入信号B的逻辑值为0时，阻变存储器M2、M4、M6和M8的左端接电压-V_p、右端接地，此时阻变存储器M2和M6为高阻状态、M4和M8为低阻状态。

图2所示例的多态门的输出以K₀K₁K₂K₃端的输入电平0001(对于选择信号输入端，“1”代表接V_c电压，“0”代表接地)为例进行分析，运算第一步先根据输入信号A、B的逻辑值分别对第一列、第二列阻变存储器进行赋值，然后对选择信号输入端施加选择电压，即K₃端接电压V_c，K₀、K₁、K₂端接地。运算时只有K₃接V_c信号，K₂、K₁、K₀统一接地，因此输出端电压V_out为V_c在阻变存储器M3、M4、M5、M6、M7和M8的等效电阻上的分压。

当输入信号A、B的逻辑值为(0,0)时，赋值后，阻变存储器M1、M2、M3、M6处于高阻状态，阻变存储器M4、M5、M7、M8处于低阻状态。第二、第三、第四行阻变存储器并联后的等效电阻约为2R_on，而第一行阻变存储器的等效阻值为2R_off。R_on和R_off分别为阻变存储器处于低阻状态和高阻状态时的阻值，由于R_off＞＞R_on，因此阻变存储器M3、M4、M5、M6、M7和M8的等效电阻约为0，电压V_c在阻变存储器M3、M4、M5、M6、M7和M8的等效电阻上的分压约等于0，也就是此时多态门的输出V_out约等于0V。

当输入信号A、B的逻辑值为(0,1)时，赋值后，阻变存储器M1、M3、M4、M8处于高阻状态，阻变存储器M2、M5、M6、M7处于低阻状态。第三行阻变存储器全部处于低阻状态，第二、第三、第四行阻变存储器并联后的等效电阻约等于2R_on，而第一行阻变存储器的阻值等于R_off+R_on。同理，由于R_off＞＞R_on，第二、第三、第四行阻变存储器并联后的等效电阻约为0，电压V_c在阻变存储器M3～M8的等效电阻上的分压也约为0，即此时多态门的输出电压V_out约为0V。

当输入信号A、B的逻辑值为(1,0)时，赋值后，阻变存储器M1、M3、M4、M8处于低阻状态，阻变存储器M2、M5、M6、M7处于高阻状态。第二行阻变存储器全部处于低阻状态，第二、第三、第四行阻变存储器并联后的等效电阻约等于2R_on，而第一行阻变存储器的阻值等于R_off+R_on。同理，由于R_off＞＞R_on，第二、第三、第四行阻变存储器并联后的等效电阻约为0，电压V_c在阻变存储器M3～M8的等效电阻上的分压也约为0，即此时多态门的输出电压V_out约为0V。

当输入信号A、B的逻辑值为(1,1)时，赋值后，阻变存储器M1、M2、M3、M6处于低阻状态，阻变存储器M4、M5、M7、M8处于高阻状态。第一行阻变存储器全部处于低阻状态，第二、第三、第四行阻变存储器并联后的等效电阻约等于2R_off/5，而第一行阻变存储器的阻值等于2R_on。由于R_off＞＞R_on，因此电压V_c在阻变存储器M3～M8的等效电阻上的分压约为V_c，即，此时多态门的输出电压约V_out等于V_c。

可见，对于图2所述的多态门，当选择信号输入端K₀K₁K₂K₃端施加的选择电压的逻辑值为0001时，该多态门实现“A与B”的逻辑功能。此时对电路进行仿真验证其逻辑运算功能，阻变存储器的高阻状态阻值R_off约为2.8x10⁶Ω，低阻状态阻值R_on约为5x10³Ω，阻变存储器的V_open约为-1.1V，V_close约为0.8V，V_c的值设置为0.6V，仿真结果如图3-1所示。图3-1中横轴为时间，纵轴为电压，1～100ns对电路中阻变存储器进行赋值操作，每一列阻变存储器的赋值操作占用50ns的时间，赋值操作中电路不进行运算结果输出，电路在100ns-200ns输出运算结果。运算结果以高电压值(高于0.4V)代表逻辑1，低电压值(低于0.2V)代表逻辑0。从仿真图中可见，只有在输入信号AB＝11时电路的输出电压才为高电压(约0.59V)，即输出逻辑值才为1，AB的其它情况下电路的输出均为低电压(大小约等于0.02V)，即输出逻辑值均为0，即验证了在K₀K₁K₂K₃端施加的选择电压逻辑值为0001时图2所示的多态门实现“A与B”的逻辑功能。从仿真结果可以看出，由于电路中不需要分压电阻，输出电压通过阻变存储器自身低阻态阻值R_on与高阻态阻值R_off的分压得到，运算后得到的电压信号更加稳定，不同逻辑值电压大小区分更加明显。

而当K₀K₁K₂K₃施加的电平为0111时，只有在输入信号AB逻辑值为00的情况下，第四行所有阻变存储器都处于低阻状态，而其他行至少有一个阻变存储器处于高阻状态，输出端的电压为V_c在第四行两个串联低阻态阻变存储器上的分压，约等于0V。输入信号AB的其他三种情况下，第四行至少有一个阻变存储器处于高阻状态，而第一至第三行总有一行两个阻变存储器都处于低阻状态，因此这三种情况下，多态门输出端得到的分压均约等于V_c。

也就是说，对于图2所述的多态门，当选择信号输入端K₀K₁K₂K₃端施加的选择电压的逻辑值为0111时，该多态门实现“A或B”的逻辑功能。此时对图2所示电路进行仿真，仿真结果如图3-2所示，前100ns时间内对阻变存储器进行赋值操作，每一列的阻变存储器赋值操作占用50ns的时间，仿真参数设置保持不变，运算的结果在第100ns-200ns输出，运算结果输出电压值高于0.4V视为逻辑1状态，低于0.2V视为逻辑0状态。从仿真结果可见，只有当A、B都为逻辑0时，输出才为低电压(大小约等于0.04V)，即输出才为逻辑0；输入信号AB的其它情况(01、10、11)下，电路的输出均为高电压(电压大小约等于0.59V)，即输出均为逻辑1。从而验证了选择信号输入端K₀K₁K₂K₃端施加的选择电压的逻辑值为0111时，图2所示多态门实现“A或B”的逻辑功能。

通过对选择信号输入端K₀K₁K₂K₃施加不同组合的选择电压，图2所示的多态门可以实现两输入的全部16种不同的组合逻辑运算，具体如下表1所示：

表1

基于前述实施例的原理，可以拓展为3输入、4输入……n输入的多态门，一个三输入的多态门电路结构如图4所示，电路由2³行3列共24个阻变存储器构成，分别由三个输入信号A、B、C控制三列阻变存储器的阻值状态，可以实现对三个输入信号的种逻辑运算，赋值操作需要三个时钟周期分别对三列阻变存储器赋值。例如将K₁、K₂、K₄、K₇接V_c电压，K₀、K₃、K₅、K₆接地，同时使用全加器加数、被加数和进位信号作为输入A、B、C的逻辑值来控制三列阻变存储器的阻值状态，就可以实现一位全加器的本位和信号输出。可见，仅由24个阻变存储器构成的图4所示例的固定结构电路，就可以实现多达256中逻辑运算功能。在硬件应用领域，攻击者无法从电路结构判断电路所实现何种逻辑功能。

只有一个输入信号的情况，通常不需要设计逻辑电路，只需采用反相器、缓冲器等常用器件就可以实现反向输出、本位输出等逻辑功能。因此本发明中的n输入多态门，优选地是指n≥2的情况。当然也不排除n＝1的情况。

本发明所提出的基于阻变存储器的多态门能够有效地降低所需电路面积和延迟。表2给出了本发明提出的n输入多态门电路实现的一些基本逻辑门(表2中简称“本发明”)与基于蕴含逻辑实现的基本逻辑门(表2中简称“蕴含”)在电路延时和硬件开销方面的对比，可以看出本发明提出的多态门电路拥有更低的运算延时，同时电路运算不需要电阻的参与，便于集成，实现不同的逻辑功能只需要改变选择信号输入端的选择电压就可以实现，而蕴含逻辑则需要修改整个电路的运算步骤和方法。

表2

通过上表2对比结果可以看出，本发明提出的多态门无需电阻即可实现，且实现不同的逻辑功能具有相同的时钟周期和阻变存储器数量；本发明提出的多态门采用固定的电路结构可以实现不同的逻辑功能，仅需要调整施加在选择信号输入端的选择电压即可实现不同逻辑功能，而基于蕴含逻辑实现的逻辑门对于不同的逻辑功能，需要修改电路结构和运算步骤来实现。故本发明提出的多态门在硬件安全领域具有更好的应用前景，黑客通过电路结构无法识别电路实现何种功能。

以上内容是结合具体的优选实施方式对本发明所作的进一步详细说明，不能认定本发明的具体实施只局限于这些说明。对于本发明所属技术领域的技术人员来说，在不脱离本发明构思的前提下，还可以做出若干等同替代或明显变型，而且性能或用途相同，都应当视为属于本发明的保护范围。

Claims (7)

1.一种基于阻变存储器的多态门，用于实现n输入的多种组合逻辑功能，包括2ⁿ行n列的阻变存储器阵列，每一个阻变存储器的两端分别设置引出端以接入赋值电压；

每一行内的阻变存储器依次相连，且相邻两个阻变存储器之间的相连方式为正端对正端相连、正端对负端相连或负端对负端相连；每一行首个阻变存储器的左端设置选择信号输入端，各行最末一个阻变存储器的右端连接到一起形成多态门输出端；

以列为单位控制各列阻变存储器两端的电压差，分别对n列阻变存储器进行赋值操作以控制阻变存储器的阻值状态，并在赋值后向2ⁿ个选择信号输入端施加多种不同组合的选择电压，实现对n输入的多种逻辑运算。

2.如权利要求1所述的基于阻变存储器的多态门，其特征在于，所述以列为单位控制各列阻变存储器两端的电压差，分别对n列阻变存储器进行赋值操作包括：

当输入信号的逻辑值为1时，阻变存储器的左端接电压V_p、右端接地，左端为正端的阻变存储器被置为低阻状态，右端为正端的阻变存储器被置为高阻状态；

当输入信号的逻辑值为0时，阻变存储器的左端接电压-V_p、右端接地，左端为正端的阻变存储器被置为高阻状态，右端为正端的阻变存储器被置为低阻状态；

其中，V_p≥max{|V_close|,V_open}，V_open为阻变存储器置为低阻状态所需阈值电压，V_close为阻变存储器置为高阻状态所需阈值电压。

3.如权利要求2所述的基于阻变存储器的多态门，其特征在于：赋值后，分别向每个选择信号输入端施加低电平或高电平作为选择电压，以使所述多态门开始进行逻辑运算；其中，高电平端接V_c电压，V_c＜min{|V_close|,V_open}，低电平端接地。

4.如权利要求1所述的基于阻变存储器的多态门，其特征在于：同一列阻变存储器赋值时采用相同的电压。

5.如权利要求4所述的基于阻变存储器的多态门，其特征在于：当n≥2时，相邻两列阻变存储器的赋值操作不同时进行。

6.如权利要求5所述的基于阻变存储器的多态门，其特征在于：每一列阻变存储器的赋值操作分别需要一个时钟周期。

7.如权利要求6所述的基于阻变存储器的多态门，其特征在于：相邻两列阻变存储器的赋值操作相差一个时钟周期。